半導体装置の製造方法
【課題】サイドウォールスペーサを利用してリソグラフィー解像限界未満のパターンと任意の寸法のパターンとが混在するパターンを形成する。
【解決手段】アモルファスカーボン膜３及びシリコン酸窒化膜４からなる被エッチング部材上に塗布膜５をスピン塗布法により成膜し、塗布膜５をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜７を成膜し、シリコン酸化膜７上に有機反射防止膜８をスピン塗布法により成膜する。次いで、有機反射防止膜８をエッチングすることによって、シリコン酸化膜７の凹部７ａを覆う埋込マスクを形成し、シリコン酸化膜７をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得る。
【解決手段】アモルファスカーボン膜３及びシリコン酸窒化膜４からなる被エッチング部材上に塗布膜５をスピン塗布法により成膜し、塗布膜５をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜７を成膜し、シリコン酸化膜７上に有機反射防止膜８をスピン塗布法により成膜する。次いで、有機反射防止膜８をエッチングすることによって、シリコン酸化膜７の凹部７ａを覆う埋込マスクを形成し、シリコン酸化膜７をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得る。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、サイドウォールスペーサをマスクとしてリソグラフィー解像限界未満の微細なパターンを形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、フォトリソグラフィー技術としては、フォトマスクを用いて露光・現像することで得られたフォトレジストパターンをマスクとして下地のシリコン基板や酸化シリコン層をエッチング加工するのが普通であった。しかし、微細化が進むにつれて露光に使用する光源の種類が変化し、光源によっては、エッチング耐性の低いフォトレジストを選択せざるを得なくなってきた。このため、フォトレジストが堪えられる程度の比較的薄い下地膜、例えばシリコン窒化膜にパターンを一旦転写し、このシリコン窒化膜をマスクとしてさらにその下地膜である本来の被加工層、例えば酸化シリコン層をエッチングしてパターン形成する技術が多用されるようになった。この種のパターニングされたシリコン窒化膜をハードマスクと呼んでいる。
【０００３】
近年の半導体メモリ等の微細化、高密度化の要求は、露光機やフォトレジスト材料等のリソグラフィー技術の開発速度を上回っている。そこで、リソグラフィー解像限界未満の寸法のパターン形成方法が注目されるようになった。その一つとして例えば特許文献１には、サイドウォールスペーサ（側壁スペーサ）を形成し、サイドウォールスペーサ間にハードマスク材料を埋め込んだ後、サイドウォールスペーサをエッチングにより除去することでリソグラフィー解像限界未満の微細なパターンを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、第１のマスクパターン、第２のマスクパターンの材料として、特に微細な高アスペクト比の溝内にも埋設が可能であり、シリコン酸化膜などの他の膜とのエッチングレート比の確保が容易なポリシリコン膜が利用されている。しかしながら、ポリシリコン膜の成膜温度は５５０℃と比較的高いことから、ハードマスク層と被エッチング部材との界面で主として応力起因の剥がれが生じるという問題がある。アモルファスカーボン層をパターニングするためのハードマスクとしてシリコン窒化膜を用いる場合、剥がれの問題が特に顕著である。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明による半導体装置の製造方法は、被エッチング部材上に第１の塗布膜を成膜する工程と、前記第１の塗布膜をパターニングすることによって、サイドウォールコアを形成する工程と、前記サイドウォールコアの少なくとも側面を覆う第１の層を成膜する工程と、前記第１の層上に第２の塗布膜を成膜する工程と、前記第２の塗布膜をエッチングすることによって、前記第１の層の凹部を覆う埋込マスクを形成する工程と、前記第１の層をエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記被エッチング部材を露出させる工程と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、サイドウォールコア及び埋込マスクの材料として塗布膜を用いていることから、サイドウォールコアや埋込マスクを十分に低い温度で成膜することが可能となる。これにより、従来生じていたハードマスク層と被エッチング部材との界面での剥離が生じにくくなる。
【図面の簡単な説明】
【０００８】
【図１】本発明による製造方法を適用するのに好適な半導体装置の一例であるＰＲＡＭのメモリセルアレイの一例を示す回路図である。
【図２】ＰＲＡＭの構造を概略的に示す側面断面図であって、（ａ）はワード線ＷＬ方向の断面図、（ｂ）はビット線ＢＬ方向の断面図である。
【図３】ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図である。
【図４】ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図である。
【図５】ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図である。
【図６】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図７】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図である。
【図８】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図９】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図である。
【図１０】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１１】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１２】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１３】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１２（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１４】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１５】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１４（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１６】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１７】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１８】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１９】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２０】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２１】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２２】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２３】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２２（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２４】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２５】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２４（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２６】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２７】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２８】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２９】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図３０】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図３１】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図３０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図３２】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３３】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３４】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３５】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３６】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図３７】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図３６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図３８】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図３９】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図３８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４０】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４１】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４２】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４３】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４２（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４４】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４５】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４４（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４６】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４７】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４８】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図４９】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５０】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５１】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５２】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５３】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５４】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５５】第３の実施形態の変形例による半導体装置の製造方法を説明するための平面図である。
【図５６】第３の実施形態の変形例による半導体装置の製造方法を説明するための平面図である。
【図５７】第３の実施形態の変形例による半導体装置の製造方法で用いるフォトマスクの平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。
【００１０】
まず、本発明による製造方法を適用するのに好適な半導体装置の一例であるＰＲＡＭ（Phase Change RAM）デバイスについて簡単に説明する。
【００１１】
図１はＰＲＡＭのメモリセルアレイの一例を示す回路図である。
【００１２】
図１に示すように、ＰＲＡＭのメモリセルアレイは、複数のワード線ＷＬ及び複数のビット線ＢＬを有している。複数のワード線ＷＬと複数のビット線ＢＬとは互いに直交して配列され、各交点にはメモリセルＭＣが設けられている。メモリセルＭＣは相変化材料デバイスＰＳとダイオードＤとの直列回路よりなり、相変化材料デバイスＰＳの一端はビット線ＢＬに、ダイオードＤの一端はワード線ＷＬにそれぞれ接続されている。
【００１３】
相変化材料デバイスＰＳは、互いに異なる電気抵抗値を有し、かつ可逆的に遷移可能な安定な２つの状態を持ちうるデバイスで、その電気抵抗値を検出することでプログラムされた情報を読み出すことができる。メモリセルＭＣは、非選択時にはダイオードＤが逆バイアスされて非導通状態に制御される。また、選択時にはビット線ＢＬが高電位、ワード線ＷＬが低電位に制御されることでダイオードＤは導通状態に制御され、相変化材料デバイスＰＳに電流が流れ、その電気抵抗値が検出される。
【００１４】
図２（ａ）、（ｂ）は、それぞれＰＲＡＭメモリセルのワード線ＷＬ方向、ビット線ＢＬ方向の側面断面図であり、３ビットのメモリセルが示されている。
【００１５】
図２に示すように、Ｐ型シリコン基板８０に形成されたＮ型不純物拡散層８２はワード線ＷＬを構成し、隣接するワード線ＷＬは酸化シリコン層８１により分離されている。シリコン基板８０上に形成され、絶縁層８９により互いに分離された複数のシリコンピラーそれぞれにはＮ型不純物拡散層８２とＰ型不純物拡散層８３が形成され、これらによってダイオードＤが形成されている。ヒータ電極８５と上部電極８８に挟まれた相変化材料層８７は相変化材料デバイスＰＳを構成しており、金属プラグ８４を介してダイオードＤと直列接続されている。上部電極８８はワード線ＷＬと直交する方向に延在しており、複数のメモリセルと共通接続されるビット線ＢＬとして機能する。相変化材料層８７は劣化防止用保護絶縁膜９１を介して層間絶縁膜９２により覆われている。ヒータ電極８５は絶縁層９０に形成された開口内壁に形成された絶縁層８６により径を小さく規制されて形成され、高い電流密度が得られるようになっている。
【００１６】
次に例示したＰＲＡＭの製造プロセスについて簡単に説明する。
【００１７】
図３〜図５は、例示したＰＲＡＭの製造プロセスを示す図であって、図３（ａ）〜図５（ａ）は平面図、図３（ｂ）〜図５（ｂ）はＸ−Ｘ断面図、図３（ｃ）〜図５（ｃ）はＹ−Ｙ断面図である。
【００１８】
まず、ＰＲＡＭの製造ではＰ型シリコン基板を用意し、図３（ａ）〜（ｃ）に示すようにアモルファスカーボン・ハードマスク９３を用いてシリコン基板８０を２００ｎｍエッチングすることにより、Ｘ方向（ワード線ＷＬの延伸方向）に延在する分離用溝８０ｂを形成する。ここで分離用溝８０ｂを形成するためのアモルファスカーボン・ハードマスク９３の平面パターンは、Ｘ方向に延在する幅２５ｎｍのスペースパターン（パターン明部）がＹ方向（ビット線ＢＬの延伸方向）に５０ｎｍのピッチで配列されたものである。これにより、メモリセルアレイ領域のシリコン基板表面に分離用溝８０ｂを形成することができる。一方、メモリセルアレイ領域以外の周辺回路領域（図示せず）には、目合わせモニタマークなど一部を除いて溝を形成しない。したがって、周辺回路領域のシリコン基板表面はアモルファスカーボン・ハードマスク９３で覆われ、パターン暗部を呈する。
【００１９】
次に、酸化シリコン層をＣＶＤ(Chemical Vapor Deposition)法で厚く成膜して、分離用溝８０ｂを埋めた後、これをエッチバックすることによりワード線ＷＬ分離用酸化シリコン層８１を形成する。
【００２０】
次に、分離用溝８０ｂと直交し、Ｙ方向に延在する幅２５ｎｍのスペースパターンがＸ方向に５０ｎｍピッチで配列されたハードマスクパターンを形成する。このハードマスクパターンを用いてアモルファスカーボン・ハードマスク９３をエッチングすることで、図４（ａ）〜（ｃ）に示すような２５×２５ｎｍの島状のアモルファスカーボン・ハードマスクパターンアレイが得られる。このアモルファスカーボン・ハードマスク９３を用いてシリコン基板８０を例えば１００ｎｍエッチングすることで、シリコンピラー８０ａが形成される。
【００２１】
次にシリコン基板８０にリンなどのＮ型不純物をイオン注入する。溝底部が露出したシリコン基板表面に注入されたリンは、注入後の熱処理で活性化され、シリコン基板中を拡散することでシリコンピラー８０ａ下方に達する。これにより、Ｘ方向に延在するＮ型不純物拡散層８２、すなわちワード線ＷＬが形成される。
【００２２】
次に、図５（ａ）〜（ｃ）に示すように、シリコン基板８０の表面に絶縁層８９を成膜した後に金属プラグ用開口８９ａを形成する。シリコンピラー８０ａにはＰ型不純物を導入し、Ｐ型不純物拡散層８３を形成することでＰＮダイオードＤを形成する。ここで、金属プラグ用開口８９ａ形成用のハードマスクの平面パターンは例えば２４×２４ｎｍで、Ｘ方向、Ｙ方向共に５０ｎｍピッチで配列されており、Ｘ方向、Ｙ方向のピッチが等しく、隣接する開口部の距離が等しい。メモリセルアレイ領域以外の周辺回路領域は、目合わせモニタマークなど一部を除いて開口部を形成しないので、ハードマスクでシリコン基板表面を覆いパターン暗部とする。
【００２３】
以降の工程は図示しないが、引き続き、金属プラグ８４、ヒータ電極８５、相変化材料層８７、上部電極８８を順次形成した後、一般の半導体装置と同様、層間絶縁膜、金属配線等の形成工程を経て、図２に示したＰＲＡＭが完成する。
【００２４】
メモリセルアレイ領域に形成される上部電極８８は、Ｙ方向に延在する幅２５ｎｍのラインパターンがＸ方向に５０ｎｍのピッチで配列されたものである。一方、メモリセルアレイ領域以外の周辺回路領域には、目合わせモニタマークや周辺回路用配線パターンなど、より疎な任意の寸法・形状を有するパターンが形成される。
【００２５】
次に、本発明による半導体装置の製造方法、特にハードマスクを用いて上部電極８８を加工する方法についてより詳細に説明する。
【００２６】
図６〜図１９は、本発明の第１の実施形態による半導体装置の製造プロセスを説明するための図である。ここでは、先に例示したＰＲＡＭの製造プロセスのうち、上部電極８８の形成工程について説明する。
【００２７】
本実施形態による半導体装置の製造プロセスでは、図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）に示すように、まずシリコン基板１の上に配線層２、アモルファスカーボン膜３、シリコン酸窒化膜４、塗布膜５を順次形成する。本実施形態によるシリコン基板１は、未加工のシリコン基板ではなく、不純物拡散層、絶縁膜、金属膜等の各機能層が形成されたものである。
【００２８】
配線層２は、上部電極８８として加工される被加工層であり、導電膜としてのタングステン膜２ａ及びその保護膜としてのシリコン窒化膜２ｂを順次成膜してなる二層膜である。シリコン窒化膜２ｂは２００ｎｍの厚さを有している。導電膜の材料はタングステンに限定されず、窒化チタン、アルミニウム、ドープドシリコン等を用いることができる。保護膜もシリコン窒化膜２ｂに限定されず、また導電膜によっては保護膜自体を省略することも可能である。
【００２９】
アモルファスカーボン膜３は、配線層２のパターニングに用いる下部ハードマスク材料であり、２００ｎｍの厚さを有している。アモルファスカーボン膜３は、ハードマスクとしてのエッチング耐性に優れ、被エッチング材料の自由度を向上させることができるという利点を有している。また、アッシングによる除去が可能な膜であり、被エッチング材料をエッチングした後、基板や配線に損傷を与えることなく除去できるという利点を有している。
【００３０】
シリコン酸窒化膜４は、アモルファスカーボン膜３のパターニングに用いる上部ハードマスク材料であり、３０ｎｍの厚さを有している。シリコン酸窒化膜４はＣＶＤ法により形成することができる。このハードマスク材料は、アモルファスカーボン膜３の表面が損傷しないように保護する保護膜としての役割と、アモルファスカーボン膜３をエッチングするための上部ハードマスクとしての機能とを有している。
【００３１】
塗布膜５は、サイドウォールスペーサを形成する際のコアパターン（サイドウォールコア）となるものであり、有機反射防止膜５ａ及びシリコン含有有機膜５ｂを順次成膜してなる二層膜である。有機反射防止膜５ａは、下地表面の反射率を制御する役割を果たすほか、下地の凹部を埋めたときの表面の平坦化、さらには下地のエッチング加工の際のマスクとしての機能増強材料として利用される。シリコン含有有機膜５ｂは、フォトレジストをマスクとして使用した場合のエッチング耐性を補強する目的のものであり、例えば４０％のシリコン含有率を有している。有機反射防止膜５ａは２００ｎｍ、シリコン含有有機膜５ｂは３０ｎｍの厚さをそれぞれ有している。有機反射防止膜５ａ及びシリコン含有有機膜５ｂはともに、スピン塗布法によって常温から２００℃までの温度範囲内で成膜されることができる。
【００３２】
その後、塗布膜５をパターニングするためのレジストパターン６を形成する。レジストパターン６は、例えばＡｒＦ用フォトレジスト膜をスピン塗布法により形成した後、ＡｒＦ液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、上記塗布膜５と同様、常温から約２００℃までの温度範囲内で行うことができる。
【００３３】
本実施形態によるレジストパターン６は、メモリセルアレイ領域（第１の領域）１Ａに形成された複数（ここでは３つ）の細長い開口部６ａを有している。開口部６ａは、リソグラフィー解像限界未満の寸法を有する微細なラインアンドスペースパターンの形成に必要なサイドウォールスペーサを形成するためのものであり、例えば、フォトリソグラフィーの最小加工寸法Ｆ＝５０ｎｍとするとき、開口部６ａの間隔（ライン幅）Ｌ１＝５０ｎｍ、開口部６ａの幅（スペース幅）Ｓ１＝５０ｎｍとする。各開口部６ａはいずれも等しい幅を持ち、Ｘ方向に等ピッチで配列される。よって、Ｘ方向には、開口部６ａとレジストラインパターン６ｂが交互に繰り返して並ぶように形成され、これによりラインアンドスペースパターンが形成される。
【００３４】
開口部６ａの幅は広すぎないことが好ましい。開口部６ａに基づいて形成されるシリコン酸化膜の溝内には後述する埋込マスクパターンが塗布膜で形成されるため、開口部６ａの幅が広いと塗布液が十分に溜まらず、その結果、埋込マスクパターンの膜厚が不足し、下地面が意図せずにエッチングされるなどの問題が生じるからである。
【００３５】
次に、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）に示すように、レジストパターン６をマスクとして塗布膜５を異方性エッチングすることにより、レジストパターン６を塗布膜５に転写する。エッチングは、シリコン酸窒化膜４に対して選択比がとれる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機膜５ｂ及び有機反射防止膜５ａを除去し、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去する。これにより、開口部６ａの下には有機反射防止膜５ａ及びシリコン含有有機膜５ｂを貫通する開口部５ｃが形成され、シリコン酸窒化膜４の表面が露出する。
【００３６】
塗布膜５のエッチングでは、塗布膜５の開口部５ｃの側壁を一様に後退させるスリミング処理も実施される。ここでは塗布膜５の側壁を１２．５ｎｍ後退させて、ライン幅Ｌ１＝５０ｎｍ、スペース幅Ｓ１＝５０ｎｍからなるパターンを、ライン幅Ｌ２＝２５ｎｍ、スペース幅Ｓ２＝７５ｎｍに変更する。Ｌ２：Ｓ２＝１：３に制御する理由は、後の工程で幅７５ｎｍの開口部５ｃの内側面に厚さ約２５ｎｍのサイドウォールスペーサを形成し、隣接するサイドウォールスペーサの間隔を約２５ｎｍとするためである。
【００３７】
次に、図１０（ａ）、（ｂ）及び図１１（ａ）〜（ｃ）に示すように、開口部５ｃが設けられた塗布膜５上にコンフォーマルな犠牲膜、例えばシリコン酸化膜７を一様に成膜する。シリコン酸化膜７はリソグラフィー解像限界未満の寸法を有する微細パターンの形成に使用される。シリコン酸化膜７の形成は、有機反射防止膜５ａ及びシリコン含有有機膜５ｂの耐熱温度よりも低い温度で行われ、且つ開口部５ｃの段差に対するステップカバレッジが良くなるように行われる。本実施形態によるシリコン酸化膜７は、ＡＬＤ（Atomic Layer Deposition）法を用いて２００℃以下、好ましくは５０℃以下の温度で成膜される。なお、犠牲膜はシリコン酸化膜に限定されず、２００℃以下の低温で形成可能であり、ステップカバレッジに優れ、有機膜に対してエッチング選択比がとれる材料であればよい。
【００３８】
シリコン酸化膜７は、開口部５ｃ内が完全に埋め込まれることがないような膜厚で形成する。開口部５ｃの側壁に形成されるシリコン酸化膜７の厚さＬ３＝２５ｎｍ（＝サイドウォールコアのライン幅Ｌ２）とすることで、塗布膜５の開口部５ｃ内には、幅Ｓ３＝２５ｎｍのシリコン酸化膜７の凹部７ａが形成される。すなわち、塗布膜５によるサイドウォールコア５ｄの幅Ｌ２、シリコン酸化膜７によるサイドウォールスペーサの幅Ｌ３、シリコン酸化膜７を埋め込んだ後に形成される凹部７ａの幅Ｓ３はすべて等しくなる。
【００３９】
従来のリソグラフィー解像限界未満のパターン形成では、一様なシリコン酸化膜７をエッチバックすることでサイドウォールスペーサを形成し、このサイドウォールスペーサをマスクとしてリソグラフィー解像限界未満のマスクパターンをさらに形成し、この微細マスクパターンを用いて下地層がパターニングされる。しかし、本実施形態においてはシリコン酸化膜７を直ちにエッチバックせず、後述する有機反射防止膜８の埋め込み後にシリコン酸化膜７をエッチングするため、シリコン酸化膜７が独立したサイドウォールスペーサとして加工されることはない。しかし、本実施形態ではシリコン酸化膜７をエッチバックしたときにサイドウォールスペーサとなる部分、つまりコアパターンの側面を覆う部分をサイドウォールスペーサと呼ぶものとする。
【００４０】
次に、図１２（ａ）、（ｂ）及び図１３（ａ）〜（ｃ）に示すように、シリコン酸化膜７上に有機反射防止膜８を成膜し、シリコン酸化膜７の凹部７ａ内に有機反射防止膜８を埋め込む。有機反射防止膜８の膜厚は、凹部７ａ内を完全に埋めることができる限りにおいて特に限定されないが、例えば１００ｎｍとすることができる。凹部７ａ内への埋設材は有機反射防止膜に限定されず、例えばレジスト膜などを用いてもよい。ただし、凹部７ａによる窪みの部分で平坦性が損なわれることがないよう、平坦性が良好な材料であることが好ましい。有機反射防止膜８はスピン塗布法によって常温から約２００℃までの温度範囲内で成膜することができるが、下地の有機反射防止膜５ａ及びシリコン含有有機膜５ｂの耐熱温度よりも低い温度で成膜することが必要である。
【００４１】
次に、図１４（ａ）、（ｂ）及び図１５（ａ）〜（ｃ）に示すように、シリコン酸化膜７上の有機反射防止膜８をエッチバックすることでシリコン酸化膜７の凹部７ａ内にのみ有機反射防止膜８を残存させる。エッチングガスとしては、酸素（Ｏ２）と一酸化炭素（ＣＯ）を含むガスを用いることができる。有機反射防止膜８は、凹部７ａの幅方向（Ｘ方向）の全幅に亘って埋め込まれているので、有機反射防止膜８による埋込マスクパターンのＸ方向の幅は、凹部７ａの幅と等しい。上述したように有機反射防止膜８の平坦性が良好である場合には、各凹部７ａ内に形成される埋込マスクパターンの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。
【００４２】
次に、図１６（ａ）、（ｂ）及び図１７（ａ）〜（ｃ）に示すように、開口部から露出するシリコン酸化膜７のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜８及び有機反射防止膜５ａに対するエッチング選択比が取れる条件を用いて行う。エッチングガスには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むガスを用いることができる。このエッチングによりシリコン含有有機膜５ｂが除去されると共に、サイドウォールスペーサの直下にあるシリコン酸窒化膜４もシリコン酸化膜７と一緒に除去され、アモルファスカーボン膜３の表面が露出する。シリコン酸化膜７の凹部７ａ内には有機反射防止膜８が埋め込まれているので、有機反射防止膜８の直下にあるシリコン酸化膜７及びシリコン酸窒化膜４は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、シリコン酸化膜７をエッチバックしてサイドウォールスペーサを実際に形成する場合よりも幅精度を高めることができる。
【００４３】
次に、図１８（ａ）、（ｂ）及び図１９（ａ）〜（ｃ）に示すように、有機反射防止膜８及び有機反射防止膜５ａを異方性エッチングにより除去し、シリコン酸窒化膜４を露出させる。エッチングは、シリコン酸窒化膜４に対して選択比が取れる条件を用いて行う。エッチングガスには、水素（Ｈ２）、窒素（Ｎ２）を含むガスを用いることができる。このとき、有機反射防止膜８の直下にあるシリコン酸化膜７は除去されずに残存する。また、凹部５ｅから露出するアモルファスカーボン膜３の表面も一緒にエッチングされ、アモルファスカーボン膜３の露出面には図示のように凹部３ａが形成される。
【００４４】
アモルファスカーボン膜３の露出面に形成される凹部３ａの側壁面は、基板面に対して垂直であることが好ましい。アモルファスカーボン膜３には、ラインアンドスペースパターンを寸法通りに転写することが必要だからである。つまり、下部ハードマスク材料であるアモルファスカーボン膜３へのラインアンドスペースパターンの転写は、本工程においてアモルファスカーボン膜３が上部の深さの途中までエッチングされた後、新たな塗布膜をマスクとしてアモルファスカーボン膜３を完全にエッチングして初めて完了する。このような工程においては、ラインアンドスペースパターンは高精度に転写される必要がある。
【００４５】
上記のように、サイドウォールコアは、ダブルパターニングプロセスの途中で複数のエッチング工程にさらされ、膜減りが生じるため、成膜時には膜減りを考慮した膜厚、具体的には２００ｎｍ程度の膜厚が必要である。仮に、シリコン系材料膜を用いてこのような膜厚のサイドウォールコアを形成すると、アモルファスカーボン膜３とその上のシリコン酸窒化膜４の界面、又はアモルファスカーボン膜３とその下の配線層２との界面で膜剥がれが生じる可能性がある。これは、アモルファスカーボン膜３とシリコン系材料膜との密着性が弱く、シリコン酸窒化膜４のストレスが大きくなっていることが原因である。シリコン系材料膜であっても、比較的薄い膜厚、好ましくは１００ｎｍ程度以下の膜厚であれば上記問題を回避することができるが、この場合はダブルパターニングプロセスを経たときに膜厚が不足することになる。
【００４６】
このような理由から、本実施形態ではサイドウォールコアの材料膜として有機膜を用いている。スピン塗布法で形成した有機膜はストレスを殆どもたないことから、アモルファスカーボン膜３とシリコン酸窒化膜４との密着性に対して有効に作用する。
【００４７】
スピン塗布法で形成された有機膜の耐熱温度は低いため、その上に形成されるサイドウォールスペーサの犠牲膜や埋込マスクパターンは、耐熱温度よりも低い温度で形成する必要がある。そのため、埋込マスクパターンにはサイドウォールコアと同様の有機膜が用いられる。また、犠牲膜の材料としては、有機膜に対してエッチング選択比が取れ、さらにステップカバレッジに優れたシリコン酸化膜を用い、犠牲膜の形成は、ＡＬＤ法によって２００℃以下の温度で行う。シリコン酸化膜の膜厚は、微細な開口部を形成するような薄い膜厚、例えば２５ｎｍ程度であるため、大きなストレスは生じにくく、アモルファスカーボン膜の剥がれを抑制することができる。
【００４８】
上部ハードマスクであるシリコン酸窒化膜４に形成されたパターンは、Ｙ方向に延びる２本のラインパターンがその両端で繋がるループパターンである。最終的には互いに分離された独立の配線として形成する必要があり、そのためには、ループパターンのＹ方向の両端部をラインパターンから分離させる必要がある。また、シリコン酸窒化膜４のループパターンはダブルパターニング法を用いて形成されるが、ダブルパターニング法では規則性が少ない周辺回路のパターンを一緒に形成することが難しい。以下の工程は、ループパターンのＹ方向の端部をエッチングにより除去してラインパターンのＹ方向の端部を画定させると共に、上部ハードマスクに周辺配線パターンを加える方法を示すものである。
【００４９】
次に、図２０（ａ）、（ｂ）及び図２１（ａ）〜（ｃ）に示すように、パターニングされたシリコン酸窒化膜４を含むシリコン基板１の全面に有機反射防止膜９ａ、シリコン含有有機膜９ｂからなる二層の塗布膜９を形成する。有機反射防止膜９ａは２００ｎｍ、シリコン含有有機膜９ｂは３０ｎｍの厚さをそれぞれ有している。有機反射防止膜９ａ及びシリコン含有有機膜９ｂはともにスピン塗布法によって常温から２００℃までの温度範囲内で成膜することができる。
【００５０】
その後、塗布膜９をパターニングするためのレジストパターン１０を形成する。レジストパターン１０は、例えばＡｒＦ用のフォトレジスト膜をスピン塗布法により形成した後、ＡｒＦ液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、有機反射防止膜９ａ及びシリコン含有有機膜９ｂの耐熱温度よりも低い温度で行う必要がある。
【００５１】
本実施形態によるレジストパターン１０は、メモリセルアレイ領域（第１の領域）１Ａ内のループパターンのラインアンドスペース部分を覆うアレイ保護パターン１０Ａと、周辺回路領域（第２の領域）１Ｂ内の配線形成領域を覆う周辺配線パターン１０Ｂとを有している。ループパターンのラインアンドスペース部分はアレイ保護パターン１０Ａに覆われているが、ループの両端部は覆われていない。
【００５２】
ここで、メモリセルアレイ領域１Ａ内のループパターンのラインアンドスペース部分は加工領域であり、メモリセルアレイ領域１Ａ内の他の部分（ループの両端部を含む）は非加工領域である。つまり、アレイ保護パターン１０Ａは、メモリセルアレイ領域１Ａ内の非加工領域を覆うことなく、加工領域を全て覆っている。また、ライン状のサイドウォールコアは、加工領域から非加工領域に亘ってＹ方向に延在し、Ｙ方向と直交するＸ方向に平行に複数形成されている。
【００５３】
次に、図２２（ａ）、（ｂ）及び図２３（ａ）〜（ｃ）に示すように、レジストパターン１０をマスクとして塗布膜９を異方性エッチングすることにより、レジストパターン１０を塗布膜９に転写する。エッチングは、シリコン酸窒化膜４及びシリコン酸化膜７に対してエッチング選択比が取れる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機膜５ｂ及び有機反射防止膜５ａを除去し、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去する。これにより、塗布膜９を構成する有機反射防止膜９ａ及びシリコン含有有機膜９ｂは一緒にエッチングされ、下地のシリコン酸窒化膜４が露出する。
【００５４】
次に、図２４（ａ）、（ｂ）及び図２５（ａ）〜（ｃ）に示すように、塗布膜９をマスクとして異方性エッチングすることにより、シリコン酸窒化膜４及びシリコン酸化膜７を除去する。エッチングには四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むエッチングガスを用い、有機反射防止膜９ａ及びアモルファスカーボン膜３に対してエッチング選択比が取れる条件下で行う。このエッチングにおいてマスクの表面を構成するシリコン含有有機膜９ｂは除去されるので、アレイ保護パターン１０Ａと周辺配線パターン１０Ｂは有機反射防止膜９ａで覆われ、それ以外の領域にはアモルファスカーボン膜３が露出した状態となる。
【００５５】
このエッチング工程において、ループパターンのＹ方向の両端部周辺のシリコン酸窒化膜４は除去され、シリコン酸化膜７のラインパターンの左右にそれぞれ位置するシリコン酸窒化膜４の第１ラインマスクと第２ラインマスクは互いに分離される。これにより、有機反射防止膜９ａで覆われたアレイ保護領域内には、Ｙ方向に延びるシリコン酸化膜７のラインパターンとＹ方向に延びるシリコン酸窒化膜４のラインパターンとが交互に配置されたラインアンドスペースパターンが形成される。また、周辺配線領域内のシリコン酸窒化膜４には周辺配線パターンが形成される。シリコン酸窒化膜４上で合成されたこれらのパターンは、最終的に形成される配線パターンの原型となるものである。
【００５６】
次に、図２６（ａ）、（ｂ）及び図２７（ａ）〜（ｃ）に示すように、シリコン酸化膜７及びシリコン酸窒化膜４をマスクとして異方性エッチングすることにより、アモルファスカーボン膜３を除去する。このとき、アモルファスカーボン膜３と一緒に有機反射防止膜９ａも除去される。エッチングは、シリコン酸化膜７及びシリコン酸窒化膜４に対してエッチング選択比が取れる条件を用いて行う。エッチングでは、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いて有機反射防止膜９ａ及びアモルファスカーボン膜３を除去した後、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去することにより行うことができる。
【００５７】
このエッチング工程により、上部ハードマスクであるシリコン酸窒化膜４のパターンが下部ハードマスクのアモルファスカーボン膜３に転写される。これにより、サイドウォールスペーサを用いてフォトリソグラフィー解像限界未満の寸法に加工されたラインアンドスペースパターンと、目合わせモニタマークで例示される任意の寸法を有するパターンとがアモルファスカーボン膜３に転写され、メモリセルアレイ領域１Ａ及び周辺回路領域１Ｂに共通のハードマスクが完成する。
【００５８】
次に、図２８（ａ）、（ｂ）及び図２９（ａ）〜（ｃ）に示すように、アモルファスカーボン膜３をマスクとしてシリコン窒化膜２ｂを異方性エッチングし、パターンをシリコン窒化膜２ｂに転写する。エッチングには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むエッチングガスを用い、シリコン窒化膜２ｂに対するエッチング選択比が取れる条件下で行う。このエッチングにより、タングステン膜２ａの表面が露出し、アモルファスカーボン膜３上に形成されていたシリコン酸化膜７及びシリコン酸窒化膜４は除去される。引き続き、シリコン窒化膜２ｂをマスクとしてタングステン膜２ａを異方性エッチングし、パターンをタングステン膜２ａに転写する。エッチングは、下地のシリコン基板１の表層に対するエッチング選択比が取れる条件を用いて行う。
【００５９】
最後に、図３０（ａ）、（ｂ）及び図３１（ａ）〜（ｃ）に示すように、アモルファスカーボン膜３を、酸素ガスを用いたプラズマアッシングにより除去する。アッシングによる配線の寸法変動はほとんど生じないので、ラインアンドスペースパターンとしては当初に形成した配線長が確保される。ダブルパターニング法によるパターンが形成された下部ハードマスクはアモルファスカーボン膜３からなるため、配線材や基板に損傷を与えることなく、アッシングによって容易に除去することができる。また、アッシングプロセスのコストは安価であるため、ハードマスクの除去を安価に行うことができるという利点も有する。以上により、メモリセルアレイ領域１Ａには、最小加工寸法の倍密度のラインアンドスペースパターンが形成され、周辺回路領域１Ｂには目合わせモニタマーク等の周辺配線パターンが形成される。
【００６０】
以上説明したように、本実施形態では、アモルファスカーボン膜３及びシリコン酸窒化膜４からなる被エッチング部材上に有機反射防止膜５ａ及びシリコン含有有機膜５ｂからなる塗布膜５（第１の塗布膜）をスピン塗布法により成膜し、塗布膜５をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜７（第１の層）を成膜し、シリコン酸化膜７上に有機反射防止膜８（第２の塗布膜）をスピン塗布法により成膜し、有機反射防止膜８をエッチングすることによって、シリコン酸化膜７の凹部７ａを覆う埋込マスクを形成し、シリコン酸化膜７をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得ることができる。
【００６１】
また、本実施形態では、被エッチング部材上に有機反射防止膜９ａ及び第２シリコン含有有機膜９ｂからなる塗布膜９（第３の塗布膜）をスピン塗布法により成膜し、塗布膜９をパターニングすることによって、サイドウォールコアが形成されているメモリセルアレイ領域１Ａ（第１の領域）内及び前記サイドウォールコアが形成されていない周辺回路領域１Ｂ（第２の領域）内に、それぞれ第１及び第２のパターンを形成し、第１及び第２のパターンをマスクとしてシリコン酸窒化膜４をエッチングすることにより、アモルファスカーボン膜３を露出させ、第１及び第２のパターンを除去した後、シリコン酸窒化膜４を用いてアモルファスカーボン膜３をエッチングするので、メモリセルアレイ領域１Ａに形成されたループパターンをループカットするためのパターニングの際に、周辺回路領域１Ｂのパターンを形成することができる。これにより、シリコン酸化膜７のエッチング工程でフォトリソグラフィー解像限界未満のパターンと任意の寸法・形状を有するパターンとを同時に確定させることができることから、両パターンを簡単に合成できると共に、ループ形状の一部の切断加工も極めて簡単に行うことができる。
【００６２】
また、本実施形態では、シリコン基板１上に、配線層２、アモルファスカーボン膜３、シリコン酸窒化膜４を順次成膜した後、サイドウォールコア用の有機膜（有機反射防止膜５ａ）をスピン塗布法で形成し、さらにシリコン酸化膜７の凹部７ａ内に埋め込まれる埋込マスク材料も有機膜（有機反射防止膜８）であり、スピン塗布法で形成しているので、５５０℃を超す高温処理を避けることができ、常温で成膜可能な塗布膜を適用することができる。これにより、アモルファスカーボン膜３とシリコン酸窒化膜４との界面に生じる応力起因の剥がれを抑制することができる。また、サイドウォールスペーサ形成用のシリコン酸化膜７の成膜にＡＬＤ法を適用しているので、シリコン酸化膜７を常温で成膜することができ、上述の剥がれを抑制することができる。
【００６３】
また、本実施形態では、サイドウォールコアの有機反射防止膜５ａ上にシリコン酸化膜７を成膜した後、シリコン酸化膜７のエッチバック工程を経ることなく、埋込マスク用の有機反射防止膜８を成膜するものであり、上部ハードマスクであるシリコン酸窒化膜４が露出することがないことを利用し、それぞれの膜材料及びエッチング条件を選ぶことで、シリコン酸化膜７のエッチングと一緒にシリコン酸窒化膜４もエッチングすることができる。すなわち、シリコン酸化膜７のエッチングから上部ハードマスクへのパターン転写までを一気に完了させて工程を短縮することができる。
【００６４】
次に、図３２〜図３５を参照しながら、上記第１の実施形態の変形例について詳細に説明する。
【００６５】
図３２（ａ）、（ｂ）〜図３５（ａ）、（ｂ）は、上記第１の実施形態の変形例による半導体装置の製造プロセスを示す略断面図である。なお、図３２（ａ）、図３２（ｂ）は第１の実施形態の図６、図１６にそれぞれ対応しており、図３３（ａ）、図３３（ｂ）、図３４（ａ）、図３４（ｂ）は、第１の実施形態の図１８、図２０、図２２、図２４にそれぞれ対応している。
【００６６】
図３２（ａ）に示すように、本実施形態は、上部ハードマスクがシリコン酸窒化膜４の単層膜ではなく、シリコン窒化膜４ａ及びシリコン酸化膜４ｂからなる二層膜であることを特徴としている。
【００６７】
第１の実施形態では、サイドウォールスペーサ用シリコン酸化膜７のエッチバック工程（図１６参照）において上部ハードマスクであるシリコン酸窒化膜４もパターニングされ、アモルファスカーボン膜３の表面が露出するので、その後の有機反射防止膜５ａの除去工程（図１７参照）でアモルファスカーボン膜３の露出面がエッチングされてしまう。
【００６８】
しかし、本実施形態においては、図３２（ｂ）に示すように、サイドウォールスペーサ用シリコン酸化膜７のエッチバック工程において上部ハードマスクのうちシリコン酸化膜４ｂのみがパターニングされ、シリコン窒化膜４ａはパターニングされない。そのため、アモルファスカーボン膜３は露出せず、その表面はシリコン窒化膜４ａで覆われたままである。したがって、図３３（ａ）に示す有機反射防止膜５ａ及び有機反射防止膜８の除去工程においてアモルファスカーボン膜３はエッチングされず保護される。
【００６９】
次に、ループパターンのＹ方向の端部をエッチングにより除去してラインパターンのＹ方向の端部を画定させると共に、上部ハードマスクに周辺配線パターンを加える工程を実施するため、図３３（ｂ）に示すように、パターニングされたシリコン酸化膜４ｂを含むシリコン基板１の全面に有機反射防止膜９ａ及びフォトレジスト膜によるレジストパターン１０を形成する。第１の実施形態と異なり、本実施形態では有機反射防止膜９ａの表面にシリコン含有有機膜９ｂが形成されていないが、アモルファスカーボン膜３がシリコン窒化膜４ａで覆われているので、レジストパターン１０の形成のやり直しを行った場合でもアモルファスカーボン膜３の意図しないエッチングを防止することができる。したがって、塗布膜の成膜工程を簡素化することができ、製造コストの低減を図ることができる。
【００７０】
次に、図３４（ａ）に示すように、レジストパターン１０をマスクとして有機反射防止膜９ａを異方性エッチングすることにより、レジストパターン１０を有機反射防止膜９ａに転写する。これにより、塗布膜を構成する有機反射防止膜９ａはエッチングされ、下地のシリコン酸化膜４ｂが露出する。
【００７１】
次に、図３４（ｂ）に示すように、有機反射防止膜９ａをマスクとして異方性エッチングすることにより、シリコン酸化膜４ｂを除去する。このエッチング工程において、ループパターンのＹ方向の両端部周辺のシリコン酸化膜４ｂは除去され、シリコン酸化膜７のラインパターンの左右にそれぞれ位置するシリコン酸化膜４ｂの第１ラインマスクと第２ラインマスクは互いに分離される。これにより、有機反射防止膜９ａで覆われたアレイ保護領域内には、Ｙ方向に延びるシリコン酸化膜７のラインパターンとＹ方向に延びるシリコン酸化膜４ｂのラインパターンが交互に配置されたラインアンドスペースパターンが形成される。また、周辺配線領域内のシリコン酸化膜４ｂには周辺配線パターンが形成される。シリコン酸化膜４ｂ上で合成されたこれらのパターンは、最終的に形成される配線パターンの原型となるものである。
【００７２】
次に、図３５（ａ）に示すように、シリコン酸化膜４ｂをマスクとして異方性エッチングすることによりシリコン窒化膜４ａ及び有機反射防止膜９ａを除去し、さらに図３５（ｂ）に示すように、シリコン窒化膜４ｂをマスクとして異方性エッチングすることにより、アモルファスカーボン膜３を除去する。その後、シリコン窒化膜２ｂ及びタングステン膜２ａを異方性エッチングする工程等、第１の実施形態と同様の工程を経て、本実施形態による半導体装置が完成する。
【００７３】
このように、本変形例によれば、上部ハードマスクをシリコン窒化膜４ａ及びシリコン酸化膜４ｂからなる二層膜としたので、アモルファスカーボン膜３に意図しない凹部が形成されることがない。したがって、メモリセルアレイ領域１Ａ内の溝の深さを浅くすることができ、溝が形成された半導体基板表面への均一な塗布がより容易になり、より有利である。
【００７４】
次に、本発明の第２の実施形態による半導体装置の製造プロセスについて詳細に説明する。
【００７５】
第２の実施形態では、埋込マスクとして用いる有機反射防止膜を、周辺配線パターンの形成及びループパターンの一部切断用パターンの形成の際にも利用することを特徴としている。図６に示す成膜工程から図８に示すシリコン酸化膜７の形成工程までは第１の実施形態と同様であるため、詳細な説明は省略する。
【００７６】
次に、図３６（ａ）、（ｂ）及び図３７（ａ）〜（ｃ）に示すように、基板の全面に有機反射防止膜９ａ、シリコン含有有機膜９ｂからなる二層の塗布膜９を形成する。有機反射防止膜９ａは２００ｎｍ、シリコン含有有機膜９ｂは３０ｎｍの厚さをそれぞれ有している。有機反射防止膜９ａ及びシリコン含有有機膜９ｂはスピン塗布法により形成することができる。これらの成膜は、常温から２００℃までの温度範囲内で行うことができるが、下層に形成されている有機反射防止膜５ａ及びシリコン含有有機膜５ｂの耐熱温度よりも低い温度で形成する必要がある。
【００７７】
その後、塗布膜９をパターニングするためのレジストパターン１０を形成する。レジストパターン１０は、例えばＡｒＦ用フォトレジスト膜をスピン塗布法により形成した後、ＡｒＦ液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、上記塗布膜５と同様、常温から約２００℃までの温度範囲内で行うことができるが、有機反射防止膜９ａ及びシリコン含有有機膜９ｂの耐熱温度よりも低い温度で形成する必要がある。
【００７８】
本実施形態によるレジストパターンは、メモリセルアレイ領域（第１の領域）１Ａ内のループパターンのラインアンドスペース部分を覆うアレイ保護パターン１０Ａと、周辺回路領域（第２の領域）１Ｂ内の配線形成領域を覆う周辺配線パターン１０Ｂとを有している。ループパターンのラインアンドスペース部分はアレイ保護パターン１０Ａに覆われているが、ループパターンのＹ方向の両端部は覆われていない。
【００７９】
次に、図３８（ａ）、（ｂ）及び図３９（ａ）〜（ｃ）に示すように、レジストパターン１０をマスクとして塗布膜９を異方性エッチングすることにより、レジストパターン１０を塗布膜９に転写する。エッチングは、シリコン酸化膜７に対してエッチング選択比が取れる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機膜５ｂ及び有機反射防止膜５ａを除去し、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去する。これにより、塗布膜９を構成する有機反射防止膜９ａ及びシリコン含有有機膜９ｂは一緒にエッチングされ、下地のシリコン酸化膜７が露出する。
【００８０】
次に、図４０（ａ）、（ｂ）及び図４１（ａ）〜（ｃ）に示すように、塗布膜９をマスクとして異方性エッチングすることにより、シリコン酸化膜７を除去する。エッチングは、有機反射防止膜９ａ及びアモルファスカーボン膜３に対してエッチング選択比が取れる条件を用いて行う。エッチングガスには四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むガスを用いることができる。このエッチングによって、マスクの表面層を構成するシリコン含有有機膜９ｂは除去され、さらに第２シリコン含有有機膜５ｂも除去されるので、アレイ保護パターン１０Ａと周辺配線パターン１０Ｂは有機反射防止膜９ａで覆われ、それ以外の領域には有機反射防止膜５ａが露出する。さらに、図４１（ａ）及び（ｂ）に示すように、シリコン酸化膜７の直下にあるシリコン酸窒化膜４も除去され、これによりアモルファスカーボン膜３の一部も露出する。
【００８１】
次に、図４２（ａ）、（ｂ）及び図４３（ａ）〜（ｃ）に示すように、有機反射防止膜９ａをエッチバックすることでシリコン酸化膜７の凹部７ａ内にのみ有機反射防止膜９ａを残存させる。エッチングガスとしては、酸素（Ｏ２）と一酸化炭素（ＣＯ）を含むガスを用いることができる。有機反射防止膜８は、凹部７ａの幅方向（Ｘ方向）の全幅に亘って埋め込まれているので、有機反射防止膜８による埋込マスクパターンのＸ方向の幅は、凹部７ａの幅と等しい。上述したように有機反射防止膜８の平坦性が良好である場合には、各凹部７ａ内に形成される埋込マスクパターンの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。
【００８２】
このエッチバック工程は、シリコン酸化膜７をマスクとして有機反射防止膜５ａを除去し、下地のシリコン酸窒化膜４を露出させる工程を兼ねている。また、図４３（ａ）及び（ｂ）に示すように、シリコン酸窒化膜４に覆われていないアモルファスカーボン膜３の一部がエッチングされ、アモルファスカーボン膜３の露出面には凹部が形成される。
【００８３】
次に、図４４（ａ）、（ｂ）及び図４５（ａ）〜（ｃ）に示すように、開口部から露出するシリコン酸化膜７のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜９ａ及び有機反射防止膜５ａに対するエッチング選択比が取れる条件を用いて行う。エッチングガスには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むガスを用いることができる。このエッチングによりシリコン含有有機膜５ｂが除去されると共に、サイドウォールスペーサの直下にあるシリコン酸窒化膜４もシリコン酸化膜７と一緒に除去され、アモルファスカーボン膜３の表面がさらに露出する。シリコン酸化膜７の凹部７ａ内には有機反射防止膜９ａが埋め込まれているので、有機反射防止膜９ａの直下にあるシリコン酸化膜７及びシリコン酸窒化膜４は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、シリコン酸化膜７をエッチバックしてサイドウォールスペーサを実際に形成する場合よりも幅精度を高めることができる。
【００８４】
次に、図４６（ａ）、（ｂ）及び図４７（ａ）〜（ｃ）に示すように、シリコン酸化膜７及びシリコン酸窒化膜４をマスクとして異方性エッチングすることにより、アモルファスカーボン膜３を除去する。このとき、アモルファスカーボン膜３と一緒に有機反射防止膜９ａも除去される。エッチングは、シリコン酸化膜７及びシリコン酸窒化膜４に対してエッチング選択比が取れる条件を用いて行う。エッチングでは、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いて有機反射防止膜９ａ及びアモルファスカーボン膜３を除去した後、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去することにより行うことができる。
【００８５】
次に、第１の実施形態の図２８（ａ）、（ｂ）及び図２９（ａ）〜（ｃ）に示したように、アモルファスカーボン膜３をマスクとしてシリコン窒化膜２ｂを異方性エッチングし、パターンをシリコン窒化膜２ｂに転写する。エッチングには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むエッチングガスを用い、タングステン膜２ａに対するエッチング選択比が取れる条件下で行う。このエッチングにより、タングステン膜２ａの表面が露出し、アモルファスカーボン膜３上に形成されていたシリコン酸化膜７及びシリコン酸窒化膜４は除去される。引き続き、シリコン窒化膜２ｂをマスクとしてタングステン膜２ａを異方性エッチングし、パターンをタングステン膜２ａに転写する。エッチングは、下地のシリコン基板１の表層に対するエッチング選択比が取れる条件を用いて行う。
【００８６】
最後に、第１の実施形態の図３０（ａ）、（ｂ）及び図３１（ａ）〜（ｃ）に示したように、アモルファスカーボン膜３を、酸素ガスを用いたプラズマアッシングにより除去する。アッシングによる配線の寸法変動はほとんど生じないので、当ラインアンドスペースパターンとしては当初に形成した配線長が確保される。ダブルパターニング法によるパターンが形成された下部ハードマスクはアモルファスカーボン膜３からなるため、配線材や基板に損傷を与えることなく、アッシングによって容易に除去することができる。また、アッシングプロセスのコストは安価であるため、ハードマスクの除去を安価に行うことができるという利点も有する。以上により、メモリセルアレイ領域１Ａには、最小加工寸法の倍密度のラインアンドスペースパターンが形成され、周辺回路領域１Ｂには目合わせモニタマーク等の周辺配線パターンが形成される。
【００８７】
以上説明したように、本実施形態では、埋込マスクとして用いる有機反射防止膜９ａを、周辺パターンの形成及びループ形状の一部切断・分離用パターンの形成の際にも利用するので、第１の実施形態による作用効果に加えて、製造工程を短縮することができ、製造コストの削減を図ることができる。また、周辺パターン及びループ形状の一部切断・分離用パターン形成の後に埋込マスクを形成することから、サイドウォールコアを構成する有機反射防止膜５ａ及び埋込マスクを構成する有機反射防止膜９ａの除去と同時にアモルファスカーボン膜３をパターニングすることができ、製造工程をさらに短縮することができる。
【００８８】
次に、本発明の第３の実施形態による半導体装置の製造プロセスについて詳細に説明する。
【００８９】
第３の実施形態は、メモリセルアレイ領域１ＡのＸ方向両端（開口部５ｃとサイドウォールコア５ｄからなるラインアンドスペースパターンと、後述するランド５ｇとの間の領域）にダミースペース５ｆ（後述）を設ける点で第１及び第２の実施形態と相違している。詳しくは後述するが、ダミースペース５ｆは、有機反射防止膜９ａの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域１Ａの周辺領域で厚くなることを抑制するために設けられるものである。有機反射防止膜９ａの膜厚が変化するとできあがりのパターン幅が変化する傾向があるため、ダミースペース５ｆによりパターン幅のばらつきを抑える効果が得られる。
【００９０】
本実施形態では、第１及び第２の実施形態で説明したようなビット線パターンではなく、トレンチパターンを形成する例について説明する。ダミースペース５ｆを用いる場合、ダミースペース５ｆの外側側面（後述するランド５ｇの内側側面）にもシリコン酸化膜７が成膜される。これをサイドウォールコア５ｄの側面に形成されたシリコン酸化膜７と同様にエッチングすると、ランド５ｇ側面のシリコン酸化膜７に対応する位置にもトレンチができてしまう。本実施形態では、これを防止するため、ランド５ｇ側面のシリコン酸化膜７と垂直方向に見て重複する領域を覆うマスクパターン（後述するレジストパターン１１）を形成してから、有機反射防止膜９ａをエッチバックするようにしている。以下、第１及び第２の実施形態との相違点を中心に、詳しく説明する。
【００９１】
図４８〜図５４は、本実施形態による半導体装置の製造方法を説明するための図であり、各図の（ａ）は平面図、各図の（ｂ）は、対応する（ａ）のＸ２−Ｘ２断面図である。なお、各図には、上述したメモリセルアレイ領域１Ａに相当する領域と、メモリセルアレイ領域１Ａを囲むランド５ｇを形成する領域とを示しており、周辺回路領域１Ｂは示していない。
【００９２】
本実施形態による半導体装置の製造プロセスでは、図４８（ａ）、（ｂ）に示すように、まずシリコン基板１の上にアモルファスカーボン膜３、シリコン酸窒化膜４、塗布膜５（有機反射防止膜５ａ及びシリコン含有有機膜５ｂ）を順次形成する。本実施形態によるシリコン基板１は、未加工のシリコン基板であってもよいし、不純物拡散層、絶縁膜、金属膜等の各機能層が形成されたものとしてもよい。第１及び第２の実施形態とは違って配線層２を形成していないが、これは、ラインアンドスペースパターンではなくトレンチパターンの形成を目的としているためである。各膜の具体的な構成（構成材料、膜厚、成膜条件等）は第１の実施形態で説明した通りであるので、詳しい説明は省略する。
【００９３】
塗布膜５を形成したら次に、図４８（ａ）、（ｂ）に示すように、塗布膜５をパターニングするためのレジストパターン６を形成する。レジストパターン６の構成材料、膜厚、成膜条件等も、第１の実施形態で説明した通りである。
【００９４】
本実施形態によるレジストパターン６は、メモリセルアレイ領域１Ａの加工領域（トレンチパターンを形成する領域）１２内に第１の実施形態と同様のラインアンドスペースパターン（開口部６ａとレジストラインパターン６ｂ）を有する他、メモリセルアレイ領域１Ａを囲むランドパターン６ｄを有する。ランドパターン６ｄはメモリセルアレイ領域１Ａの外周に沿って形成される。開口部６ａ及びレジストラインパターン６ｂはそれぞれＹ方向に延設され、Ｘ方向に交互にＰ２＝１００ｎｍのピッチで配列される。開口部６ａ及びレジストラインパターン６ｂは加工領域１２外にも延設されており、レジストラインパターン６ｂのＹ方向両端部でランドパターン６ｄと接続している。ラインアンドスペースパターンのＸ方向の両端に位置する２つのレジストラインパターン６ｂとランドパターン６ｄとの間には、Ｓ４＝５００ｎｍのダミースペース６ｃが設けられる。
【００９５】
次に、図４９（ａ）、（ｂ）に示すように、レジストパターン６をマスクとして塗布膜５を異方性エッチングすることにより、レジストパターン６を塗布膜５に転写する。エッチング条件等は第１の実施形態と同様でよい。また、スリミング処理も第１の実施形態と同様に行う。その結果、塗布膜５には、ライン幅Ｌ３＝２５ｎｍ、スペース幅Ｓ５＝７５ｎｍからなるラインアンドスペースパターンが転写され、開口部５ｃとサイドウォールコア５ｄとが形成される。また、ダミースペース６ｃ及びランドパターン６ｄに対応する位置にはそれぞれ、ダミースペース５ｆ及びランド５ｇが形成される。ダミースペース５ｆのＸ方向の幅は、開口部５ｃのＸ方向の幅より広くなっている。
【００９６】
次に、図５０（ａ）、（ｂ）に示すように、露出面を覆うシリコン酸化膜７を成膜する。具体的な構成材料、膜厚、成膜条件等は、第１の実施形態で説明した通りである。シリコン酸化膜７は、サイドウォールコア５ｄの露出面及びシリコン酸窒化膜４の露出面に加え、ランド５ｇの露出面にも形成される。シリコン酸化膜７を成膜した後には、有機反射防止膜９ａを成膜する。有機反射防止膜９ａの具体的な構成材料、膜厚、成膜条件等も、第１の実施形態で説明した通りである。なお、本実施形態ではシリコン含有有機膜９ｂを用いていないが、フォトレジストをマスクとして使用した場合のエッチング耐性を補強する必要がある場合には、第１及び第２の実施形態と同様、シリコン含有有機膜９ｂを用いることとしてもよい。
【００９７】
ここで、有機反射防止膜９ａの成膜に用いるスピン塗布法によれば、ランド５ｇのような比較的広い面積を有するパターン暗部が存在する場合、図５０（ｂ）にも示すように、その部分及びその近傍において、有機反射防止膜９ａの膜厚（ここではシリコン酸窒化膜４からの高さ）が厚くなる。本実施形態では、メモリセルアレイ領域１ＡのＸ方向両端にダミースペース５ｆを設けていることから、このような膜厚差が、開口部５ｃとサイドウォールコア５ｄからなるラインアンドスペースパターン上にも生ずることが抑制される。つまり、有機反射防止膜９ａの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域１Ａの周辺領域で厚くなることが抑制される。
【００９８】
有機反射防止膜９ａを成膜したら、次にレジストパターン１１（マスクパターン）を形成する。レジストパターン１１は、図５０（ａ）、（ｂ）に示すように、ダミーコア５ｆの内側側面に形成されたシリコン酸化膜７と垂直方向に見て重複する領域を覆い、かつ加工領域１２を覆わないように形成する。なお、図５０（ａ）では、加工領域１２の外周を示す破線とレジストパターン１１の内周を示す実線とを少しずらして描いているが、これは図面の見易さのための措置であり、実際にはこれらは重なっていてよい。後掲する各図でも同様である。レジストパターン１１の構成材料、膜厚、成膜条件等は、第１及び第２の実施形態で説明したレジストパターン１０と同様でよい。
【００９９】
次に、図５１（ａ）、（ｂ）に示すように、レジストパターン１１をマスクとして有機反射防止膜９ａをエッチバックする。このエッチングは、シリコン酸化膜７、有機反射防止膜９ａ、及びシリコン含有有機膜５ｂのエッチングレートが互いにほぼ等しく、かつこれらのエッチングレートがレジストパターン１１のエッチングレートに対して十分高くなる条件を用いて行う。これにより、有機反射防止膜９ａと同時にシリコン酸化膜７及びシリコン含有有機膜５ｂもエッチングされ、加工領域１２では、シリコン酸化膜７が表面に露出することになる。一方で、垂直方向から見てレジストパターン１１と重なる領域では、シリコン酸化膜７が表面に露出することはない。
【０１００】
次に、図５２（ａ）、（ｂ）に示すように、ドライエッチング法によりシリコン酸化膜７をエッチングする。このエッチングは、有機反射防止膜９ａ及び有機反射防止膜５ａに対するエッチング選択比が取れる条件を用いて行う。具体的なエッチング条件は、第２の実施形態においてアモルファスカーボン膜３の表面を露出させる場合に用いた条件と同様でよい。このエッチングでは、シリコン酸窒化膜４のうち、垂直方向に見てサイドウォールスペーサ（ここでのエッチングによる除去されるシリコン酸化膜７）と重なる部分も同時にエッチングされる。これにより、シリコン酸窒化膜４に、Ｐ３＝５０ｎｍのピッチのラインアンドスペースパターンが転写される。
【０１０１】
次に、ラインアンドスペースパターンが転写されたシリコン酸窒化膜４をマスクとして異方性のドライエッチングを行うことにより、図５３（ａ）、（ｂ）に示すように、アモルファスカーボン膜３にラインアンドスペースパターンを転写する。このとき、アモルファスカーボン膜３と一緒に有機反射防止膜９ａ及び有機反射防止膜５ａも除去される。具体的なエッチング条件は、第２の実施形態においてアモルファスカーボン膜３を除去する場合に用いた条件と同様でよい。
【０１０２】
次に、アモルファスカーボン膜３をマスクとするドライエッチングにより、図５４（ａ）、（ｂ）に示すように、下地のシリコン基板１をエッチングする。このエッチングは、シリコン基板１、シリコン酸窒化膜４、及びシリコン酸化膜７のエッチングレートが、アモルファスカーボン膜３のエッチングレートに対して十分高くなる条件を用いて行う。これにより、シリコン基板１の表面のうち加工領域１２に相当する領域にはラインアンドスペースパターンが転写され、アモルファスカーボン膜３上に形成されていたシリコン酸化膜７及びシリコン酸窒化膜４は除去される。
【０１０３】
最後に、第２の実施形態と同様、酸素ガスを用いたプラズマアッシングによりアモルファスカーボン膜３を除去する。以上により、加工領域１２には、最小加工寸法の倍密度のトレンチパターンが形成される。
【０１０４】
以上説明したように、本実施形態による半導体装置の製造方法によれば、ハードマスク層（アモルファスカーボン膜３）と被エッチング部材（シリコン基板１）との界面での剥離が生じにくくなるという効果に加え、メモリセルアレイ領域１ＡのＸ方向両端にダミースペース５ｆを設けたことにより、有機反射防止膜９ａの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域１Ａの周辺領域で厚くなることを抑制できるという効果が得られる。
【０１０５】
また、加工領域１２内のシリコン酸化膜７を露出させるにあたり、ランド５ｇの内側側面に形成されたシリコン酸化膜７と垂直方向に見て重複する領域を覆い、かつ加工領域１２を覆わないレジストパターン１１を用いたので、その後のシリコン酸化膜７をエッチングする工程で、加工領域１２外のシリコン酸化膜７を残存させることが可能になっている。したがって、加工領域１２外にトレンチパターンが形成されることが防止されている。
【０１０６】
また、上記のようなレジストパターン１１を有機反射防止膜９ａの形成直後に形成しているので、加工領域１２外のシリコン酸化膜７を残存させる処理と、加工領域１２内にラインアンドスペースパターンを形成する処理とを、一度の工程で行うことができる。したがって、所望のトレンチパターンを少ないプロセスステップで形成することが実現されている。
【０１０７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０８】
例えば、上記各実施形態においては、微細パターン形成用レジスト膜として、有機反射防止膜、シリコン含有有機膜、通常のフォトレジスト膜よりなる３層よりなるマルチレイヤレジスト膜を用いているが、単層レジスト膜を用いてもよい。
【０１０９】
また、上記各実施形態においては、コアパターンとして単純な矩形パターンを挙げたが、任意の形状を有するコアパターンを用いても全く同様に実施可能である。ただし、この場合でもサイドウォールスペーサの幅は一定であることが必要である。
【０１１０】
また、上記各実施形態においては、周辺回路領域１Ｂに形成されるパターンとして目合わせモニタマークを挙げているが、周辺回路領域１Ｂには、サイドウォールスペーサハードマスクのパターン幅に制限されることなく任意の寸法・形状を有するパターンを形成することが可能である。
【０１１１】
また、上記第３の実施形態では、メモリセルアレイ領域１ＡのＸ方向両端にダミースペース５ｆを設けたが、Ｙ方向両端にも同様のダミースペース５ｆを設けてもよい。図５５及び図５６は、それぞれ図４８（ａ）及び図４９（ａ）に対応する半導体装置の平面図である。図５５は、このようなダミースペース５ｆを設けるためのレジストパターン６を示し、図５６は、図５５に示すレジストパターン６を用いて形成された塗布膜５を示している。このようなダミースペース５ｆを設けることで、Ｙ方向に沿った塗布膜厚のばらつきも抑制することができる。
【０１１２】
また、上記第３の実施形態では、メモリセルアレイ領域１ＡのＸ方向の各端に１つずつダミースペース５ｆを設けたが、各端にそれぞれ複数のダミースペース５ｆを設けてもよい。例えば、図４９に示した２つのダミースペース５ｆをそれぞれ複数個に分割することとしてもよい。ラインアンドスペースパターンと同じピッチで配列された複数のダミースペース５ｆを設けることで、ラインアンドスペースパターンを形成する際に広い焦点深度が得られ、結果として良好なパターン形成が可能となる。
【０１１３】
また、レジストパターン６の材料としてポジ型レジストを用いる場合、レジストパターン６をパターニングする際に用いるフォトマスクのうちダミースペース６ｃに相当する部分（パターン明部）に、解像限界未満の非解像補助パターン暗部（レジストパターン６に転写されないパターン）を配置してもよい。図５７は、このような非解像補助パターン暗部Ｍａを有するフォトマスクＭの平面図を示している。同図の例では、ラインアンドスペースパターンと平行に、直線状の非解像補助パターン暗部Ｍａを複数本ずつ配置している。こうすることで、ラインアンドスペースパターンを形成する際に広い焦点深度が得られ、結果として良好なパターン形成が可能となる。
【０１１４】
以上、第３の実施形態についてポジ型レジストを用いる場合について説明したが、ネガ型レジストを用いる場合には、フォトマスクのスペース部をパターン部に置き換え、明暗を逆にすることで同様の効果が得られる。すなわち、ラインアンドスペースパターンに隣接する領域に、結果的にはパターン形成に寄与しない凹部を形成することで、ラインアンドスペースパターン上に塗布した塗布膜の膜厚を均一にすることができる。
【符号の説明】
【０１１５】
１ シリコン基板
１Ａ メモリセルアレイ領域
１Ｂ 周辺回路領域
２ 配線層
２ａ タングステン膜
２ｂ シリコン窒化膜
３ アモルファスカーボン膜
３ａ 凹部
４ シリコン酸窒化膜
４ａ シリコン窒化膜
４ｂ シリコン酸化膜
５ 塗布膜
５ａ 有機反射防止膜
５ｂ シリコン含有有機膜
５ｃ 塗布膜の開口部
５ｄ サイドウォールコア
５ｅ 凹部
５ｆ ダミースペース
５ｇ ランド
６ レジストパターン
６ａ 開口部
６ｂ レジストラインパターン
６ｃ ダミースペース
６ｄ ランドパターン
７ シリコン酸化膜
７ａ 凹部
８ 有機反射防止膜
９ 塗布膜
９ａ 有機反射防止膜
９ｂ シリコン含有有機膜
１０ レジストパターン
１０Ａ アレイ保護パターン
１０Ｂ 周辺配線パターン
１１ レジストパターン
８０ Ｐ型シリコン基板
８０ａ シリコンピラー
８０ｂ 分離用溝
８１ 酸化シリコン層
８２ Ｎ型不純物拡散層
８３ Ｐ型不純物拡散層
８４ 金属プラグ
８５ ヒータ電極
８６ 絶縁層
８７ 相変化材料層
８８ 上部電極
８９ 絶縁層
８９ａ 金属プラグ用開口
９０ 絶縁層
９１ 劣化防止用保護絶縁膜
９２ 層間絶縁膜
９３ アモルファスカーボン・ハードマスク
ＢＬ ビット線
Ｄ ダイオード
Ｍ フォトマスク
Ｍａ 非解像補助パターン暗部
ＭＣ メモリセル
ＰＳ 相変化材料デバイス
ＷＬ ワード線
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、サイドウォールスペーサをマスクとしてリソグラフィー解像限界未満の微細なパターンを形成する工程を含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、フォトリソグラフィー技術としては、フォトマスクを用いて露光・現像することで得られたフォトレジストパターンをマスクとして下地のシリコン基板や酸化シリコン層をエッチング加工するのが普通であった。しかし、微細化が進むにつれて露光に使用する光源の種類が変化し、光源によっては、エッチング耐性の低いフォトレジストを選択せざるを得なくなってきた。このため、フォトレジストが堪えられる程度の比較的薄い下地膜、例えばシリコン窒化膜にパターンを一旦転写し、このシリコン窒化膜をマスクとしてさらにその下地膜である本来の被加工層、例えば酸化シリコン層をエッチングしてパターン形成する技術が多用されるようになった。この種のパターニングされたシリコン窒化膜をハードマスクと呼んでいる。
【０００３】
近年の半導体メモリ等の微細化、高密度化の要求は、露光機やフォトレジスト材料等のリソグラフィー技術の開発速度を上回っている。そこで、リソグラフィー解像限界未満の寸法のパターン形成方法が注目されるようになった。その一つとして例えば特許文献１には、サイドウォールスペーサ（側壁スペーサ）を形成し、サイドウォールスペーサ間にハードマスク材料を埋め込んだ後、サイドウォールスペーサをエッチングにより除去することでリソグラフィー解像限界未満の微細なパターンを形成する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３７１８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１では、第１のマスクパターン、第２のマスクパターンの材料として、特に微細な高アスペクト比の溝内にも埋設が可能であり、シリコン酸化膜などの他の膜とのエッチングレート比の確保が容易なポリシリコン膜が利用されている。しかしながら、ポリシリコン膜の成膜温度は５５０℃と比較的高いことから、ハードマスク層と被エッチング部材との界面で主として応力起因の剥がれが生じるという問題がある。アモルファスカーボン層をパターニングするためのハードマスクとしてシリコン窒化膜を用いる場合、剥がれの問題が特に顕著である。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明による半導体装置の製造方法は、被エッチング部材上に第１の塗布膜を成膜する工程と、前記第１の塗布膜をパターニングすることによって、サイドウォールコアを形成する工程と、前記サイドウォールコアの少なくとも側面を覆う第１の層を成膜する工程と、前記第１の層上に第２の塗布膜を成膜する工程と、前記第２の塗布膜をエッチングすることによって、前記第１の層の凹部を覆う埋込マスクを形成する工程と、前記第１の層をエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記被エッチング部材を露出させる工程と、を備えることを特徴とする。
【発明の効果】
【０００７】
本発明によれば、サイドウォールコア及び埋込マスクの材料として塗布膜を用いていることから、サイドウォールコアや埋込マスクを十分に低い温度で成膜することが可能となる。これにより、従来生じていたハードマスク層と被エッチング部材との界面での剥離が生じにくくなる。
【図面の簡単な説明】
【０００８】
【図１】本発明による製造方法を適用するのに好適な半導体装置の一例であるＰＲＡＭのメモリセルアレイの一例を示す回路図である。
【図２】ＰＲＡＭの構造を概略的に示す側面断面図であって、（ａ）はワード線ＷＬ方向の断面図、（ｂ）はビット線ＢＬ方向の断面図である。
【図３】ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図である。
【図４】ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図である。
【図５】ＰＲＡＭの製造プロセスを示す図であって、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ断面図、（ｃ）は（ａ）のＹ−Ｙ断面図である。
【図６】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図７】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図である。
【図８】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図９】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図である。
【図１０】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１１】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１２】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１３】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１２（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１４】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１５】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１４（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１６】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１７】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図１８】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図１９】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図１８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２０】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２１】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２２】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２３】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２２（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２４】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２５】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２４（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２６】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２７】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図２８】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図２９】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図２８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図３０】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図３１】第１の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図３０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図３２】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３３】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３４】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３５】第１の実施形態の変形例による半導体装置の製造方法を説明するための図であり、（ａ）、（ｂ）は共に断面図である。
【図３６】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図３７】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図３６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図３８】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図３９】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図３８（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４０】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４１】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４０（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４２】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４３】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４２（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４４】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４５】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４４（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４６】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ１−Ｘ１断面図である。
【図４７】第２の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は図４６（ａ）に示すＹ１−Ｙ１断面図、（ｂ）はＹ２−Ｙ２断面図、（ｃ）はＹ３−Ｙ３断面図である。
【図４８】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図４９】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５０】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５１】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５２】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５３】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５４】第３の実施形態による半導体装置の製造方法を説明するための図であり、（ａ）は平面図、（ｂ）はＸ２−Ｘ２断面図である。
【図５５】第３の実施形態の変形例による半導体装置の製造方法を説明するための平面図である。
【図５６】第３の実施形態の変形例による半導体装置の製造方法を説明するための平面図である。
【図５７】第３の実施形態の変形例による半導体装置の製造方法で用いるフォトマスクの平面図である。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。なお、本発明の詳細な説明に用いた添付図面の種々の表示された部分の寸法は、任意に拡大縮小されており、図示された表示の実際のあるいは相対的な寸法を示唆するものではない。
【００１０】
まず、本発明による製造方法を適用するのに好適な半導体装置の一例であるＰＲＡＭ（Phase Change RAM）デバイスについて簡単に説明する。
【００１１】
図１はＰＲＡＭのメモリセルアレイの一例を示す回路図である。
【００１２】
図１に示すように、ＰＲＡＭのメモリセルアレイは、複数のワード線ＷＬ及び複数のビット線ＢＬを有している。複数のワード線ＷＬと複数のビット線ＢＬとは互いに直交して配列され、各交点にはメモリセルＭＣが設けられている。メモリセルＭＣは相変化材料デバイスＰＳとダイオードＤとの直列回路よりなり、相変化材料デバイスＰＳの一端はビット線ＢＬに、ダイオードＤの一端はワード線ＷＬにそれぞれ接続されている。
【００１３】
相変化材料デバイスＰＳは、互いに異なる電気抵抗値を有し、かつ可逆的に遷移可能な安定な２つの状態を持ちうるデバイスで、その電気抵抗値を検出することでプログラムされた情報を読み出すことができる。メモリセルＭＣは、非選択時にはダイオードＤが逆バイアスされて非導通状態に制御される。また、選択時にはビット線ＢＬが高電位、ワード線ＷＬが低電位に制御されることでダイオードＤは導通状態に制御され、相変化材料デバイスＰＳに電流が流れ、その電気抵抗値が検出される。
【００１４】
図２（ａ）、（ｂ）は、それぞれＰＲＡＭメモリセルのワード線ＷＬ方向、ビット線ＢＬ方向の側面断面図であり、３ビットのメモリセルが示されている。
【００１５】
図２に示すように、Ｐ型シリコン基板８０に形成されたＮ型不純物拡散層８２はワード線ＷＬを構成し、隣接するワード線ＷＬは酸化シリコン層８１により分離されている。シリコン基板８０上に形成され、絶縁層８９により互いに分離された複数のシリコンピラーそれぞれにはＮ型不純物拡散層８２とＰ型不純物拡散層８３が形成され、これらによってダイオードＤが形成されている。ヒータ電極８５と上部電極８８に挟まれた相変化材料層８７は相変化材料デバイスＰＳを構成しており、金属プラグ８４を介してダイオードＤと直列接続されている。上部電極８８はワード線ＷＬと直交する方向に延在しており、複数のメモリセルと共通接続されるビット線ＢＬとして機能する。相変化材料層８７は劣化防止用保護絶縁膜９１を介して層間絶縁膜９２により覆われている。ヒータ電極８５は絶縁層９０に形成された開口内壁に形成された絶縁層８６により径を小さく規制されて形成され、高い電流密度が得られるようになっている。
【００１６】
次に例示したＰＲＡＭの製造プロセスについて簡単に説明する。
【００１７】
図３〜図５は、例示したＰＲＡＭの製造プロセスを示す図であって、図３（ａ）〜図５（ａ）は平面図、図３（ｂ）〜図５（ｂ）はＸ−Ｘ断面図、図３（ｃ）〜図５（ｃ）はＹ−Ｙ断面図である。
【００１８】
まず、ＰＲＡＭの製造ではＰ型シリコン基板を用意し、図３（ａ）〜（ｃ）に示すようにアモルファスカーボン・ハードマスク９３を用いてシリコン基板８０を２００ｎｍエッチングすることにより、Ｘ方向（ワード線ＷＬの延伸方向）に延在する分離用溝８０ｂを形成する。ここで分離用溝８０ｂを形成するためのアモルファスカーボン・ハードマスク９３の平面パターンは、Ｘ方向に延在する幅２５ｎｍのスペースパターン（パターン明部）がＹ方向（ビット線ＢＬの延伸方向）に５０ｎｍのピッチで配列されたものである。これにより、メモリセルアレイ領域のシリコン基板表面に分離用溝８０ｂを形成することができる。一方、メモリセルアレイ領域以外の周辺回路領域（図示せず）には、目合わせモニタマークなど一部を除いて溝を形成しない。したがって、周辺回路領域のシリコン基板表面はアモルファスカーボン・ハードマスク９３で覆われ、パターン暗部を呈する。
【００１９】
次に、酸化シリコン層をＣＶＤ(Chemical Vapor Deposition)法で厚く成膜して、分離用溝８０ｂを埋めた後、これをエッチバックすることによりワード線ＷＬ分離用酸化シリコン層８１を形成する。
【００２０】
次に、分離用溝８０ｂと直交し、Ｙ方向に延在する幅２５ｎｍのスペースパターンがＸ方向に５０ｎｍピッチで配列されたハードマスクパターンを形成する。このハードマスクパターンを用いてアモルファスカーボン・ハードマスク９３をエッチングすることで、図４（ａ）〜（ｃ）に示すような２５×２５ｎｍの島状のアモルファスカーボン・ハードマスクパターンアレイが得られる。このアモルファスカーボン・ハードマスク９３を用いてシリコン基板８０を例えば１００ｎｍエッチングすることで、シリコンピラー８０ａが形成される。
【００２１】
次にシリコン基板８０にリンなどのＮ型不純物をイオン注入する。溝底部が露出したシリコン基板表面に注入されたリンは、注入後の熱処理で活性化され、シリコン基板中を拡散することでシリコンピラー８０ａ下方に達する。これにより、Ｘ方向に延在するＮ型不純物拡散層８２、すなわちワード線ＷＬが形成される。
【００２２】
次に、図５（ａ）〜（ｃ）に示すように、シリコン基板８０の表面に絶縁層８９を成膜した後に金属プラグ用開口８９ａを形成する。シリコンピラー８０ａにはＰ型不純物を導入し、Ｐ型不純物拡散層８３を形成することでＰＮダイオードＤを形成する。ここで、金属プラグ用開口８９ａ形成用のハードマスクの平面パターンは例えば２４×２４ｎｍで、Ｘ方向、Ｙ方向共に５０ｎｍピッチで配列されており、Ｘ方向、Ｙ方向のピッチが等しく、隣接する開口部の距離が等しい。メモリセルアレイ領域以外の周辺回路領域は、目合わせモニタマークなど一部を除いて開口部を形成しないので、ハードマスクでシリコン基板表面を覆いパターン暗部とする。
【００２３】
以降の工程は図示しないが、引き続き、金属プラグ８４、ヒータ電極８５、相変化材料層８７、上部電極８８を順次形成した後、一般の半導体装置と同様、層間絶縁膜、金属配線等の形成工程を経て、図２に示したＰＲＡＭが完成する。
【００２４】
メモリセルアレイ領域に形成される上部電極８８は、Ｙ方向に延在する幅２５ｎｍのラインパターンがＸ方向に５０ｎｍのピッチで配列されたものである。一方、メモリセルアレイ領域以外の周辺回路領域には、目合わせモニタマークや周辺回路用配線パターンなど、より疎な任意の寸法・形状を有するパターンが形成される。
【００２５】
次に、本発明による半導体装置の製造方法、特にハードマスクを用いて上部電極８８を加工する方法についてより詳細に説明する。
【００２６】
図６〜図１９は、本発明の第１の実施形態による半導体装置の製造プロセスを説明するための図である。ここでは、先に例示したＰＲＡＭの製造プロセスのうち、上部電極８８の形成工程について説明する。
【００２７】
本実施形態による半導体装置の製造プロセスでは、図６（ａ）、（ｂ）及び図７（ａ）、（ｂ）に示すように、まずシリコン基板１の上に配線層２、アモルファスカーボン膜３、シリコン酸窒化膜４、塗布膜５を順次形成する。本実施形態によるシリコン基板１は、未加工のシリコン基板ではなく、不純物拡散層、絶縁膜、金属膜等の各機能層が形成されたものである。
【００２８】
配線層２は、上部電極８８として加工される被加工層であり、導電膜としてのタングステン膜２ａ及びその保護膜としてのシリコン窒化膜２ｂを順次成膜してなる二層膜である。シリコン窒化膜２ｂは２００ｎｍの厚さを有している。導電膜の材料はタングステンに限定されず、窒化チタン、アルミニウム、ドープドシリコン等を用いることができる。保護膜もシリコン窒化膜２ｂに限定されず、また導電膜によっては保護膜自体を省略することも可能である。
【００２９】
アモルファスカーボン膜３は、配線層２のパターニングに用いる下部ハードマスク材料であり、２００ｎｍの厚さを有している。アモルファスカーボン膜３は、ハードマスクとしてのエッチング耐性に優れ、被エッチング材料の自由度を向上させることができるという利点を有している。また、アッシングによる除去が可能な膜であり、被エッチング材料をエッチングした後、基板や配線に損傷を与えることなく除去できるという利点を有している。
【００３０】
シリコン酸窒化膜４は、アモルファスカーボン膜３のパターニングに用いる上部ハードマスク材料であり、３０ｎｍの厚さを有している。シリコン酸窒化膜４はＣＶＤ法により形成することができる。このハードマスク材料は、アモルファスカーボン膜３の表面が損傷しないように保護する保護膜としての役割と、アモルファスカーボン膜３をエッチングするための上部ハードマスクとしての機能とを有している。
【００３１】
塗布膜５は、サイドウォールスペーサを形成する際のコアパターン（サイドウォールコア）となるものであり、有機反射防止膜５ａ及びシリコン含有有機膜５ｂを順次成膜してなる二層膜である。有機反射防止膜５ａは、下地表面の反射率を制御する役割を果たすほか、下地の凹部を埋めたときの表面の平坦化、さらには下地のエッチング加工の際のマスクとしての機能増強材料として利用される。シリコン含有有機膜５ｂは、フォトレジストをマスクとして使用した場合のエッチング耐性を補強する目的のものであり、例えば４０％のシリコン含有率を有している。有機反射防止膜５ａは２００ｎｍ、シリコン含有有機膜５ｂは３０ｎｍの厚さをそれぞれ有している。有機反射防止膜５ａ及びシリコン含有有機膜５ｂはともに、スピン塗布法によって常温から２００℃までの温度範囲内で成膜されることができる。
【００３２】
その後、塗布膜５をパターニングするためのレジストパターン６を形成する。レジストパターン６は、例えばＡｒＦ用フォトレジスト膜をスピン塗布法により形成した後、ＡｒＦ液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、上記塗布膜５と同様、常温から約２００℃までの温度範囲内で行うことができる。
【００３３】
本実施形態によるレジストパターン６は、メモリセルアレイ領域（第１の領域）１Ａに形成された複数（ここでは３つ）の細長い開口部６ａを有している。開口部６ａは、リソグラフィー解像限界未満の寸法を有する微細なラインアンドスペースパターンの形成に必要なサイドウォールスペーサを形成するためのものであり、例えば、フォトリソグラフィーの最小加工寸法Ｆ＝５０ｎｍとするとき、開口部６ａの間隔（ライン幅）Ｌ１＝５０ｎｍ、開口部６ａの幅（スペース幅）Ｓ１＝５０ｎｍとする。各開口部６ａはいずれも等しい幅を持ち、Ｘ方向に等ピッチで配列される。よって、Ｘ方向には、開口部６ａとレジストラインパターン６ｂが交互に繰り返して並ぶように形成され、これによりラインアンドスペースパターンが形成される。
【００３４】
開口部６ａの幅は広すぎないことが好ましい。開口部６ａに基づいて形成されるシリコン酸化膜の溝内には後述する埋込マスクパターンが塗布膜で形成されるため、開口部６ａの幅が広いと塗布液が十分に溜まらず、その結果、埋込マスクパターンの膜厚が不足し、下地面が意図せずにエッチングされるなどの問題が生じるからである。
【００３５】
次に、図８（ａ）、（ｂ）及び図９（ａ）、（ｂ）に示すように、レジストパターン６をマスクとして塗布膜５を異方性エッチングすることにより、レジストパターン６を塗布膜５に転写する。エッチングは、シリコン酸窒化膜４に対して選択比がとれる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機膜５ｂ及び有機反射防止膜５ａを除去し、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去する。これにより、開口部６ａの下には有機反射防止膜５ａ及びシリコン含有有機膜５ｂを貫通する開口部５ｃが形成され、シリコン酸窒化膜４の表面が露出する。
【００３６】
塗布膜５のエッチングでは、塗布膜５の開口部５ｃの側壁を一様に後退させるスリミング処理も実施される。ここでは塗布膜５の側壁を１２．５ｎｍ後退させて、ライン幅Ｌ１＝５０ｎｍ、スペース幅Ｓ１＝５０ｎｍからなるパターンを、ライン幅Ｌ２＝２５ｎｍ、スペース幅Ｓ２＝７５ｎｍに変更する。Ｌ２：Ｓ２＝１：３に制御する理由は、後の工程で幅７５ｎｍの開口部５ｃの内側面に厚さ約２５ｎｍのサイドウォールスペーサを形成し、隣接するサイドウォールスペーサの間隔を約２５ｎｍとするためである。
【００３７】
次に、図１０（ａ）、（ｂ）及び図１１（ａ）〜（ｃ）に示すように、開口部５ｃが設けられた塗布膜５上にコンフォーマルな犠牲膜、例えばシリコン酸化膜７を一様に成膜する。シリコン酸化膜７はリソグラフィー解像限界未満の寸法を有する微細パターンの形成に使用される。シリコン酸化膜７の形成は、有機反射防止膜５ａ及びシリコン含有有機膜５ｂの耐熱温度よりも低い温度で行われ、且つ開口部５ｃの段差に対するステップカバレッジが良くなるように行われる。本実施形態によるシリコン酸化膜７は、ＡＬＤ（Atomic Layer Deposition）法を用いて２００℃以下、好ましくは５０℃以下の温度で成膜される。なお、犠牲膜はシリコン酸化膜に限定されず、２００℃以下の低温で形成可能であり、ステップカバレッジに優れ、有機膜に対してエッチング選択比がとれる材料であればよい。
【００３８】
シリコン酸化膜７は、開口部５ｃ内が完全に埋め込まれることがないような膜厚で形成する。開口部５ｃの側壁に形成されるシリコン酸化膜７の厚さＬ３＝２５ｎｍ（＝サイドウォールコアのライン幅Ｌ２）とすることで、塗布膜５の開口部５ｃ内には、幅Ｓ３＝２５ｎｍのシリコン酸化膜７の凹部７ａが形成される。すなわち、塗布膜５によるサイドウォールコア５ｄの幅Ｌ２、シリコン酸化膜７によるサイドウォールスペーサの幅Ｌ３、シリコン酸化膜７を埋め込んだ後に形成される凹部７ａの幅Ｓ３はすべて等しくなる。
【００３９】
従来のリソグラフィー解像限界未満のパターン形成では、一様なシリコン酸化膜７をエッチバックすることでサイドウォールスペーサを形成し、このサイドウォールスペーサをマスクとしてリソグラフィー解像限界未満のマスクパターンをさらに形成し、この微細マスクパターンを用いて下地層がパターニングされる。しかし、本実施形態においてはシリコン酸化膜７を直ちにエッチバックせず、後述する有機反射防止膜８の埋め込み後にシリコン酸化膜７をエッチングするため、シリコン酸化膜７が独立したサイドウォールスペーサとして加工されることはない。しかし、本実施形態ではシリコン酸化膜７をエッチバックしたときにサイドウォールスペーサとなる部分、つまりコアパターンの側面を覆う部分をサイドウォールスペーサと呼ぶものとする。
【００４０】
次に、図１２（ａ）、（ｂ）及び図１３（ａ）〜（ｃ）に示すように、シリコン酸化膜７上に有機反射防止膜８を成膜し、シリコン酸化膜７の凹部７ａ内に有機反射防止膜８を埋め込む。有機反射防止膜８の膜厚は、凹部７ａ内を完全に埋めることができる限りにおいて特に限定されないが、例えば１００ｎｍとすることができる。凹部７ａ内への埋設材は有機反射防止膜に限定されず、例えばレジスト膜などを用いてもよい。ただし、凹部７ａによる窪みの部分で平坦性が損なわれることがないよう、平坦性が良好な材料であることが好ましい。有機反射防止膜８はスピン塗布法によって常温から約２００℃までの温度範囲内で成膜することができるが、下地の有機反射防止膜５ａ及びシリコン含有有機膜５ｂの耐熱温度よりも低い温度で成膜することが必要である。
【００４１】
次に、図１４（ａ）、（ｂ）及び図１５（ａ）〜（ｃ）に示すように、シリコン酸化膜７上の有機反射防止膜８をエッチバックすることでシリコン酸化膜７の凹部７ａ内にのみ有機反射防止膜８を残存させる。エッチングガスとしては、酸素（Ｏ２）と一酸化炭素（ＣＯ）を含むガスを用いることができる。有機反射防止膜８は、凹部７ａの幅方向（Ｘ方向）の全幅に亘って埋め込まれているので、有機反射防止膜８による埋込マスクパターンのＸ方向の幅は、凹部７ａの幅と等しい。上述したように有機反射防止膜８の平坦性が良好である場合には、各凹部７ａ内に形成される埋込マスクパターンの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。
【００４２】
次に、図１６（ａ）、（ｂ）及び図１７（ａ）〜（ｃ）に示すように、開口部から露出するシリコン酸化膜７のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜８及び有機反射防止膜５ａに対するエッチング選択比が取れる条件を用いて行う。エッチングガスには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むガスを用いることができる。このエッチングによりシリコン含有有機膜５ｂが除去されると共に、サイドウォールスペーサの直下にあるシリコン酸窒化膜４もシリコン酸化膜７と一緒に除去され、アモルファスカーボン膜３の表面が露出する。シリコン酸化膜７の凹部７ａ内には有機反射防止膜８が埋め込まれているので、有機反射防止膜８の直下にあるシリコン酸化膜７及びシリコン酸窒化膜４は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、シリコン酸化膜７をエッチバックしてサイドウォールスペーサを実際に形成する場合よりも幅精度を高めることができる。
【００４３】
次に、図１８（ａ）、（ｂ）及び図１９（ａ）〜（ｃ）に示すように、有機反射防止膜８及び有機反射防止膜５ａを異方性エッチングにより除去し、シリコン酸窒化膜４を露出させる。エッチングは、シリコン酸窒化膜４に対して選択比が取れる条件を用いて行う。エッチングガスには、水素（Ｈ２）、窒素（Ｎ２）を含むガスを用いることができる。このとき、有機反射防止膜８の直下にあるシリコン酸化膜７は除去されずに残存する。また、凹部５ｅから露出するアモルファスカーボン膜３の表面も一緒にエッチングされ、アモルファスカーボン膜３の露出面には図示のように凹部３ａが形成される。
【００４４】
アモルファスカーボン膜３の露出面に形成される凹部３ａの側壁面は、基板面に対して垂直であることが好ましい。アモルファスカーボン膜３には、ラインアンドスペースパターンを寸法通りに転写することが必要だからである。つまり、下部ハードマスク材料であるアモルファスカーボン膜３へのラインアンドスペースパターンの転写は、本工程においてアモルファスカーボン膜３が上部の深さの途中までエッチングされた後、新たな塗布膜をマスクとしてアモルファスカーボン膜３を完全にエッチングして初めて完了する。このような工程においては、ラインアンドスペースパターンは高精度に転写される必要がある。
【００４５】
上記のように、サイドウォールコアは、ダブルパターニングプロセスの途中で複数のエッチング工程にさらされ、膜減りが生じるため、成膜時には膜減りを考慮した膜厚、具体的には２００ｎｍ程度の膜厚が必要である。仮に、シリコン系材料膜を用いてこのような膜厚のサイドウォールコアを形成すると、アモルファスカーボン膜３とその上のシリコン酸窒化膜４の界面、又はアモルファスカーボン膜３とその下の配線層２との界面で膜剥がれが生じる可能性がある。これは、アモルファスカーボン膜３とシリコン系材料膜との密着性が弱く、シリコン酸窒化膜４のストレスが大きくなっていることが原因である。シリコン系材料膜であっても、比較的薄い膜厚、好ましくは１００ｎｍ程度以下の膜厚であれば上記問題を回避することができるが、この場合はダブルパターニングプロセスを経たときに膜厚が不足することになる。
【００４６】
このような理由から、本実施形態ではサイドウォールコアの材料膜として有機膜を用いている。スピン塗布法で形成した有機膜はストレスを殆どもたないことから、アモルファスカーボン膜３とシリコン酸窒化膜４との密着性に対して有効に作用する。
【００４７】
スピン塗布法で形成された有機膜の耐熱温度は低いため、その上に形成されるサイドウォールスペーサの犠牲膜や埋込マスクパターンは、耐熱温度よりも低い温度で形成する必要がある。そのため、埋込マスクパターンにはサイドウォールコアと同様の有機膜が用いられる。また、犠牲膜の材料としては、有機膜に対してエッチング選択比が取れ、さらにステップカバレッジに優れたシリコン酸化膜を用い、犠牲膜の形成は、ＡＬＤ法によって２００℃以下の温度で行う。シリコン酸化膜の膜厚は、微細な開口部を形成するような薄い膜厚、例えば２５ｎｍ程度であるため、大きなストレスは生じにくく、アモルファスカーボン膜の剥がれを抑制することができる。
【００４８】
上部ハードマスクであるシリコン酸窒化膜４に形成されたパターンは、Ｙ方向に延びる２本のラインパターンがその両端で繋がるループパターンである。最終的には互いに分離された独立の配線として形成する必要があり、そのためには、ループパターンのＹ方向の両端部をラインパターンから分離させる必要がある。また、シリコン酸窒化膜４のループパターンはダブルパターニング法を用いて形成されるが、ダブルパターニング法では規則性が少ない周辺回路のパターンを一緒に形成することが難しい。以下の工程は、ループパターンのＹ方向の端部をエッチングにより除去してラインパターンのＹ方向の端部を画定させると共に、上部ハードマスクに周辺配線パターンを加える方法を示すものである。
【００４９】
次に、図２０（ａ）、（ｂ）及び図２１（ａ）〜（ｃ）に示すように、パターニングされたシリコン酸窒化膜４を含むシリコン基板１の全面に有機反射防止膜９ａ、シリコン含有有機膜９ｂからなる二層の塗布膜９を形成する。有機反射防止膜９ａは２００ｎｍ、シリコン含有有機膜９ｂは３０ｎｍの厚さをそれぞれ有している。有機反射防止膜９ａ及びシリコン含有有機膜９ｂはともにスピン塗布法によって常温から２００℃までの温度範囲内で成膜することができる。
【００５０】
その後、塗布膜９をパターニングするためのレジストパターン１０を形成する。レジストパターン１０は、例えばＡｒＦ用のフォトレジスト膜をスピン塗布法により形成した後、ＡｒＦ液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、有機反射防止膜９ａ及びシリコン含有有機膜９ｂの耐熱温度よりも低い温度で行う必要がある。
【００５１】
本実施形態によるレジストパターン１０は、メモリセルアレイ領域（第１の領域）１Ａ内のループパターンのラインアンドスペース部分を覆うアレイ保護パターン１０Ａと、周辺回路領域（第２の領域）１Ｂ内の配線形成領域を覆う周辺配線パターン１０Ｂとを有している。ループパターンのラインアンドスペース部分はアレイ保護パターン１０Ａに覆われているが、ループの両端部は覆われていない。
【００５２】
ここで、メモリセルアレイ領域１Ａ内のループパターンのラインアンドスペース部分は加工領域であり、メモリセルアレイ領域１Ａ内の他の部分（ループの両端部を含む）は非加工領域である。つまり、アレイ保護パターン１０Ａは、メモリセルアレイ領域１Ａ内の非加工領域を覆うことなく、加工領域を全て覆っている。また、ライン状のサイドウォールコアは、加工領域から非加工領域に亘ってＹ方向に延在し、Ｙ方向と直交するＸ方向に平行に複数形成されている。
【００５３】
次に、図２２（ａ）、（ｂ）及び図２３（ａ）〜（ｃ）に示すように、レジストパターン１０をマスクとして塗布膜９を異方性エッチングすることにより、レジストパターン１０を塗布膜９に転写する。エッチングは、シリコン酸窒化膜４及びシリコン酸化膜７に対してエッチング選択比が取れる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機膜５ｂ及び有機反射防止膜５ａを除去し、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去する。これにより、塗布膜９を構成する有機反射防止膜９ａ及びシリコン含有有機膜９ｂは一緒にエッチングされ、下地のシリコン酸窒化膜４が露出する。
【００５４】
次に、図２４（ａ）、（ｂ）及び図２５（ａ）〜（ｃ）に示すように、塗布膜９をマスクとして異方性エッチングすることにより、シリコン酸窒化膜４及びシリコン酸化膜７を除去する。エッチングには四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むエッチングガスを用い、有機反射防止膜９ａ及びアモルファスカーボン膜３に対してエッチング選択比が取れる条件下で行う。このエッチングにおいてマスクの表面を構成するシリコン含有有機膜９ｂは除去されるので、アレイ保護パターン１０Ａと周辺配線パターン１０Ｂは有機反射防止膜９ａで覆われ、それ以外の領域にはアモルファスカーボン膜３が露出した状態となる。
【００５５】
このエッチング工程において、ループパターンのＹ方向の両端部周辺のシリコン酸窒化膜４は除去され、シリコン酸化膜７のラインパターンの左右にそれぞれ位置するシリコン酸窒化膜４の第１ラインマスクと第２ラインマスクは互いに分離される。これにより、有機反射防止膜９ａで覆われたアレイ保護領域内には、Ｙ方向に延びるシリコン酸化膜７のラインパターンとＹ方向に延びるシリコン酸窒化膜４のラインパターンとが交互に配置されたラインアンドスペースパターンが形成される。また、周辺配線領域内のシリコン酸窒化膜４には周辺配線パターンが形成される。シリコン酸窒化膜４上で合成されたこれらのパターンは、最終的に形成される配線パターンの原型となるものである。
【００５６】
次に、図２６（ａ）、（ｂ）及び図２７（ａ）〜（ｃ）に示すように、シリコン酸化膜７及びシリコン酸窒化膜４をマスクとして異方性エッチングすることにより、アモルファスカーボン膜３を除去する。このとき、アモルファスカーボン膜３と一緒に有機反射防止膜９ａも除去される。エッチングは、シリコン酸化膜７及びシリコン酸窒化膜４に対してエッチング選択比が取れる条件を用いて行う。エッチングでは、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いて有機反射防止膜９ａ及びアモルファスカーボン膜３を除去した後、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去することにより行うことができる。
【００５７】
このエッチング工程により、上部ハードマスクであるシリコン酸窒化膜４のパターンが下部ハードマスクのアモルファスカーボン膜３に転写される。これにより、サイドウォールスペーサを用いてフォトリソグラフィー解像限界未満の寸法に加工されたラインアンドスペースパターンと、目合わせモニタマークで例示される任意の寸法を有するパターンとがアモルファスカーボン膜３に転写され、メモリセルアレイ領域１Ａ及び周辺回路領域１Ｂに共通のハードマスクが完成する。
【００５８】
次に、図２８（ａ）、（ｂ）及び図２９（ａ）〜（ｃ）に示すように、アモルファスカーボン膜３をマスクとしてシリコン窒化膜２ｂを異方性エッチングし、パターンをシリコン窒化膜２ｂに転写する。エッチングには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むエッチングガスを用い、シリコン窒化膜２ｂに対するエッチング選択比が取れる条件下で行う。このエッチングにより、タングステン膜２ａの表面が露出し、アモルファスカーボン膜３上に形成されていたシリコン酸化膜７及びシリコン酸窒化膜４は除去される。引き続き、シリコン窒化膜２ｂをマスクとしてタングステン膜２ａを異方性エッチングし、パターンをタングステン膜２ａに転写する。エッチングは、下地のシリコン基板１の表層に対するエッチング選択比が取れる条件を用いて行う。
【００５９】
最後に、図３０（ａ）、（ｂ）及び図３１（ａ）〜（ｃ）に示すように、アモルファスカーボン膜３を、酸素ガスを用いたプラズマアッシングにより除去する。アッシングによる配線の寸法変動はほとんど生じないので、ラインアンドスペースパターンとしては当初に形成した配線長が確保される。ダブルパターニング法によるパターンが形成された下部ハードマスクはアモルファスカーボン膜３からなるため、配線材や基板に損傷を与えることなく、アッシングによって容易に除去することができる。また、アッシングプロセスのコストは安価であるため、ハードマスクの除去を安価に行うことができるという利点も有する。以上により、メモリセルアレイ領域１Ａには、最小加工寸法の倍密度のラインアンドスペースパターンが形成され、周辺回路領域１Ｂには目合わせモニタマーク等の周辺配線パターンが形成される。
【００６０】
以上説明したように、本実施形態では、アモルファスカーボン膜３及びシリコン酸窒化膜４からなる被エッチング部材上に有機反射防止膜５ａ及びシリコン含有有機膜５ｂからなる塗布膜５（第１の塗布膜）をスピン塗布法により成膜し、塗布膜５をパターニングすることによってサイドウォールコアを形成し、サイドウォールコアの少なくとも側面を覆うシリコン酸化膜７（第１の層）を成膜し、シリコン酸化膜７上に有機反射防止膜８（第２の塗布膜）をスピン塗布法により成膜し、有機反射防止膜８をエッチングすることによって、シリコン酸化膜７の凹部７ａを覆う埋込マスクを形成し、シリコン酸化膜７をエッチングすることにより、サイドウォールコアまたは埋込マスクと重ならない被エッチング部材を露出させ、被エッチング部材をエッチングすることでフォトリソグラフィー解像限界未満のパターンを得ることができる。
【００６１】
また、本実施形態では、被エッチング部材上に有機反射防止膜９ａ及び第２シリコン含有有機膜９ｂからなる塗布膜９（第３の塗布膜）をスピン塗布法により成膜し、塗布膜９をパターニングすることによって、サイドウォールコアが形成されているメモリセルアレイ領域１Ａ（第１の領域）内及び前記サイドウォールコアが形成されていない周辺回路領域１Ｂ（第２の領域）内に、それぞれ第１及び第２のパターンを形成し、第１及び第２のパターンをマスクとしてシリコン酸窒化膜４をエッチングすることにより、アモルファスカーボン膜３を露出させ、第１及び第２のパターンを除去した後、シリコン酸窒化膜４を用いてアモルファスカーボン膜３をエッチングするので、メモリセルアレイ領域１Ａに形成されたループパターンをループカットするためのパターニングの際に、周辺回路領域１Ｂのパターンを形成することができる。これにより、シリコン酸化膜７のエッチング工程でフォトリソグラフィー解像限界未満のパターンと任意の寸法・形状を有するパターンとを同時に確定させることができることから、両パターンを簡単に合成できると共に、ループ形状の一部の切断加工も極めて簡単に行うことができる。
【００６２】
また、本実施形態では、シリコン基板１上に、配線層２、アモルファスカーボン膜３、シリコン酸窒化膜４を順次成膜した後、サイドウォールコア用の有機膜（有機反射防止膜５ａ）をスピン塗布法で形成し、さらにシリコン酸化膜７の凹部７ａ内に埋め込まれる埋込マスク材料も有機膜（有機反射防止膜８）であり、スピン塗布法で形成しているので、５５０℃を超す高温処理を避けることができ、常温で成膜可能な塗布膜を適用することができる。これにより、アモルファスカーボン膜３とシリコン酸窒化膜４との界面に生じる応力起因の剥がれを抑制することができる。また、サイドウォールスペーサ形成用のシリコン酸化膜７の成膜にＡＬＤ法を適用しているので、シリコン酸化膜７を常温で成膜することができ、上述の剥がれを抑制することができる。
【００６３】
また、本実施形態では、サイドウォールコアの有機反射防止膜５ａ上にシリコン酸化膜７を成膜した後、シリコン酸化膜７のエッチバック工程を経ることなく、埋込マスク用の有機反射防止膜８を成膜するものであり、上部ハードマスクであるシリコン酸窒化膜４が露出することがないことを利用し、それぞれの膜材料及びエッチング条件を選ぶことで、シリコン酸化膜７のエッチングと一緒にシリコン酸窒化膜４もエッチングすることができる。すなわち、シリコン酸化膜７のエッチングから上部ハードマスクへのパターン転写までを一気に完了させて工程を短縮することができる。
【００６４】
次に、図３２〜図３５を参照しながら、上記第１の実施形態の変形例について詳細に説明する。
【００６５】
図３２（ａ）、（ｂ）〜図３５（ａ）、（ｂ）は、上記第１の実施形態の変形例による半導体装置の製造プロセスを示す略断面図である。なお、図３２（ａ）、図３２（ｂ）は第１の実施形態の図６、図１６にそれぞれ対応しており、図３３（ａ）、図３３（ｂ）、図３４（ａ）、図３４（ｂ）は、第１の実施形態の図１８、図２０、図２２、図２４にそれぞれ対応している。
【００６６】
図３２（ａ）に示すように、本実施形態は、上部ハードマスクがシリコン酸窒化膜４の単層膜ではなく、シリコン窒化膜４ａ及びシリコン酸化膜４ｂからなる二層膜であることを特徴としている。
【００６７】
第１の実施形態では、サイドウォールスペーサ用シリコン酸化膜７のエッチバック工程（図１６参照）において上部ハードマスクであるシリコン酸窒化膜４もパターニングされ、アモルファスカーボン膜３の表面が露出するので、その後の有機反射防止膜５ａの除去工程（図１７参照）でアモルファスカーボン膜３の露出面がエッチングされてしまう。
【００６８】
しかし、本実施形態においては、図３２（ｂ）に示すように、サイドウォールスペーサ用シリコン酸化膜７のエッチバック工程において上部ハードマスクのうちシリコン酸化膜４ｂのみがパターニングされ、シリコン窒化膜４ａはパターニングされない。そのため、アモルファスカーボン膜３は露出せず、その表面はシリコン窒化膜４ａで覆われたままである。したがって、図３３（ａ）に示す有機反射防止膜５ａ及び有機反射防止膜８の除去工程においてアモルファスカーボン膜３はエッチングされず保護される。
【００６９】
次に、ループパターンのＹ方向の端部をエッチングにより除去してラインパターンのＹ方向の端部を画定させると共に、上部ハードマスクに周辺配線パターンを加える工程を実施するため、図３３（ｂ）に示すように、パターニングされたシリコン酸化膜４ｂを含むシリコン基板１の全面に有機反射防止膜９ａ及びフォトレジスト膜によるレジストパターン１０を形成する。第１の実施形態と異なり、本実施形態では有機反射防止膜９ａの表面にシリコン含有有機膜９ｂが形成されていないが、アモルファスカーボン膜３がシリコン窒化膜４ａで覆われているので、レジストパターン１０の形成のやり直しを行った場合でもアモルファスカーボン膜３の意図しないエッチングを防止することができる。したがって、塗布膜の成膜工程を簡素化することができ、製造コストの低減を図ることができる。
【００７０】
次に、図３４（ａ）に示すように、レジストパターン１０をマスクとして有機反射防止膜９ａを異方性エッチングすることにより、レジストパターン１０を有機反射防止膜９ａに転写する。これにより、塗布膜を構成する有機反射防止膜９ａはエッチングされ、下地のシリコン酸化膜４ｂが露出する。
【００７１】
次に、図３４（ｂ）に示すように、有機反射防止膜９ａをマスクとして異方性エッチングすることにより、シリコン酸化膜４ｂを除去する。このエッチング工程において、ループパターンのＹ方向の両端部周辺のシリコン酸化膜４ｂは除去され、シリコン酸化膜７のラインパターンの左右にそれぞれ位置するシリコン酸化膜４ｂの第１ラインマスクと第２ラインマスクは互いに分離される。これにより、有機反射防止膜９ａで覆われたアレイ保護領域内には、Ｙ方向に延びるシリコン酸化膜７のラインパターンとＹ方向に延びるシリコン酸化膜４ｂのラインパターンが交互に配置されたラインアンドスペースパターンが形成される。また、周辺配線領域内のシリコン酸化膜４ｂには周辺配線パターンが形成される。シリコン酸化膜４ｂ上で合成されたこれらのパターンは、最終的に形成される配線パターンの原型となるものである。
【００７２】
次に、図３５（ａ）に示すように、シリコン酸化膜４ｂをマスクとして異方性エッチングすることによりシリコン窒化膜４ａ及び有機反射防止膜９ａを除去し、さらに図３５（ｂ）に示すように、シリコン窒化膜４ｂをマスクとして異方性エッチングすることにより、アモルファスカーボン膜３を除去する。その後、シリコン窒化膜２ｂ及びタングステン膜２ａを異方性エッチングする工程等、第１の実施形態と同様の工程を経て、本実施形態による半導体装置が完成する。
【００７３】
このように、本変形例によれば、上部ハードマスクをシリコン窒化膜４ａ及びシリコン酸化膜４ｂからなる二層膜としたので、アモルファスカーボン膜３に意図しない凹部が形成されることがない。したがって、メモリセルアレイ領域１Ａ内の溝の深さを浅くすることができ、溝が形成された半導体基板表面への均一な塗布がより容易になり、より有利である。
【００７４】
次に、本発明の第２の実施形態による半導体装置の製造プロセスについて詳細に説明する。
【００７５】
第２の実施形態では、埋込マスクとして用いる有機反射防止膜を、周辺配線パターンの形成及びループパターンの一部切断用パターンの形成の際にも利用することを特徴としている。図６に示す成膜工程から図８に示すシリコン酸化膜７の形成工程までは第１の実施形態と同様であるため、詳細な説明は省略する。
【００７６】
次に、図３６（ａ）、（ｂ）及び図３７（ａ）〜（ｃ）に示すように、基板の全面に有機反射防止膜９ａ、シリコン含有有機膜９ｂからなる二層の塗布膜９を形成する。有機反射防止膜９ａは２００ｎｍ、シリコン含有有機膜９ｂは３０ｎｍの厚さをそれぞれ有している。有機反射防止膜９ａ及びシリコン含有有機膜９ｂはスピン塗布法により形成することができる。これらの成膜は、常温から２００℃までの温度範囲内で行うことができるが、下層に形成されている有機反射防止膜５ａ及びシリコン含有有機膜５ｂの耐熱温度よりも低い温度で形成する必要がある。
【００７７】
その後、塗布膜９をパターニングするためのレジストパターン１０を形成する。レジストパターン１０は、例えばＡｒＦ用フォトレジスト膜をスピン塗布法により形成した後、ＡｒＦ液浸露光装置を用いてフォトレジスト膜をパターニングすることにより形成される。フォトレジスト膜の成膜は、上記塗布膜５と同様、常温から約２００℃までの温度範囲内で行うことができるが、有機反射防止膜９ａ及びシリコン含有有機膜９ｂの耐熱温度よりも低い温度で形成する必要がある。
【００７８】
本実施形態によるレジストパターンは、メモリセルアレイ領域（第１の領域）１Ａ内のループパターンのラインアンドスペース部分を覆うアレイ保護パターン１０Ａと、周辺回路領域（第２の領域）１Ｂ内の配線形成領域を覆う周辺配線パターン１０Ｂとを有している。ループパターンのラインアンドスペース部分はアレイ保護パターン１０Ａに覆われているが、ループパターンのＹ方向の両端部は覆われていない。
【００７９】
次に、図３８（ａ）、（ｂ）及び図３９（ａ）〜（ｃ）に示すように、レジストパターン１０をマスクとして塗布膜９を異方性エッチングすることにより、レジストパターン１０を塗布膜９に転写する。エッチングは、シリコン酸化膜７に対してエッチング選択比が取れる条件下で行い、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いてシリコン含有有機膜５ｂ及び有機反射防止膜５ａを除去し、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去する。これにより、塗布膜９を構成する有機反射防止膜９ａ及びシリコン含有有機膜９ｂは一緒にエッチングされ、下地のシリコン酸化膜７が露出する。
【００８０】
次に、図４０（ａ）、（ｂ）及び図４１（ａ）〜（ｃ）に示すように、塗布膜９をマスクとして異方性エッチングすることにより、シリコン酸化膜７を除去する。エッチングは、有機反射防止膜９ａ及びアモルファスカーボン膜３に対してエッチング選択比が取れる条件を用いて行う。エッチングガスには四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むガスを用いることができる。このエッチングによって、マスクの表面層を構成するシリコン含有有機膜９ｂは除去され、さらに第２シリコン含有有機膜５ｂも除去されるので、アレイ保護パターン１０Ａと周辺配線パターン１０Ｂは有機反射防止膜９ａで覆われ、それ以外の領域には有機反射防止膜５ａが露出する。さらに、図４１（ａ）及び（ｂ）に示すように、シリコン酸化膜７の直下にあるシリコン酸窒化膜４も除去され、これによりアモルファスカーボン膜３の一部も露出する。
【００８１】
次に、図４２（ａ）、（ｂ）及び図４３（ａ）〜（ｃ）に示すように、有機反射防止膜９ａをエッチバックすることでシリコン酸化膜７の凹部７ａ内にのみ有機反射防止膜９ａを残存させる。エッチングガスとしては、酸素（Ｏ２）と一酸化炭素（ＣＯ）を含むガスを用いることができる。有機反射防止膜８は、凹部７ａの幅方向（Ｘ方向）の全幅に亘って埋め込まれているので、有機反射防止膜８による埋込マスクパターンのＸ方向の幅は、凹部７ａの幅と等しい。上述したように有機反射防止膜８の平坦性が良好である場合には、各凹部７ａ内に形成される埋込マスクパターンの高さは等しくなり、ウェーハ面内で均一なパターンを形成することができる。
【００８２】
このエッチバック工程は、シリコン酸化膜７をマスクとして有機反射防止膜５ａを除去し、下地のシリコン酸窒化膜４を露出させる工程を兼ねている。また、図４３（ａ）及び（ｂ）に示すように、シリコン酸窒化膜４に覆われていないアモルファスカーボン膜３の一部がエッチングされ、アモルファスカーボン膜３の露出面には凹部が形成される。
【００８３】
次に、図４４（ａ）、（ｂ）及び図４５（ａ）〜（ｃ）に示すように、開口部から露出するシリコン酸化膜７のサイドウォールスペーサを異方性エッチングにより除去する。エッチングは、有機反射防止膜９ａ及び有機反射防止膜５ａに対するエッチング選択比が取れる条件を用いて行う。エッチングガスには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むガスを用いることができる。このエッチングによりシリコン含有有機膜５ｂが除去されると共に、サイドウォールスペーサの直下にあるシリコン酸窒化膜４もシリコン酸化膜７と一緒に除去され、アモルファスカーボン膜３の表面がさらに露出する。シリコン酸化膜７の凹部７ａ内には有機反射防止膜９ａが埋め込まれているので、有機反射防止膜９ａの直下にあるシリコン酸化膜７及びシリコン酸窒化膜４は除去されず、サイドウォールスペーサと上面露出部分のみが除去されることになる。このパターニング方法によれば、シリコン酸化膜７をエッチバックしてサイドウォールスペーサを実際に形成する場合よりも幅精度を高めることができる。
【００８４】
次に、図４６（ａ）、（ｂ）及び図４７（ａ）〜（ｃ）に示すように、シリコン酸化膜７及びシリコン酸窒化膜４をマスクとして異方性エッチングすることにより、アモルファスカーボン膜３を除去する。このとき、アモルファスカーボン膜３と一緒に有機反射防止膜９ａも除去される。エッチングは、シリコン酸化膜７及びシリコン酸窒化膜４に対してエッチング選択比が取れる条件を用いて行う。エッチングでは、酸素（Ｏ２）、一酸化炭素（ＣＯ）を含むエッチングガスを用いて有機反射防止膜９ａ及びアモルファスカーボン膜３を除去した後、引き続き、水素（Ｈ２）、窒素（Ｎ２）を含むエッチングガスを用いて残渣を除去することにより行うことができる。
【００８５】
次に、第１の実施形態の図２８（ａ）、（ｂ）及び図２９（ａ）〜（ｃ）に示したように、アモルファスカーボン膜３をマスクとしてシリコン窒化膜２ｂを異方性エッチングし、パターンをシリコン窒化膜２ｂに転写する。エッチングには、四フッ化炭素（ＣＦ４）、一酸化炭素（ＣＯ）、アルゴン（Ａｒ）を含むエッチングガスを用い、タングステン膜２ａに対するエッチング選択比が取れる条件下で行う。このエッチングにより、タングステン膜２ａの表面が露出し、アモルファスカーボン膜３上に形成されていたシリコン酸化膜７及びシリコン酸窒化膜４は除去される。引き続き、シリコン窒化膜２ｂをマスクとしてタングステン膜２ａを異方性エッチングし、パターンをタングステン膜２ａに転写する。エッチングは、下地のシリコン基板１の表層に対するエッチング選択比が取れる条件を用いて行う。
【００８６】
最後に、第１の実施形態の図３０（ａ）、（ｂ）及び図３１（ａ）〜（ｃ）に示したように、アモルファスカーボン膜３を、酸素ガスを用いたプラズマアッシングにより除去する。アッシングによる配線の寸法変動はほとんど生じないので、当ラインアンドスペースパターンとしては当初に形成した配線長が確保される。ダブルパターニング法によるパターンが形成された下部ハードマスクはアモルファスカーボン膜３からなるため、配線材や基板に損傷を与えることなく、アッシングによって容易に除去することができる。また、アッシングプロセスのコストは安価であるため、ハードマスクの除去を安価に行うことができるという利点も有する。以上により、メモリセルアレイ領域１Ａには、最小加工寸法の倍密度のラインアンドスペースパターンが形成され、周辺回路領域１Ｂには目合わせモニタマーク等の周辺配線パターンが形成される。
【００８７】
以上説明したように、本実施形態では、埋込マスクとして用いる有機反射防止膜９ａを、周辺パターンの形成及びループ形状の一部切断・分離用パターンの形成の際にも利用するので、第１の実施形態による作用効果に加えて、製造工程を短縮することができ、製造コストの削減を図ることができる。また、周辺パターン及びループ形状の一部切断・分離用パターン形成の後に埋込マスクを形成することから、サイドウォールコアを構成する有機反射防止膜５ａ及び埋込マスクを構成する有機反射防止膜９ａの除去と同時にアモルファスカーボン膜３をパターニングすることができ、製造工程をさらに短縮することができる。
【００８８】
次に、本発明の第３の実施形態による半導体装置の製造プロセスについて詳細に説明する。
【００８９】
第３の実施形態は、メモリセルアレイ領域１ＡのＸ方向両端（開口部５ｃとサイドウォールコア５ｄからなるラインアンドスペースパターンと、後述するランド５ｇとの間の領域）にダミースペース５ｆ（後述）を設ける点で第１及び第２の実施形態と相違している。詳しくは後述するが、ダミースペース５ｆは、有機反射防止膜９ａの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域１Ａの周辺領域で厚くなることを抑制するために設けられるものである。有機反射防止膜９ａの膜厚が変化するとできあがりのパターン幅が変化する傾向があるため、ダミースペース５ｆによりパターン幅のばらつきを抑える効果が得られる。
【００９０】
本実施形態では、第１及び第２の実施形態で説明したようなビット線パターンではなく、トレンチパターンを形成する例について説明する。ダミースペース５ｆを用いる場合、ダミースペース５ｆの外側側面（後述するランド５ｇの内側側面）にもシリコン酸化膜７が成膜される。これをサイドウォールコア５ｄの側面に形成されたシリコン酸化膜７と同様にエッチングすると、ランド５ｇ側面のシリコン酸化膜７に対応する位置にもトレンチができてしまう。本実施形態では、これを防止するため、ランド５ｇ側面のシリコン酸化膜７と垂直方向に見て重複する領域を覆うマスクパターン（後述するレジストパターン１１）を形成してから、有機反射防止膜９ａをエッチバックするようにしている。以下、第１及び第２の実施形態との相違点を中心に、詳しく説明する。
【００９１】
図４８〜図５４は、本実施形態による半導体装置の製造方法を説明するための図であり、各図の（ａ）は平面図、各図の（ｂ）は、対応する（ａ）のＸ２−Ｘ２断面図である。なお、各図には、上述したメモリセルアレイ領域１Ａに相当する領域と、メモリセルアレイ領域１Ａを囲むランド５ｇを形成する領域とを示しており、周辺回路領域１Ｂは示していない。
【００９２】
本実施形態による半導体装置の製造プロセスでは、図４８（ａ）、（ｂ）に示すように、まずシリコン基板１の上にアモルファスカーボン膜３、シリコン酸窒化膜４、塗布膜５（有機反射防止膜５ａ及びシリコン含有有機膜５ｂ）を順次形成する。本実施形態によるシリコン基板１は、未加工のシリコン基板であってもよいし、不純物拡散層、絶縁膜、金属膜等の各機能層が形成されたものとしてもよい。第１及び第２の実施形態とは違って配線層２を形成していないが、これは、ラインアンドスペースパターンではなくトレンチパターンの形成を目的としているためである。各膜の具体的な構成（構成材料、膜厚、成膜条件等）は第１の実施形態で説明した通りであるので、詳しい説明は省略する。
【００９３】
塗布膜５を形成したら次に、図４８（ａ）、（ｂ）に示すように、塗布膜５をパターニングするためのレジストパターン６を形成する。レジストパターン６の構成材料、膜厚、成膜条件等も、第１の実施形態で説明した通りである。
【００９４】
本実施形態によるレジストパターン６は、メモリセルアレイ領域１Ａの加工領域（トレンチパターンを形成する領域）１２内に第１の実施形態と同様のラインアンドスペースパターン（開口部６ａとレジストラインパターン６ｂ）を有する他、メモリセルアレイ領域１Ａを囲むランドパターン６ｄを有する。ランドパターン６ｄはメモリセルアレイ領域１Ａの外周に沿って形成される。開口部６ａ及びレジストラインパターン６ｂはそれぞれＹ方向に延設され、Ｘ方向に交互にＰ２＝１００ｎｍのピッチで配列される。開口部６ａ及びレジストラインパターン６ｂは加工領域１２外にも延設されており、レジストラインパターン６ｂのＹ方向両端部でランドパターン６ｄと接続している。ラインアンドスペースパターンのＸ方向の両端に位置する２つのレジストラインパターン６ｂとランドパターン６ｄとの間には、Ｓ４＝５００ｎｍのダミースペース６ｃが設けられる。
【００９５】
次に、図４９（ａ）、（ｂ）に示すように、レジストパターン６をマスクとして塗布膜５を異方性エッチングすることにより、レジストパターン６を塗布膜５に転写する。エッチング条件等は第１の実施形態と同様でよい。また、スリミング処理も第１の実施形態と同様に行う。その結果、塗布膜５には、ライン幅Ｌ３＝２５ｎｍ、スペース幅Ｓ５＝７５ｎｍからなるラインアンドスペースパターンが転写され、開口部５ｃとサイドウォールコア５ｄとが形成される。また、ダミースペース６ｃ及びランドパターン６ｄに対応する位置にはそれぞれ、ダミースペース５ｆ及びランド５ｇが形成される。ダミースペース５ｆのＸ方向の幅は、開口部５ｃのＸ方向の幅より広くなっている。
【００９６】
次に、図５０（ａ）、（ｂ）に示すように、露出面を覆うシリコン酸化膜７を成膜する。具体的な構成材料、膜厚、成膜条件等は、第１の実施形態で説明した通りである。シリコン酸化膜７は、サイドウォールコア５ｄの露出面及びシリコン酸窒化膜４の露出面に加え、ランド５ｇの露出面にも形成される。シリコン酸化膜７を成膜した後には、有機反射防止膜９ａを成膜する。有機反射防止膜９ａの具体的な構成材料、膜厚、成膜条件等も、第１の実施形態で説明した通りである。なお、本実施形態ではシリコン含有有機膜９ｂを用いていないが、フォトレジストをマスクとして使用した場合のエッチング耐性を補強する必要がある場合には、第１及び第２の実施形態と同様、シリコン含有有機膜９ｂを用いることとしてもよい。
【００９７】
ここで、有機反射防止膜９ａの成膜に用いるスピン塗布法によれば、ランド５ｇのような比較的広い面積を有するパターン暗部が存在する場合、図５０（ｂ）にも示すように、その部分及びその近傍において、有機反射防止膜９ａの膜厚（ここではシリコン酸窒化膜４からの高さ）が厚くなる。本実施形態では、メモリセルアレイ領域１ＡのＸ方向両端にダミースペース５ｆを設けていることから、このような膜厚差が、開口部５ｃとサイドウォールコア５ｄからなるラインアンドスペースパターン上にも生ずることが抑制される。つまり、有機反射防止膜９ａの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域１Ａの周辺領域で厚くなることが抑制される。
【００９８】
有機反射防止膜９ａを成膜したら、次にレジストパターン１１（マスクパターン）を形成する。レジストパターン１１は、図５０（ａ）、（ｂ）に示すように、ダミーコア５ｆの内側側面に形成されたシリコン酸化膜７と垂直方向に見て重複する領域を覆い、かつ加工領域１２を覆わないように形成する。なお、図５０（ａ）では、加工領域１２の外周を示す破線とレジストパターン１１の内周を示す実線とを少しずらして描いているが、これは図面の見易さのための措置であり、実際にはこれらは重なっていてよい。後掲する各図でも同様である。レジストパターン１１の構成材料、膜厚、成膜条件等は、第１及び第２の実施形態で説明したレジストパターン１０と同様でよい。
【００９９】
次に、図５１（ａ）、（ｂ）に示すように、レジストパターン１１をマスクとして有機反射防止膜９ａをエッチバックする。このエッチングは、シリコン酸化膜７、有機反射防止膜９ａ、及びシリコン含有有機膜５ｂのエッチングレートが互いにほぼ等しく、かつこれらのエッチングレートがレジストパターン１１のエッチングレートに対して十分高くなる条件を用いて行う。これにより、有機反射防止膜９ａと同時にシリコン酸化膜７及びシリコン含有有機膜５ｂもエッチングされ、加工領域１２では、シリコン酸化膜７が表面に露出することになる。一方で、垂直方向から見てレジストパターン１１と重なる領域では、シリコン酸化膜７が表面に露出することはない。
【０１００】
次に、図５２（ａ）、（ｂ）に示すように、ドライエッチング法によりシリコン酸化膜７をエッチングする。このエッチングは、有機反射防止膜９ａ及び有機反射防止膜５ａに対するエッチング選択比が取れる条件を用いて行う。具体的なエッチング条件は、第２の実施形態においてアモルファスカーボン膜３の表面を露出させる場合に用いた条件と同様でよい。このエッチングでは、シリコン酸窒化膜４のうち、垂直方向に見てサイドウォールスペーサ（ここでのエッチングによる除去されるシリコン酸化膜７）と重なる部分も同時にエッチングされる。これにより、シリコン酸窒化膜４に、Ｐ３＝５０ｎｍのピッチのラインアンドスペースパターンが転写される。
【０１０１】
次に、ラインアンドスペースパターンが転写されたシリコン酸窒化膜４をマスクとして異方性のドライエッチングを行うことにより、図５３（ａ）、（ｂ）に示すように、アモルファスカーボン膜３にラインアンドスペースパターンを転写する。このとき、アモルファスカーボン膜３と一緒に有機反射防止膜９ａ及び有機反射防止膜５ａも除去される。具体的なエッチング条件は、第２の実施形態においてアモルファスカーボン膜３を除去する場合に用いた条件と同様でよい。
【０１０２】
次に、アモルファスカーボン膜３をマスクとするドライエッチングにより、図５４（ａ）、（ｂ）に示すように、下地のシリコン基板１をエッチングする。このエッチングは、シリコン基板１、シリコン酸窒化膜４、及びシリコン酸化膜７のエッチングレートが、アモルファスカーボン膜３のエッチングレートに対して十分高くなる条件を用いて行う。これにより、シリコン基板１の表面のうち加工領域１２に相当する領域にはラインアンドスペースパターンが転写され、アモルファスカーボン膜３上に形成されていたシリコン酸化膜７及びシリコン酸窒化膜４は除去される。
【０１０３】
最後に、第２の実施形態と同様、酸素ガスを用いたプラズマアッシングによりアモルファスカーボン膜３を除去する。以上により、加工領域１２には、最小加工寸法の倍密度のトレンチパターンが形成される。
【０１０４】
以上説明したように、本実施形態による半導体装置の製造方法によれば、ハードマスク層（アモルファスカーボン膜３）と被エッチング部材（シリコン基板１）との界面での剥離が生じにくくなるという効果に加え、メモリセルアレイ領域１ＡのＸ方向両端にダミースペース５ｆを設けたことにより、有機反射防止膜９ａの膜厚がラインアンドスペースパターン上、特にメモリセルアレイ領域１Ａの周辺領域で厚くなることを抑制できるという効果が得られる。
【０１０５】
また、加工領域１２内のシリコン酸化膜７を露出させるにあたり、ランド５ｇの内側側面に形成されたシリコン酸化膜７と垂直方向に見て重複する領域を覆い、かつ加工領域１２を覆わないレジストパターン１１を用いたので、その後のシリコン酸化膜７をエッチングする工程で、加工領域１２外のシリコン酸化膜７を残存させることが可能になっている。したがって、加工領域１２外にトレンチパターンが形成されることが防止されている。
【０１０６】
また、上記のようなレジストパターン１１を有機反射防止膜９ａの形成直後に形成しているので、加工領域１２外のシリコン酸化膜７を残存させる処理と、加工領域１２内にラインアンドスペースパターンを形成する処理とを、一度の工程で行うことができる。したがって、所望のトレンチパターンを少ないプロセスステップで形成することが実現されている。
【０１０７】
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【０１０８】
例えば、上記各実施形態においては、微細パターン形成用レジスト膜として、有機反射防止膜、シリコン含有有機膜、通常のフォトレジスト膜よりなる３層よりなるマルチレイヤレジスト膜を用いているが、単層レジスト膜を用いてもよい。
【０１０９】
また、上記各実施形態においては、コアパターンとして単純な矩形パターンを挙げたが、任意の形状を有するコアパターンを用いても全く同様に実施可能である。ただし、この場合でもサイドウォールスペーサの幅は一定であることが必要である。
【０１１０】
また、上記各実施形態においては、周辺回路領域１Ｂに形成されるパターンとして目合わせモニタマークを挙げているが、周辺回路領域１Ｂには、サイドウォールスペーサハードマスクのパターン幅に制限されることなく任意の寸法・形状を有するパターンを形成することが可能である。
【０１１１】
また、上記第３の実施形態では、メモリセルアレイ領域１ＡのＸ方向両端にダミースペース５ｆを設けたが、Ｙ方向両端にも同様のダミースペース５ｆを設けてもよい。図５５及び図５６は、それぞれ図４８（ａ）及び図４９（ａ）に対応する半導体装置の平面図である。図５５は、このようなダミースペース５ｆを設けるためのレジストパターン６を示し、図５６は、図５５に示すレジストパターン６を用いて形成された塗布膜５を示している。このようなダミースペース５ｆを設けることで、Ｙ方向に沿った塗布膜厚のばらつきも抑制することができる。
【０１１２】
また、上記第３の実施形態では、メモリセルアレイ領域１ＡのＸ方向の各端に１つずつダミースペース５ｆを設けたが、各端にそれぞれ複数のダミースペース５ｆを設けてもよい。例えば、図４９に示した２つのダミースペース５ｆをそれぞれ複数個に分割することとしてもよい。ラインアンドスペースパターンと同じピッチで配列された複数のダミースペース５ｆを設けることで、ラインアンドスペースパターンを形成する際に広い焦点深度が得られ、結果として良好なパターン形成が可能となる。
【０１１３】
また、レジストパターン６の材料としてポジ型レジストを用いる場合、レジストパターン６をパターニングする際に用いるフォトマスクのうちダミースペース６ｃに相当する部分（パターン明部）に、解像限界未満の非解像補助パターン暗部（レジストパターン６に転写されないパターン）を配置してもよい。図５７は、このような非解像補助パターン暗部Ｍａを有するフォトマスクＭの平面図を示している。同図の例では、ラインアンドスペースパターンと平行に、直線状の非解像補助パターン暗部Ｍａを複数本ずつ配置している。こうすることで、ラインアンドスペースパターンを形成する際に広い焦点深度が得られ、結果として良好なパターン形成が可能となる。
【０１１４】
以上、第３の実施形態についてポジ型レジストを用いる場合について説明したが、ネガ型レジストを用いる場合には、フォトマスクのスペース部をパターン部に置き換え、明暗を逆にすることで同様の効果が得られる。すなわち、ラインアンドスペースパターンに隣接する領域に、結果的にはパターン形成に寄与しない凹部を形成することで、ラインアンドスペースパターン上に塗布した塗布膜の膜厚を均一にすることができる。
【符号の説明】
【０１１５】
１ シリコン基板
１Ａ メモリセルアレイ領域
１Ｂ 周辺回路領域
２ 配線層
２ａ タングステン膜
２ｂ シリコン窒化膜
３ アモルファスカーボン膜
３ａ 凹部
４ シリコン酸窒化膜
４ａ シリコン窒化膜
４ｂ シリコン酸化膜
５ 塗布膜
５ａ 有機反射防止膜
５ｂ シリコン含有有機膜
５ｃ 塗布膜の開口部
５ｄ サイドウォールコア
５ｅ 凹部
５ｆ ダミースペース
５ｇ ランド
６ レジストパターン
６ａ 開口部
６ｂ レジストラインパターン
６ｃ ダミースペース
６ｄ ランドパターン
７ シリコン酸化膜
７ａ 凹部
８ 有機反射防止膜
９ 塗布膜
９ａ 有機反射防止膜
９ｂ シリコン含有有機膜
１０ レジストパターン
１０Ａ アレイ保護パターン
１０Ｂ 周辺配線パターン
１１ レジストパターン
８０ Ｐ型シリコン基板
８０ａ シリコンピラー
８０ｂ 分離用溝
８１ 酸化シリコン層
８２ Ｎ型不純物拡散層
８３ Ｐ型不純物拡散層
８４ 金属プラグ
８５ ヒータ電極
８６ 絶縁層
８７ 相変化材料層
８８ 上部電極
８９ 絶縁層
８９ａ 金属プラグ用開口
９０ 絶縁層
９１ 劣化防止用保護絶縁膜
９２ 層間絶縁膜
９３ アモルファスカーボン・ハードマスク
ＢＬ ビット線
Ｄ ダイオード
Ｍ フォトマスク
Ｍａ 非解像補助パターン暗部
ＭＣ メモリセル
ＰＳ 相変化材料デバイス
ＷＬ ワード線
【特許請求の範囲】
【請求項１】
被エッチング部材上に第１の塗布膜を成膜する工程と、
前記第１の塗布膜をパターニングすることによって、サイドウォールコアを形成する工程と、
前記サイドウォールコアの少なくとも側面を覆う第１の層を成膜する工程と、
前記第１の層上に第２の塗布膜を成膜する工程と、
前記第２の塗布膜をエッチングすることによって、前記第１の層の凹部を覆う埋込マスクを形成する工程と、
前記第１の層をエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記被エッチング部材を露出させる工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の塗布膜を形成する工程は、有機反射防止膜をスピン塗布する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の塗布膜を形成する工程は、有機反射防止膜をスピン塗布する工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の層を成膜する工程をＡＬＤ法により行うことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記被エッチング部材は下部ハードマスク及び上部ハードマスクを含み、
前記被エッチング部材を露出させる工程においては、前記第１の層及び前記上部ハードマスクをエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記下部ハードマスクを露出させることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記上部ハードマスクは、シリコン酸化膜、シリコン窒化膜又はこれらの混合膜を含み、
前記第１の塗布膜を形成する工程においては、前記上部ハードマスクと接触するよう前記第１の塗布膜を成膜することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記上部ハードマスクは、前記下部ハードマスク側に位置する第１の上部ハードマスクと、前記第１の上部ハードマスク上に設けられ前記第１の上部ハードマスクとはエッチングレートの異なる第２の上部ハードマスクとを含み、
前記被エッチング部材を露出させる工程は、
前記第１の層及び前記第２の上部ハードマスクをエッチングすることにより、前記下部ハードマスクを露出させることなく、前記サイドウォールコアまたは前記埋込マスクと重ならない前記第１の上部ハードマスクを露出させる工程と、
露出している前記第１の上部ハードマスクをエッチバックすることにより、前記下部ハードマスクを露出させる工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記被エッチング部材を露出させた後、前記被エッチング部材上に第３の塗布膜を成膜する工程と、
前記第３の塗布膜をパターニングすることによって、前記サイドウォールコアが形成されている第１の領域内及び前記サイドウォールコアが形成されていない第２の領域内に、それぞれ第１及び第２のパターンを形成する工程と、
前記第１及び第２のパターンをマスクとして前記上部ハードマスクをエッチングすることにより、前記下部ハードマスクを露出させる工程と、
前記第１及び第２のパターンを除去した後、前記上部ハードマスクを用いて前記下部ハードマスクをエッチングする工程と、をさらに備えることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２の塗布膜を成膜した後、前記埋込マスクを形成する前に、
前記第２の塗布膜をパターニングすることによって、前記サイドウォールコアが形成されている第１の領域内及び前記サイドウォールコアが形成されていない第２の領域内に、それぞれ第１及び第２のパターンを形成する工程と、
前記第１及び第２のパターンをマスクとして前記第１の層をエッチングすることにより、前記第１の塗布膜を露出させる工程と、をさらに備え、
前記第１の塗布膜を露出させた後、前記第１及び２の塗布膜をエッチングすることによって、前記埋込マスクを形成することを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１のパターンは前記第１の領域内の非加工領域を覆うことなく、加工領域を全て覆うことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記サイドウォールコアを形成する工程においては、前記加工領域から前記非加工領域に亘って第１の方向に延在するライン状のサイドウォールコアを前記第１の方向と直交する第２の方向に平行に複数形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の層の膜厚は、前記サイドウォールコアの前記第２の方向における幅と等しいことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の領域がメモリセルアレイ領域であり、前記第２の領域が周辺回路領域であることを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記サイドウォールコアを形成する工程においては、それぞれがライン状であり、かつ互いに平行に配置された複数のサイドウォールコアを第１の領域内に形成するとともに、前記第１の領域を囲むランドを形成し、
前記第１の領域のうち、少なくとも前記複数のサイドウォールコアの配列方向の両端にダミースペースが設けられる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１５】
前記サイドウォールコアを形成するために用いるレジストをパターンニングする際に用いるフォトマスクのうち前記ダミースペースに対応する領域に、解像限界未満のパターン幅を有する補助パターンを設ける
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ダミースペースの前記配列方向の幅は、前記サイドウォールコアの間のスペースの前記配列方向の幅より広い
ことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の領域のうち、前記配列方向と直角な方向の両端にもダミースペースが設けられる
ことを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の層は前記ランドの内側側面も覆い、
前記埋込マスクを形成する工程は、
前記ランドの前記内側側面に形成された前記第１の層と垂直方向に見て重複する領域を覆い、かつ前記第１の領域内の加工領域を覆わないマスクパターンを形成する工程と、
前記マスクパターンをマスクとして用いて前記第２の塗布膜をエッチバックすることにより、前記加工領域内の前記第１の層を露出させる工程と
を含むことを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置の製造方法。
【請求項１】
被エッチング部材上に第１の塗布膜を成膜する工程と、
前記第１の塗布膜をパターニングすることによって、サイドウォールコアを形成する工程と、
前記サイドウォールコアの少なくとも側面を覆う第１の層を成膜する工程と、
前記第１の層上に第２の塗布膜を成膜する工程と、
前記第２の塗布膜をエッチングすることによって、前記第１の層の凹部を覆う埋込マスクを形成する工程と、
前記第１の層をエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記被エッチング部材を露出させる工程と、を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の塗布膜を形成する工程は、有機反射防止膜をスピン塗布する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の塗布膜を形成する工程は、有機反射防止膜をスピン塗布する工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の層を成膜する工程をＡＬＤ法により行うことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記被エッチング部材は下部ハードマスク及び上部ハードマスクを含み、
前記被エッチング部材を露出させる工程においては、前記第１の層及び前記上部ハードマスクをエッチングすることにより、前記サイドウォールコアまたは前記埋込マスクと重ならない前記下部ハードマスクを露出させることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記上部ハードマスクは、シリコン酸化膜、シリコン窒化膜又はこれらの混合膜を含み、
前記第１の塗布膜を形成する工程においては、前記上部ハードマスクと接触するよう前記第１の塗布膜を成膜することを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記上部ハードマスクは、前記下部ハードマスク側に位置する第１の上部ハードマスクと、前記第１の上部ハードマスク上に設けられ前記第１の上部ハードマスクとはエッチングレートの異なる第２の上部ハードマスクとを含み、
前記被エッチング部材を露出させる工程は、
前記第１の層及び前記第２の上部ハードマスクをエッチングすることにより、前記下部ハードマスクを露出させることなく、前記サイドウォールコアまたは前記埋込マスクと重ならない前記第１の上部ハードマスクを露出させる工程と、
露出している前記第１の上部ハードマスクをエッチバックすることにより、前記下部ハードマスクを露出させる工程と、を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記被エッチング部材を露出させた後、前記被エッチング部材上に第３の塗布膜を成膜する工程と、
前記第３の塗布膜をパターニングすることによって、前記サイドウォールコアが形成されている第１の領域内及び前記サイドウォールコアが形成されていない第２の領域内に、それぞれ第１及び第２のパターンを形成する工程と、
前記第１及び第２のパターンをマスクとして前記上部ハードマスクをエッチングすることにより、前記下部ハードマスクを露出させる工程と、
前記第１及び第２のパターンを除去した後、前記上部ハードマスクを用いて前記下部ハードマスクをエッチングする工程と、をさらに備えることを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項９】
前記第２の塗布膜を成膜した後、前記埋込マスクを形成する前に、
前記第２の塗布膜をパターニングすることによって、前記サイドウォールコアが形成されている第１の領域内及び前記サイドウォールコアが形成されていない第２の領域内に、それぞれ第１及び第２のパターンを形成する工程と、
前記第１及び第２のパターンをマスクとして前記第１の層をエッチングすることにより、前記第１の塗布膜を露出させる工程と、をさらに備え、
前記第１の塗布膜を露出させた後、前記第１及び２の塗布膜をエッチングすることによって、前記埋込マスクを形成することを特徴とする請求項５乃至７のいずれか一項に記載の半導体装置の製造方法。
【請求項１０】
前記第１のパターンは前記第１の領域内の非加工領域を覆うことなく、加工領域を全て覆うことを特徴とする請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
前記サイドウォールコアを形成する工程においては、前記加工領域から前記非加工領域に亘って第１の方向に延在するライン状のサイドウォールコアを前記第１の方向と直交する第２の方向に平行に複数形成することを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１の層の膜厚は、前記サイドウォールコアの前記第２の方向における幅と等しいことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の領域がメモリセルアレイ領域であり、前記第２の領域が周辺回路領域であることを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置の製造方法。
【請求項１４】
前記サイドウォールコアを形成する工程においては、それぞれがライン状であり、かつ互いに平行に配置された複数のサイドウォールコアを第１の領域内に形成するとともに、前記第１の領域を囲むランドを形成し、
前記第１の領域のうち、少なくとも前記複数のサイドウォールコアの配列方向の両端にダミースペースが設けられる
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１５】
前記サイドウォールコアを形成するために用いるレジストをパターンニングする際に用いるフォトマスクのうち前記ダミースペースに対応する領域に、解像限界未満のパターン幅を有する補助パターンを設ける
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ダミースペースの前記配列方向の幅は、前記サイドウォールコアの間のスペースの前記配列方向の幅より広い
ことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１の領域のうち、前記配列方向と直角な方向の両端にもダミースペースが設けられる
ことを特徴とする請求項１４乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記第１の層は前記ランドの内側側面も覆い、
前記埋込マスクを形成する工程は、
前記ランドの前記内側側面に形成された前記第１の層と垂直方向に見て重複する領域を覆い、かつ前記第１の領域内の加工領域を覆わないマスクパターンを形成する工程と、
前記マスクパターンをマスクとして用いて前記第２の塗布膜をエッチバックすることにより、前記加工領域内の前記第１の層を露出させる工程と
を含むことを特徴とする請求項１４乃至１７のいずれか一項に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図３８】
【図３９】
【図４０】
【図４１】
【図４２】
【図４３】
【図４４】
【図４５】
【図４６】
【図４７】
【図４８】
【図４９】
【図５０】
【図５１】
【図５２】
【図５３】
【図５４】
【図５５】
【図５６】
【図５７】
【公開番号】特開２０１１−２３３８７８（Ｐ２０１１−２３３８７８Ａ）
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願番号】特願２０１１−８４４５４（Ｐ２０１１−８４４５４）
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２３年１１月１７日（２０１１．１１．１７）
【国際特許分類】
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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