【課題】不揮発性メモリの消去動作における基板電流の最大値を低減すること。
【解決手段】本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。不揮発性メモリは、ソース電極とゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を備える。前記消去モードにおいて、ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。 （もっと読む）

【課題】書き込んだデータの改ざんを防止したメモリ及び半導体装置を提供する。
【解決手段】「第１の状態」、「第２の状態」、又は「第３の状態」から選ばれた一の状態を有するアンチフューズを備えるメモリである。アンチフューズは、「第１の状態」である場合は、書き込みを行うことにより「第２の状態」又は「第３の状態」に変化する。「第２の状態」であるアンチフューズ、又は「第３の状態」であるアンチフューズは、書き込みを行うかによらず状態が変化しない特性を有する。そして、アンチフューズの「第２の状態」及び「第３の状態」を、２値データの”０”及び”１”、又は”１”及び”０”に対応させる。 （もっと読む）

【課題】不揮発性半導体記憶装置が備える不揮発性半導体記憶素子を標準的なＣＭＯＳプロセスで製造するトランジスタを用いて構成する。
【解決手段】標準的なＣＭＯＳプロセスによるトランジスタ二個を一組とし備える記憶部２００は、ソース・半導体基板間に発生するバンド間トンネル電流が流れる際に発生する正孔と電子を、半導体基板とゲート酸化膜の境界付近にある結晶欠陥にトラップさせる。結晶欠陥に正孔又は電子をトラップしたトランジスタは閾値が変化するので、記憶部２００が備えるＮＭＯＳトランジスタ２０１とＮＭＯＳトランジスタ２０２の閾値の変化によるドレイン電流の差をＳＲＡＭ部１００が備えるセンスアンプ回路で検出することにより記憶されたデータの読み出しを行う。 （もっと読む）

【課題】降圧回路の出力電位に対するトリミング効率を向上させる。
【解決手段】第１及び第２外部電圧を受け内部電圧（ＶＤＬ）を発生する降圧回路と、降圧回路に結合され、上記内部電圧の電圧レベルを調整する為の情報を格納する揮発性格納回路（３１ＤＲ）と、上記内部電圧と上記第２外部電圧とを受け、内部電圧と上記第２外部電圧との間で動作される中央処理装置（１０）と、上記中央処理装置によってアクセス可能な不揮発性記憶素子とを有する。上記不揮発性記憶素子に格納された上記情報は半導体集積回路の初期化に応答して読み出され、上記揮発性格納回路は上記不揮発性記憶素子から読み出された上記情報を上記半導体集積回路の初期化に応答して格納することにより、上記情報によって調整された内部電圧が上記降圧回路から上記中央処理装置へ供給される。 （もっと読む）

【課題】配線層にスイッチ素子を有するプログラム可能な半導体装置の提供。
【解決手段】第１の配線層１０１の配線と第２の配線層１０２の配線を接続するビア１０３の内部、ビアの第１の配線との接触部、第２の配線との接触部のうちの少なくとも１つに、電解質材料１０４等導電率が可変の部材が配設され、ビア１０３は、第１の配線との接触部を第１の端子、第２の配線との接触部を第２の端子とする導電率が可変型のスイッチ素子又は可変抵抗素子として用いられ、スイッチ素子の導電率を変えることで、第１の
端子と第２の端子との接触部との接続状態を、短絡、開放、又はその中間状態に可変に設定自在とされる。金属イオンの酸化還元反応によって、第１の電極と第２の電極間の導電率が変化する２端子スイッチ素子を備え、第１の電極に接続された逆極性の第１、第２のトランジスタと、第２の電極に接続された逆極性の第３、第４のトランジスタを備えている。 （もっと読む）

マルチプログラマブル不揮発性デバイスは、ソース／ドレイン領域の一部分に重なるＦＥＴゲートとして機能する浮遊ゲートで動作し、ジオメトリ及び／又はバイアス条件によって可変結合を可能にする。これにより、デバイス用のプログラム供給電圧が可変容量結合によって浮遊ゲートに付与され、デバイスの状態を変更する。本発明は、データ暗号化、リファレンス調整、製造ＩＤ、セキュリティＩＤ及び他の多くのアプリケーションなどの各環境において使用できる。
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【課題】ＳｏＣにＤＲＡＭを混載する場合に、プロセス、特性に影響することなく十分な容量のキャパシタを形成することが可能な半導体装置を提供する。
【解決手段】半導体基板１１に形成され、素子分離されたトランジスタ領域と、半導体基板１１上に形成された第１の層間膜１９と、第１の層間膜１９に形成され、それぞれトランジスタ領域に接続される第１および第２のコンタクトプラグ２０、２１と、第１のコンタクトプラグ２０中に形成され、電極層２２ａ／絶縁層２２ｂ／Ｃｕ層２２ｃより構成されるＭＩＭ構造を有する第１のキャパシタと、第２のコンタクトプラグ２１と接続されるビット線２９を備える。 （もっと読む）

【課題】容量素子を含む半導体装置において、容量素子の信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板１０に形成された素子分離領域１１上に容量素子を形成する。この容量素子は、下部電極１６と、下部電極１６上に容量絶縁膜２７を介して形成された上部電極２３とを有している。基本的に、下部電極１６と上部電極２３は、ポリシリコン膜１４、２０とこのポリシリコン膜１４、２０の表面に形成されたコバルトシリサイド膜３３から形成する。ここで、上部電極２３に形成されるコバルトシリサイド膜３３の端部を上部電極２３の端部から距離Ｌ１だけ離間するように構成する。その上、下部電極１６に形成されるコバルトシリサイド膜３３の端部を、上部電極２３と下部電極１６の境界から距離Ｌ２だけ離間するように構成する。 （もっと読む）

【課題】記憶装置の高速性及び高信頼性を確保しつつ大容量化を図る。
【解決手段】データを記憶するメインメモリと、このメインメモリに対してデータをアクセスする制御回路とを有する。メインメモリは、可変抵抗素子を使用した電気的に書き換え可能な不揮発性のメモリセルを有する不揮発性半導体記憶装置と、制御回路と不揮発性半導体記憶装置との間にキャッシュメモリとして配置されるＤＲＡＭとを備える。不揮発性半導体記憶装置は、記憶されたデータを再書き込みするリフレッシュモードを有し、制御回路は、不揮発性半導体記憶装置に対するアクセス回数に基づいて不揮発性半導体記憶装置のリフレッシュモードを起動する。 （もっと読む）

【課題】容易に多値マスクＲＯＭを実現すること。
【解決手段】本発明に係るマスクＲＯＭ（１００）は、複数のメモリセル（ＭＣ）を備える。複数のメモリセル（ＭＣ）の各々は、第１端子（Ｔ１）と、第２端子（Ｔ２）と、第１端子（Ｔ１）及び第２端子（Ｔ２）のそれぞれにソース及びドレインが接続されたトランジスタ（ＴＲ）とを含む。複数のメモリセル（ＭＣ）のうち第１メモリセル（ＭＣ２）は、更に、第１端子（Ｔ１）と第２端子（Ｔ２）との間を電気的に接続する第１抵抗配線（２１）を含む。第１抵抗配線（２１）の抵抗値は、第１メモリセル（ＭＣ２）のデータに依存する。 （もっと読む）

本発明の様々な実施形態は、スタックされたメモリモジュールに向けられている。本発明の一実施形態において、メモリモジュール(100,600,1200,1400)は、少なくとも１つのメモリ層がスタックされた少なくとも１つのメモリコントローラ層(102,602,1204,1402)を備える。ファインピッチのスルー複数バイア（例えば、スルーシリコン複数バイア）(114,116)が、前記少なくとも１つのメモリコントローラ(401〜404)と、前記少なくとも１つのメモリ層との間の電気的な伝達を提供する前記スタックを通じて、前記少なくとも１つのメモリコントローラの表面に対してほぼ垂直に延在する。追加的には、前記メモリコントローラ層は、前記メモリモジュールに対して双方向にデータを伝達するよう構成された少なくとも１つの外部インターフェースを含む。更にまた、前記メモリモジュールには、光学層(602,1202)を含めることができる。該光学層を、前記スタック内に含めることができ、及び、該光学層は、前記少なくとも１つのメモリコントローラに対して双方向にデータを伝達するバス導波路を有する。前記外部インターフェースは、前記光学層とインターフェースする光学的な外部インターフェースとすることができる。
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【課題】設計、製造および検査の各工程において作業効率を向上し得る不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】不揮発性メモリでは、第１配線層ＬＹ２に形成されるビット線ＢＬ１によりコンタクトホールＣＨ１，ＣＨ３，ＣＨ５を介してセルトランジスタ２１〜２５の各ドレインＤ２１〜Ｄ２５を共通に接続し、このビット線ＢＬ１にバイアホールＶＨ１，ＶＨ３，ＶＨ５を介して接続可能に配置したビット線ＢＬ２を第２配線層ＬＹ４に形成する。また、第１配線層ＬＹ２に形成されるソース線ＳＬ１によりコンタクトホールＣＨ２，ＣＨ４，ＣＨ６を介してセルトランジスタ２１〜２５の各ソースＳ２１〜Ｓ２５を共通に接続し、このソース線ＳＬ１にバイアホールＶＨ２，ＶＨ４，ＶＨ６を介して接続可能に配置したソース線ＳＬ２を第２配線層ＬＹ４に形成する。 （もっと読む）

【課題】特別なプロセス、構造、工程を必要とせずに各種使用電圧に対応することのできる縦型ＳＧＴ構造を備えた半導体装置とその製造方法を提供する。
【解決手段】本発明の半導体装置は、同一基板上に高耐圧トランジスタと低耐圧トランジスタとを混載してなる半導体装置であって、低耐圧トランジスタは、基板１上に立設された半導体の基柱５と、基柱５の外周面に設けられたゲート電極１１と、基柱５の上下に設けられたソース拡散層１６及びドレイン拡散層９と、を備えた単一の単位トランジスタ５０によって形成され、高耐圧トランジスタは、低耐圧トランジスタを構成する単位トランジスタ５０の基柱５の高さと同じ高さの半導体の基柱５を有する複数の単位トランジスタ５０のソース拡散層１６とドレイン拡散層９を直列に接続し、且つ複数の単位トランジスタ５０のゲート電極１１同士を電気的に接続することによって形成されている。 （もっと読む）

【課題】抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供する。
【解決手段】基板１０と、基板１０上に配置された第１の電極１１および第２の電極１３と、第１および第２の電極の間に配置された抵抗変化部１２とを含み、第１および第２の電極の間の電気抵抗値が異なる２以上の状態が存在し、第１および第２の電極を介して抵抗変化部１２に駆動電圧または電流を印加することにより、上記２以上の状態から選ばれる１つの状態から他の状態へと変化する抵抗変化素子１であって、第１の電極１１と絶縁膜１４との積層構造を有する積層体１５が基板１０上に配置され、抵抗変化部１２は、その側面が第１の電極１１および絶縁膜１４の双方の側面に接するように積層体１５と接しており、抵抗変化部１２と第２の電極１３とが、各々の側面において互いに接している素子とする。 （もっと読む）

【課題】集積回路メモリデバイス、および、単一の集積回路メモリデバイス内における複数のメモリタイプへのアクセスを提供する。
【解決手段】メモリデバイスは、エミュレートされる第１のメモリ領域およびエミュレートされる第２のメモリ領域を有する不揮発性メモリアレイと、インターフェースを有するコントローラとを備えている。メモリデバイスは、エミュレートされる第１のメモリタイプ、およびエミュレートされる第２のメモリタイプをエミュレートするように構成されている。メモリデバイスはさらに、メモリデバイスがエミュレートされる第１のメモリタイプをエミュレートする時にエミュレートされる第１のメモリ領域内にデータを記憶するように構成されており、また、メモリデバイスがエミュレートされる第２のメモリタイプをエミュレートする時にエミュレートされる第２のメモリ領域内にデータを記憶するように構成されている。 （もっと読む）

【課題】記憶素子の記憶特性が経時劣化した場合においても、正確なデータの維持が可能な記憶装置を提供する。
【解決手段】抵抗値が変化する記憶素子１０８を有し、記憶素子１０８の抵抗値の状態を利用してデータ保持を行うメモリセル１００と、メモリセル１００に保持されたデータを読み出す読み出し回路１０３と、電源線１０４と、第１の信号線１０５と、第２の信号線１０２と、記憶素子１０８の抵抗値の状態に従って電源線１０４の電位またはメモリセル１００に保持されたデータに対応する電位を出力する出力端子１０６と、を有し、読み出し回路１０３は、第１端子乃至第４端子を有するトランジスタ１０９を有し、トランジスタ１０９のしきい値電圧は、第４端子を介してチャネル領域に電位が与えられることにより制御が可能である。 （もっと読む）

【課題】メモリセルの電気特性が良好で、高集積化に適した不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】まずメモリゲート電極ＭＧの一方の側壁側に犠牲層ＩＬのパターンが位置する配置状態が形成される。その配置状態から、メモリゲート電極ＭＧの他方の側壁による段差部を覆うようにコントロールゲート用導電層ＣＧが形成される。コントロールゲート用導電層ＣＧに異方性エッチングを施してメモリゲート電極ＭＧの他方の側壁に沿ってコントロールゲート用導電層ＣＧを残存させることにより、コントロールゲート用導電層ＣＧからコントロールゲート電極ＣＧが形成される。 （もっと読む）

欠陥をなくすように不揮発性半導体メモリ・デバイスを修復する方法が、半導体パッケージ内に含まれる不揮発性半導体メモリ・デバイスに関するメモリ耐久性インジケータを監視するステップを含む。前記メモリ耐久性インジケータが規定の限度を超えているかどうか判断される。最後に、メモリ耐久性インジケータが規定の限度を超えているという判断に応答して、デバイスがアニール処理される。
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【課題】不揮発性メモリ回路のデータ保持特性を向上させる。
【解決手段】半導体基板１Ｓの主面のメモリセルアレイＭＲには情報電荷蓄積用の浮遊ゲート電極ＦＧが配置されている。浮遊ゲート電極ＦＧは、キャップ絶縁膜３ａと、その上に形成された絶縁膜４ａのパターンにより覆われている。さらに、半導体基板１Ｓの主面上全面には、絶縁膜４ａのパターンおよびゲート電極Ｇを覆うように絶縁膜２ａが堆積されている。絶縁膜２ａは、プラズマＣＶＤ法により成膜された窒化シリコン膜により形成されている。上記絶縁膜４ａは、低圧ＣＶＤ法により成膜された窒化シリコン膜により形成されている。このような絶縁膜４ａを設けたことにより、水や水素イオン等が浮遊ゲート電極ＦＧに拡散するのを抑制または防止できるので、フラッシュメモリのデータ保持特性を向上させることができる。 （もっと読む）

【課題】フィン型ＦＥＴのみを製造する工程に比べて大幅に工程数を増やすことなく、フィン型ＦＥＴと絶縁破壊の容易な経路を持つ電気ヒューズあるいは不揮発性メモリとをバルクシリコン基板上に形成することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板をエッチングしてフィン部を形成する。フィン部の側面を絶縁膜で覆う。不揮発性メモリ領域側において、絶縁膜をエッチングしてフィン部側面を一部露出させる。露出させたフィン部側面に酸化膜７１を形成し除去する。不揮発性メモリ領域とＤＲＡＭ領域とにおいて、フィン部側面を覆う絶縁膜をエッチングしてフィン部の側面をさらに露出させる。フィン部の露出部分にゲート絶縁膜を形成する。 （もっと読む）