【課題】スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、信頼度を低減することなく高集積化を実現する。
【解決手段】メモリ用ｎＭＩＳのメモリゲート電極ＭＧの高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さよりも２０〜１００ｎｍ高く形成することにより、メモリゲート電極ＭＧの片側面（ソース領域Ｓｒｍ側の側面）に形成されるサイドウォールＳＷ１の幅を、所望するメモリセルＭＣ１のディスターブ特性を得るために必要とする大きさとする。また、周辺用第２ｎＭＩＳ（Ｑ２）のゲート電極Ｇ２の高さを選択用ｎＭＩＳの選択ゲート電極ＣＧの高さ以下とすることにより、ゲート電極Ｇ２の側面に形成されるサイドウォールＳＷ３の幅を小さくして、シェアードコンタクトホールＣ２の内部がサイドウォールＳＷ３により埋め込まれるのを防ぐ。 （もっと読む）

【課題】ＤＲＡＭメモリセルアレイを自在に不揮発性メモリセルアレイに変更可能な半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置のメモリセルアレイには、誘電体材料を２つの電極で挟んだ構造をそれぞれ有する複数の第１メモリセルＭＣがアレイ状に配置され、指定可能な複数の領域に区分されている。メモリセルアレイの中から選択的に指定された領域において第１メモリセルＭＣに対するフォーミングが実行され、不揮発性の第２メモリセルＭＣａに変更される。これにより、ＤＲＡＭメモリセルアレイと不揮発性のＲＲＡＭメモリセルアレイを混載し、製造後に任意に領域を設定可能な半導体記憶装置を実現することができる。 （もっと読む）

【課題】ＲＯＭを形成する強誘電体メモリのダイナミック／スタティック・インプリント現象に対するデータ読み出しマージンを改善することのできる半導体記憶装置の製造方法および半導体記憶装置を提供する。
【解決手段】ＲＯＭを形成する強誘電体メモリに対し、ＲＯＭデータと逆極性のデータを書き込みを行って（工程Ｓ０１）、所定時間のベーク処理を実行し（工程Ｓ０２）、その後、ＲＯＭデータを書き込む（工程Ｓ０３）。 （もっと読む）

【課題】スクリーニングを実施しなくてもＭＯＳ容量の不良率を低減できる技術を提供することにある。
【解決手段】高電位と低電位の間にＭＯＳ容量ＭＯＳ１とＭＯＳ容量ＭＯＳ２とを直列に接続して直列容量素子を形成する。そして、この直列容量素子と並列にポリシリコン容量ＰＩＰ１とポリシリコン容量ＰＩＰ２を接続する。具体的に、ＭＯＳ容量ＭＯＳ１の下部電極を構成する高濃度半導体領域ＨＳ１とＭＯＳ容量ＭＯＳ２の下部電極を構成する高濃度半導体領域ＨＳ２とを接続する。さらに、ＭＯＳ容量ＭＯＳ１の上部電極を構成する電極Ｅ１を低電位（例えば、ＧＮＤ）に接続し、ＭＯＳ容量ＭＯＳ２の上部電極を構成する電極Ｅ３を高電位（例えば、電源電位）に接続する。 （もっと読む）

【課題】内部電源回路においてレーザアタックの有無を精度良く判定するための技術を提供する。
【解決手段】半導体装置は不揮発性メモリを含み、上記不揮発性メモリは内部電源回路を含む。上記内部電源回路は、電圧生成回路と、その出力電圧を分圧する分圧回路（１００）とを含む。さらに、上記内部電源回路は、上記分圧回路の第１タップからの出力電圧と基準電圧とを比較する第１コンパレータ（１０５）と、上記分圧回路の第２タップからの出力電圧と上記基準電圧とを比較する第２コンパレータ（１０４）と、上記第２コンパレータの出力に基づいてレーザアタックの有無を判定する判定回路（１０６）とを含む。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定することによりレーザアタックの有無を精度良く判定可能にする。 （もっと読む）

【課題】低電圧かつ高速動作が可能で、しかも可逆的に安定した書き換え特性を有する不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置の提供。
【解決手段】第１電極１０３と、第２電極１０８との間に介在され、両電極１０３，１０８間に与えられる極性の異なる電気的信号に基づいて可逆的に抵抗値が変化する抵抗変化層１０７とを備え、この抵抗変化層１０７は、ＺｒＯ_ｘ（但し、０．９≦ｘ≦１．４）で表される組成を有する第１のジルコニウム酸化物層と、ＺｒＯ_ｙ（但し、１．９＜ｙ＜２．０）で表される組成を有する第２のジルコニウム酸化物層とが積層された積層構造を少なくとも有している。 （もっと読む）

【課題】メモリセル領域の面積を削減できる混載メモリ装置を提供する。
【解決手段】本発明に係る混載メモリ装置は、ＳＲＡＭと、ＲＯＭとを備える混載メモリ装置１００であって、行列状に配置された複数の第１のメモリセル１１０及び複数の第２のメモリセル１１１とを備え、複数の第１のメモリセル１１０はそれぞれ、ＳＲＡＭセル１２０とＲＯＭセル１３０とを含み、複数の第２のメモリセル１１１はそれぞれ、ＳＲＡＭセル１２０を含み、かつＲＯＭセル１３０を含まず、複数の第１のメモリセル１１０はそれぞれ、少なくとも一つの第２のメモリセル１１１と隣接して配置される。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の特性を向上させる。
【解決手段】シリコン基板１上のメモリ領域Ｒｍに不揮発性メモリを形成する工程であって、シリコン基板１の主面に選択ゲート電極ＣＧを形成し、いずれか一方の側壁面に隣り合うダミーゲートＤＧを形成する。その後、ダミーゲートＤＧをイオン注入マスクとしたイオン注入Ｄ０１によって、メモリソース・ドレイン領域ＳＤｍを形成する。その後ダミーゲートＤＧを除去し、ダミーゲートＤＧが配置されていた箇所に、電荷蓄積膜とメモリゲート電極とを順に形成することで、メモリゲート電極の側方下部にメモリソース・ドレイン領域ＳＤｍが配置された構造を形成する。本工程では、メモリソース・ドレイン領域ＳＤｍを形成するためのイオン注入Ｄ０１を施した後に、電荷蓄積膜とメモリゲート電極とを形成する。 （もっと読む）

【課題】書換え速度の低下を招くことなく、書換えストレス印加前だけでなく書換えストレス印加後のリテンション寿命を長くできる不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板ＳＵＢとゲート電極層ＧＥとの間のゲート絶縁膜ＧＩは、第１のシリコン酸化膜ＯＸ１と、第１のシリコン窒化膜ＮＩ１と、第２のシリコン酸化膜ＯＸ２と、第２のシリコン窒化膜ＮＩ２と、第３のシリコン酸化膜ＯＸ３とからなっている。第２のシリコン酸化膜ＯＸ２は１ｎｍ以下の厚みを有している。第２のシリコン窒化膜ＮＩ２は第１のシリコン窒化膜ＮＩ１よりも厚い厚みを有している。 （もっと読む）

【課題】トランジスタを絶縁破壊させることなく、記憶素子において確実にデータの書き込みを行うことを課題とする。
【解決手段】半導体記憶装置は、電位制御回路１００と、ゲート端子、ソース端子、及びドレイン端子を有するトランジスタ１０１と、電位供給端子１０２と、第１端子及び第２端子を有する記憶素子１０３と、を有する。データ書き込み時において、記憶素子１０３の第２端子には負電位が与えられる。また、トランジスタ１０１のゲート端子とソース端子の電位差が、トランジスタ１０１の閾値電圧以上であり、且つトランジスタ１０１の絶縁耐圧以下である。また、記憶素子１０３の第１端子と第２端子の電位差が、トランジスタ１０１の絶縁耐圧より高く、且つ記憶素子１０３の書き込みに必要な電圧以上である。 （もっと読む）

【課題】不揮発性メモリの高速化を小面積で実現する。
【解決手段】例えば、ＳＲＡＭに代表される低集積で高速なメモリアレイ５３を半導体基板上に形成し、その上層にフラッシュメモリに代表される高集積で低速なメモリアレイ５４を形成する。メモリアレイ５４は、各メモリセルのチャネルが縦方向に形成され、小面積での大容量化が図られている。メモリアレイ５３とメモリアレイ５４は、データ線等が適宜共通化されており、外部からメモリアレイ５４に書き込みを行う際には、メモリアレイ５３に書き込みを行い、メモリアレイ５３からメモリアレイ５４に転送を行う。 （もっと読む）

【課題】基板上に形成される、ワード線長およびビット線長が異なるＳＲＡＭの動作速度を、簡単な構成により最適化する半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置は、基板上の第１の領域に形成された第１のＳＲＡＭ２０Ａと、基板上の第２の領域に形成された第２のＳＲＡＭ２０Ｂと、を備え、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬの方がビット線ＢＬよりも長く、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬの方がワード線ＷＬよりも長く、第１のＳＲＡＭ２０Ａでは、ワード線ＷＬが、ビット線ＢＬを構成する配線層よりも下の配線層に形成され、第２のＳＲＡＭ２０Ｂでは、ビット線ＢＬが、ワード線ＷＬを構成する配線層よりも下の配線層に形成される。 （もっと読む）

【課題】不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供する。
【解決手段】マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。前記第１回路のゲート耐圧は前記第２回路のゲート耐圧より低い。 （もっと読む）

【課題】不揮発性半導体記憶装置の性能を向上させる。
【解決手段】同一のシリコン基板１上に、制御ゲート電極ＣＧｓおよび側壁メモリゲート電極ＭＧｓを有するスプリットゲート型メモリセルＭ１Ａと、シングルメモリゲート電極ＭＧｕを有するシングルゲート型メモリセルＭ２とを備える不揮発性半導体記憶装置において、第１領域Ｒ１に制御ゲート絶縁膜ＩＣｓを介して制御ゲート電極ＣＧｓを形成し、第１領域Ｒ１には電荷蓄積膜ＩＭｓを介して側壁メモリゲート電極ＭＧｓを形成し、同時に、第２領域Ｒ２には電荷蓄積膜ＩＭｕを介してシングルメモリゲート電極ＭＧｕを形成する。その際、側壁メモリゲート電極ＭＧｓとシングルメモリゲート電極ＭＧｕとは同一の工程で形成し、制御ゲート電極ＣＧｓと側壁メモリゲート電極ＭＧｓとは、互いに電気的に絶縁された状態で、互いに隣り合って配置されるようにして形成する。 （もっと読む）

【課題】リテンション耐性の良好な不揮発性半導体記憶装置を提供する。
【解決手段】１つのメモリセルＭＣが導電性電荷蓄積層と絶縁性電荷蓄積層ＥＣＳとを有している。導電性電荷蓄積層はフローティング電位を有する第１のゲート電極層ＧＥ１であり、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に第１のゲート絶縁層ＧＩ１を介して形成されている。絶縁性電荷蓄積層ＥＣＳは第２のゲート絶縁層ＧＩ２に含まれ、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上に形成されている。第１のゲート電極層ＧＥ１上のコントロールゲート部分ＣＧと第２のゲート絶縁層ＧＩ２上のメモリゲート部分ＭＧとは電気的に接続されている。 （もっと読む）

【課題】電気ヒューズ回路の省面積化を達成し、かつ電気ヒューズ誤切断防止回路を構築する。
【解決手段】独立した１つの電源スイッチ回路３００に加えて、一端が該電源スイッチ回路の出力に接続されたヒューズ素子２０１と、該ヒューズ素子の他端に接続された第１のＭＯＳトランジスタ２０２とから構成されるヒューズビットセル２００を複数有し、更にＥＳＤ対策として接地電位と電源スイッチ回路の出力ＶＧＢとの間にダイオード４００が接続されている。ヒューズビットセル２００を構成するトランジスタのゲート酸化膜厚は、高電圧Ｉ／Ｏ系トランジスタではなく、低電圧ロジック系トランジスタのゲート酸化膜厚と等しくする。 （もっと読む）

【課題】複雑な工程を経ることなく不揮発性半導体記憶素子を製造する。
【解決手段】不揮発性半導体記憶素子１０は、絶縁基板１１と、絶縁基板１１上に設けられ、ソース領域１３ｓ、チャネル領域１３ｃ、及びドレイン領域１３ｄが形成された半導体層１３と、半導体層１３を覆うように設けられたゲート絶縁膜１４と、ゲート絶縁膜１４内に、半導体層１３のチャネル領域１３ｃに対応するように埋設されたメモリ用金属粒子層１５と、ゲート絶縁膜１４上に、半導体層１３のチャネル領域１３ｃに対応するように設けられたゲート電極１６と、を備える。 （もっと読む）

【課題】メモリセル領域とその周辺回路領域とを含んで構成される半導体装置において、メモリを構成するＭＯＳＦＥＴのしきい値のばらつきを小さくできる半導体装置を提供する。
【解決手段】それぞれＭＯＳＦＥＴを有してなる複数のメモリセルが形成されたメモリセル領域とＭＯＳＦＥＴを回路が形成された周辺回路領域を備えた半導体装置において、メモリセル領域のＭＯＳＦＥＴは、周辺回路領域の少なくとも一部のＭＯＳＦＥＴとは異なるゲート構造を有し、ゲート絶縁膜及びゲート電極のうちの少なくとも一方の組成が一部のＭＯＳＦＥＴとは異なる。 （もっと読む）

【課題】書き込んだデータの改ざんを防止したメモリ及び半導体装置を提供する。
【解決手段】メモリ回路と、書き込み回路と、読み出し回路と、を具備する構成とする。メモリ回路は、２値データ”０”及び”１”を書き込み可能なメモリセルが複数配置されたメモリセルアレイを含む構成とする。書き込み回路は、メモリ回路に含まれるメモリセルの一に２値データ”０”又は”１”の一方を書き込む第１の書き込み回路と、２値データ”０”又は”１”の他方を書き込む第２の書き込み回路と、を含む構成とする。 （もっと読む）

【課題】不揮発性メモリの消去動作における基板電流の最大値を低減すること。
【解決手段】本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。不揮発性メモリは、ソース電極とゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を備える。前記消去モードにおいて、ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。 （もっと読む）