【課題】用途に応じて装置寿命と記憶容量との優先度を変更可能な半導体記憶装置管理システム、半導体記憶装置、半導体記憶装置管理システムの制御方法およびプログラムを提供すること。
【解決手段】データを記憶する半導体メモリ領域２１と、当該半導体メモリ領域２１内の不良ブロックを代替する不良ブロック代替領域２２と、を有する半導体記憶装置２を管理する半導体記憶装置管理システム１であって、半導体メモリ領域２１の総ブロック数と不良ブロック代替領域２２の総ブロック数との割合を変更する割合変更手段と、割合変更手段による変更に基づいて、半導体メモリ領域２１または不良ブロック代替領域２２の内、消費されていない一部の未消費ブロックを他方の領域に割り当てる割当手段と、を備えた。 （もっと読む）

【課題】ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした上で、ＣＰＵシステムを高速化し、無線タグの通信性能の向上を行う。
【解決手段】ＣＰＵが搭載されている無線タグにＲＦバッテリー付きのＳＲＡＭを搭載することで、ＣＰＵシステムの高速化による通信性能を向上させる。また、ＣＰＵ搭載無線タグのメモリ内のデータの書き換えを可能にした。ＲＦバッテリーは、アンテナ回路と、電源部と、蓄電装置と、を有する。ＳＲＡＭとＲＦバッテリーとを組み合わせることで、ＳＲＡＭに不揮発性メモリとしての機能を持たせる。 （もっと読む）

【課題】有機化合物を含む層を有する素子が設けられたフレキシブルな記憶装置及び半導体装置を歩留まり高く作製する。また、信頼性の高いフレキシブルな記憶装置及び半導体装置を歩留まり高く作製する。
【解決手段】剥離層を有する基板上に素子層及び素子層を封止する絶縁層を有する積層体を形成し、剥離層から積層体を剥離してフレキシブルな記憶装置及び半導体装置を作製する方法であって、素子層において第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成する。また、第１の電極層及び第２の電極層からなる一対の電極間に有機化合物を含む層を有する記憶素子を含み、少なくとも一方の電極層はスズを含む合金層で形成されるフレキシブルな記憶装置及び半導体装置である。 （もっと読む）

【課題】低消費電力化を図ると共に、量産性を向上させることができる半導体装置を提供する。
【解決手段】半導体装置は、ＳＲＡＭ部とＤＲＡＭ部を有している。ＳＲＡＭ部は、データを記憶するラッチ回路（図示せず）を有するセルＣＥＬＬ１を複数有している。ＤＲＡＭ部は、データを記憶するキャパシタ（図示せず）を有するセルＣＥＬＬ２と、このセルＣＥＬＬ２のデータを読み出して出力するセンスアンプＳＡを複数有している。このような半導体装置において、ＳＲＡＭセルの書き込み又は読み出し動作マージンを拡大するようＳＲＡＭの回路設計を行う。このＳＲＡＭセルの回路設計に応じて、ＤＲＡＭのセンスアンプを略同一構成となるよう設計する。設計手段として、例えば、データを保護するためにＳＲＡＭセルＣＥＬＬ１に設けた読み出し用トランジスタ３７をＤＲＡＭのセンスアンプＳＡにも設ける。 （もっと読む）

【課題】電気光学装置を構成する基板上に直接不揮発性メモリを形成することができ、しかも良好に動作する高信頼性のものを得る、電気光学装置の製造方法、電気光学装置、及び電子機器を提供する。
【解決手段】不揮発性メモリ１１０ａ，１１０ｂを構成する半導体層を形成するとともに、画素部及び駆動回路の少なくとも一方のスイッチング素子を構成する半導体層を形成する。半導体層を覆って第１の絶縁膜３５とフローティングゲート電極３６とを順に形成し、フローティングゲート電極３６を覆って第２の絶縁膜３７を形成する。第２の絶縁膜３７上にゲート電極３８を形成する。ゲート電極３８及びフローティングゲート電極３６をマスクにして絶縁膜１８をエッチングした後、第３の絶縁膜４０を形成する。そして、第３の絶縁膜４０を介し、フローティングゲート電極３６上にコントロールゲート電極６０を形成し、電気光学装置を製造する。 （もっと読む）

ワードライン及びビットラインに接続されると共に、マスクプログラムが可能で、かつワンタイムプログラムが可能なメモリセルを有するメモリアレイを提供する。メモリアレイの全てのメモリセルは、ワンタイムプログラム可能なメモリセルとして構成される。あらゆる数のこれらのワンタイムプログラム可能なメモリセルは、拡散マスクプログラミングもしくは接点／ビアマスクプログラミングのようなマスクプログラミングによって、マスクプログラム可能なメモリセルに変換できる。両方のタイプのメモリセルが、同じ材料で構成されるので、そのようなハイブリッドメモリアレイの製造は単純化され、従って、わずか１つの共通の製造工程のステップが必要とされる。マスクプログラム可能なメモリセルの不注意なユーザプログラミングは、プログラミングロック回路によって抑制されている。
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【課題】基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法を提供する。
【解決手段】絶縁表面を有する基板１０上に形成された第１の電極１１と、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２と、第１の電極１１上及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３と、シリコン膜１３上に形成された第２の電極１４と、を有し、第１の電極１１又は第２の電極１４は、シリコン膜１３と合金化する材料で形成されているメモリ素子を複数有している。 （もっと読む）

【課題】 埋め込みビット線構造の半導体記憶装置において、当該ビット線構造に起因する諸々の問題を解決し、確実なシリサイド形成を行なうことを可能とし、低抵抗で更なる微細化・高速動作化を実現する。
【解決手段】 ビット線１１と不純物拡散層１４は、各々の一端が重畳されて接続されており、周辺回路領域３における選択トランジスタのソース／ドレイン１７の表層及び重畳部位１４ａを含む不純物拡散層１４の表層に高融点金属、ここではＴｉとＳｉとのシリサイド化が施され、チタンシリサイド層１８が形成されている。 （もっと読む）

【課題】ＳＲＡＭセルのダイナミックスタビリティを考慮して、メモリセルの安定性をさらに増大させる。
【解決手段】フラッシュメモリセルのフローティングゲート（ＦＧ）およびコントロールゲート（ＣＧ）を製造する工程を利用して、容量素子（Ｃ１，Ｃ２）を、記憶ノード（ＳＮ，／ＳＮ）に接続する。すなわち、ＳＲＡＭセルの負荷トランジスタ（ＰＴ１，ＰＴ２）およびドライバトランジスタ（ＮＴ１，ＮＴ２）のゲート電極を、フローティングゲートと同一層の配線で形成し、コントロールゲートと同一の配線層の配線を、負荷およびドライバトランジスタのゲート電極と整列して配置するキャパシタ電極として形成する。 （もっと読む）

【課題】ＳＲＡＭセルに必要な配線層を減らすことができる半導体装置及びその設計方法を提供すること。
【解決手段】半導体装置は、ビットライン２２が容量素子３１より下方にあるスタック型の構成を有するＤＲＡＭとＳＲＡＭとが混載されてなる。そして、ＳＲＡＭのノード間接続２４は、ＤＲＡＭの容量下部電極３２が形成される層以下であって、ビットライン２２が形成される層以上の層の、例えば容量コンタクト２３と同じ層に形成されている。 （もっと読む）

【課題】下部領域にコンタクトを通じて電気的に連結される配線を形成する方法を提供する。
【解決手段】本発明の配線の形成方法は、複数の第１領域と、前記第１領域の間に各々配置された複数の第２領域とを有する基板上に絶縁膜を形成し、前記絶縁膜上に前記絶縁膜を貫通する第１コンタクトを通じて各々対応する前記第１領域に電気的に連結される複数の第１配線を形成し、前記第１配線の側面にスペーサを形成し、隣り合う前記スペーサの間の前記絶縁膜を除去して隣り合う前記第１コンタクトの間に対応する前記第２領域を露出する複数のコンタクトホールを形成し、対応する前記コンタクトホールを埋める複数の第２コンタクトを形成して対応する前記第２コンタクトに電気的に連結される複数の第２配線を形成することを特徴とする。 （もっと読む）

【課題】複数のスタックコンタクトが近接して設けられる場合にも、これを安定的に形成する。
【解決手段】半導体装置１００中の一対の隣接するスタックコンタクト１４１およびスタックコンタクト１４３において、第一層間絶縁膜１０９より厚い第二層間絶縁膜１１４を貫通するプラグ１３９の中心間距離が、第一層間絶縁膜１０９を貫通するプラグ１３５の中心間距離よりも大きくなるように、プラグ１３５およびプラグ１３９を配置する。 （もっと読む）

【課題】不揮発性集積回路メモリ装置を提供する。
【解決手段】本発明の不揮発性集積回路メモリ装置は、同一な伝導性を有する電気的に分離された第１及び第２ウェルを含む半導体基板と、前記第１ウェル上の複数の第１不揮発性メモリセルトランジスタと、前記第２ウェル上の複数の第２不揮発性メモリセルトランジスタと、前記複数の第１及び第２不揮発性メモリセルトランジスタに電気的に連結されるローカルコントロールゲートラインと、前記ローカルゲートラインとグローバルコントロールゲートラインの間に電気的に連結されるグループ選択トランジスタと、を含む。より詳細には、前記グループ選択トランジスタは、前記グループ選択トランジスタのゲートに印加されたグループ選択ゲート信号に応じて、前記ローカルコントロールゲートライン及び前記グローバルコントロールゲートラインを電気的に断続するように設定される。 （もっと読む）

【課題】互いに異なる相変化物質を有するメモリセルを備える相変化メモリ素子、それに関連した方法及びシステムを開示する。
【解決手段】相変化メモリ素子は集積回路基板及び前記集積回路基板上に配置された第１及び第２相変化メモリ要素を備える。前記１相変化メモリ要素は第１結晶化温度を有する第１相変化物質を備える。前記２相変化メモリ要素は第２結晶化温度を有する第２相変化物質を備える。前記第１及び第２相変化メモリ要素を互いに異なる温度においてプログラムできるように前記第１及び第２結晶化温度は互いに異なる。それに関連した方法及びシステムも提供する。 （もっと読む）

本発明は、不揮発性メモリ装置に関し、この不揮発性メモリ装置は、格納すべき外部データ（Ｄ１）を不揮発性メモリ装置に供給する入力と、第１不揮発性メモリブロック（１００）および第２不揮発性メモリブロック（２００）と、を備え、第１不揮発性メモリブロック（１００）および第２不揮発性メモリブロック（２００）を、単独のチップ（１０）上に設け、第１不揮発性メモリブロック（１００）および第２不揮発性メモリブロック（２００）は異なるタイプの構成とし、これにより第１不揮発性メモリブロック（１００）および第２不揮発性メモリブロック（２００）の双方に分散して（Ｄ１′、Ｄ１″）格納した外部データ（Ｄ１）から、データを取得するためには、第１不揮発性メモリブロックおよび第２不揮発性メモリブロックは互換性のない外部攻撃技術を必要とする。本発明は、さらに不揮発性メモリ装置内のデータを保護する方法に関する。
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【課題】新規な構成を有するライトワンス型の抵抗変化型記憶装置を提供する。
【解決手段】第１の電極と、第２の電極と、前記第１の電極と前記第２の電極との間に形成された薄膜とを備え、前記薄膜は遷移金属を含む酸化物を含有し、第１のレベル以上の電気パルスを前記第１の電極および前記第２の電極を介して前記薄膜に加えると前記第１の電極および前記第２の電極の間の電気抵抗が不可逆的に変化する。 （もっと読む）

【課題】消費電力の低下が可能な半導体装置及びメモリ回路、並びにこれらの動作方法を提案することを課題とする。
【解決手段】演算回路１０２と制御回路１０３とを具備する演算処理回路１０１と、ＲＯＭ１０５とＲＡＭ１０６とを具備するメモリ回路１０４とを有し、演算処理回路１０１とメモリ回路１０４は、アドレスバス１０７及びデータバス１０８を介して接続され、ＲＯＭ１０５は、演算処理回路１０１を用いて実行される機械語プログラムのデータが格納されており、ＲＡＭ１０６は、複数のバンクを有し、機械語プログラムが実行した際の処理データが、複数のスタックに分割されて複数のバンクに格納され、複数のバンクに格納される複数のスタックにおいて、機械語プログラム終了まで使用されないスタックが省かれ、連続したスタックが同一のバンクに書き込まれるように、機械語プログラムに基づいて演算処理回路が動作する。 （もっと読む）

【課題】 不揮発性記憶素子を有する半導体装置の高集積化及び書換回数向上を図る。
【解決手段】 第１のＭＯＮＯＳ型不揮発性記憶素子と、前記第１のＭＯＮＯＳ型不揮発性記憶素子よりもゲート幅が広い第２のＭＯＮＯＳ型不揮発性記憶素子とを同一基板に混載し、前記第１のＭＯＮＯＳ型不揮発性記憶素子を書換回数が少ないプログラムのデータ記憶用として用い、前記第２のＭＯＮＯＳ型不揮発性記憶素子を書換回数が多い処理データ記憶用として用いる。 （もっと読む）

【課題】ＤＲＡＭ装置と同等の動作速度を維持しかつ電源切断時にデータを記憶する。
【解決手段】第１の制御用信号線に第１制御端子が接続され、第１の端子がビット線に接続された第１の電界効果トランジスタと、一端が上記第１の電界効果トランジスタの第２の端子に接続され、他端が第１の基準電位に接続されたキャパシタと、第１の電界効果トランジスタの第２の端子と上記キャパシタの一端が接続された記憶ノードに第３の端子が接続され、第２の制御端子が第２の制御用信号線に接続された第２の電界効果トランジスタと、一端が第２の電界効果トランジスタの第４の端子に接続され、他端が第２の基準電位に接続された不揮発性記憶素子とを有し、リフレッシュ動作の一分を代替すると共に電源オフ時に情報を記憶する。 （もっと読む）

【課題】メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。
【解決手段】ワード線と、ビット線と、ワード線及びビット線に電気的に接続されたメモリセルを有する半導体装置において、ビット線に接続され、ビット線の電位をメモリセルに保持されたデータを読み出すための電位にするプリチャージ回路を有し、プリチャージ回路はビット線毎に設けられており、ビット線毎にメモリセルに保持されたデータを読み出すための電位にする構成とする。 （もっと読む）