メモリセル及び不揮発性記憶装置
【課題】DRAM装置と同等の動作速度を維持しかつ電源切断時にデータを記憶する。
【解決手段】第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、一端が第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子とを有し、リフレッシュ動作の一分を代替すると共に電源オフ時に情報を記憶する。
【解決手段】第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、一端が第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子とを有し、リフレッシュ動作の一分を代替すると共に電源オフ時に情報を記憶する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、揮発性記憶装置に不揮発性機能を付加したメモリセル及び不揮発性記憶装置に関し、特にDRAM(Dynamic Randam Access Memory)セルに不揮発性記憶素子を有する不揮発性メモリセルを付加したメモリセル及び不揮発性記憶装置を提供することにある。
【背景技術】
【0002】
図11に従来のDRAM装置300の全体ブロック構成とメモリセルの回路構成を示す。DRAM装置300は、ワード線ドライバ/不揮発性記憶素子駆動回路310、メモリセルアレイ320、デコーダ/コントロール回路340、セルプレート電位(Vcp)発生回路350、ライトバッファ/センスアンプ360などで構成されている。
このメモリセルアレイ320はメモリセルC0,0〜Cn−1,m−1がn行m列のマトリクス状に配置され、各メモリセルC0,0〜Cn−1,m−1はセレクトトランジスタとキャパシタで構成されている。
図11に示す、メモリセルC0,0〜Cn−1,m−1が1T(トランジスタ)−1C(キャパシタ)で構成されるDRAM装置300は、半導体における最も一般的なメモリとして、あらゆる用途に広く用いられ、高速性能や安定動作の面で非常に優れている。
しかしながら、電源を切ると記憶情報が消失してしまうので、不揮発性メモリ用にはそのままでは用いることができない。また、電源投入期間中でも一定時間ごとにリフレッシュと呼ばれる記憶保持動作が必要である。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、NOR(ノア)型、NAND(ナンド)型ともに書込み・消去速度が10マイクロ秒〜10ミリ秒と遅く、書換え回数が10万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
特許文献3には、メモリセルが不揮発性記憶素子とアクセストランジスタのみで構成された他の不揮発性記憶装置が開示されている。
【特許文献1】特開平5−226667号公報
【特許文献2】特開2005−25914号公報
【特許文献3】特開2005−216387号公報
【特許文献4】特開2005−268591号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上述したように、電源切断時にDRAM装置の記憶情報を退避させる方法としては、外部のNOR型やNAND型フラッシュメモリを用いる方法が使われているが、大きなバス配線容量や外部接続端子容量を充放電するために、データ転送のための消費電力が大きくなる点、フラッシュメモリへの書込み・消去速度が遅いためにデータ転送時間が長くなってしまう問題があり、種々のシステムに広く用いるには動作上不適当である。
さらに、ビット線容量の充放電を伴うリフレッシュ動作で電力が消費されるために、集積度増大に伴うDRAM装置のスタンバイ消費電力が増加する問題がある。
また不揮発性記憶装置の例とした、特許文献3に不揮発性記憶素子とアクセストランジスタのみでメモリセルが構成され不揮発性記憶装置が開示されている。この場合通常動作中、不揮発性記憶素子に外部からデータを書き込むとき時間がかかるので、DRAM装置と比較して動作速度が遅くなる点、書き換え回数に制限があるため、DRAM装置のようにワークメモリ用途に用いるのが困難である点、に問題がある。
本発明は上記問題に鑑みてなされたものであり、その目的はDRAM装置に不揮発性機能を付加した記憶装置を提供することにある。ここで、DRAM装置の不揮発性機能付加とは、(1)電源切断時の記憶情報の退避(以下「セーブ動作」と呼ぶ。)と電源投入時の退避情報の再読み込み動作(以下「リストア動作」と呼ぶ。)、(2)リフレッシュ動作の省略(一部代替)動作、を示す。
【課題を解決するための手段】
【0004】
本発明のメモリセルは、第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、上記第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、一端が上記第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子とを有する。
【0005】
本発明の不揮発性記憶装置は、マトリクス状に配置された不揮発性記憶素子を有するメモリセルと、前記メモリセルのアクセス用第1の電界効果トランジスタのゲート端子を行方向に共通に接続するワード線と、前記第1の電界効果トランジスタのドレイン端を列方向に共通に接続するビット線と、前記不揮発性記憶素子の一端を行方向に共通に接続する第2の基準電位供給線と、前記不揮発性記憶素子の制御用電界効果トランジスタのゲート端子を行方向において共通に接続する第2の信号線とを有し、前記メモリセルは、前記ワード線にゲートが接続され、ドレインが前記ビット線に接続された前記第1の電界効果トランジスタと、一端が前記第1の電界効果トランジスタのソースに接続され、他端が基準電位に接続されたキャパシタと、前記第1の電界効果トランジスタのソースと上記キャパシタの一端が接続された記憶ノードにドレインが接続され、ゲートが前記第2の信号線に接続された制御用の第2の電界効果トランジスタと、一端が前記第2の電界効果トランジスタのソースに接続され、他端が前記第2の基準電位供給線に接続された不揮発性記憶素子とを有する。
【0006】
本発明の不揮発性記憶装置は、アドレスデータ、クロック、制御信号などが供給され、前記アドレスデータをデコードし所定のタイミングで第1の制御信号即ちワード線選択信号が生成されるデコーダ/コントロール回路と、前記ワード線選択信号が供給され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ/駆動回路と、前記メモリセルを選択するための前記ワード線ドライブ信号とビット線制御信号により選択される揮発性の第1のメモリセルと、該揮発性の第1のメモリセルの記憶ノードに接続され、第2と第3の制御信号により制御され、前記揮発性の第1のメモリセルとデータの授受と記憶、消去を行う不揮発性の第2メモリセルとを有する前記メモリセルがマトリクス状に配置されたメモリセルアレイと、前記揮発性の第1のメモリセルのセレクトトランジスタに接続された前記ビット線を介して、データの書込み読出しを行うライトバッファ/センスアンプとを有する。
揮発性の第1のメモリセルに不揮発性のメモリセルを設けることにより、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行う。
また、電源をオフするときは、揮発性メモリセルのデータを不揮発性メモリセルに転送し、そこに記憶することにより電源オフ期間中データを保存する。
【発明の効果】
【0007】
本発明のメモリセル及び不揮発性記憶装置は、DRAM装置の動作速度や使いやすさを保ったまま、電源切断時の記憶情報の退避(セーブ動作)と電源投入時の退避情報の再読み込み(リストア動作)と、リフレッシュ動作の省略(一部代替)、という不揮発性機能を実現することができる。
【発明を実施するための最良の形態】
【0008】
図1に本発明の第1の実施形態のメモリセル100の構成を示し、図2にメモリセル100を構成する不揮発性記憶(不揮発性可変抵抗)素子7の電気特性、I(電流)−V(電圧)特性とR(抵抗)−V(電圧)特性を示す。
なお、不揮発性記憶(ARAM)素子7の動作メカニズム等に関しては前述の参照文献3に詳しく記載されている。
以後用語を明確にするため、DRAMセルに相当するセルを揮発性メモリセル(または単にDRAMセル)、不揮発性機能を有するセルを不揮発性メモリセルとし、これらをまとめて1個のセルユニットとした回路をメモリセルと定義する。
【0009】
まず、図1に本発明の第1の実施形態であるメモリセル100の回路構成を示す。
このメモリセル100は、揮発性のDRAMセル(揮発性メモリセル)と不揮発性メモリセルとで構成されている。DRAMセルは、NMOSトランジスタ1とキャパシタ2で構成され、不揮発性メモリセルはNMOSトランジスタ6と不揮発性記憶素子7で構成される。
次に、これらの素子の接続構成について述べる。セレクトトランジスタのNMOSトランジスタ1のドレインはビット線3に接続され、ゲートはワード線4に、またソースはキャパシタ2の一方の端子と電荷転送用のNMOSトランジスタ6のドレインに接続される。キャパシタ2の他方の端子は、セルプレート電極(VCP)の端子に接続される。
NMOSトランジスタ6のゲートは不揮発性記憶素子制御信号線(NV−EN線)8に接続され、ソースは不揮発性記憶素子7の一方の端子に接続される。またこの不揮発性記憶素子7の他方の端子は不揮発性記憶素子電源(PWR線)9に接続される。
なお、不揮発性記憶素子制御信号線(NV−EN線)8と不揮発性記憶素子電源(PWR線)9に供給される制御信号については、後でタイミングチャートを用いて詳細に説明する。
【0010】
図2(a),(b)に不揮発性記憶素子7に不揮発性の可変抵抗素子を用いた場合の電気的特性を示す。なお、この不揮発性記憶素子7は不揮発性の可変抵抗素子に限定されるものでなく、電圧、電流、その他の電気的作用により所定の電気的特性、例えば「1」または「0」に対応するデータを電源切断後に保持するものであれば良い。
図2(a)に不揮発性記憶素子7の電流−電圧(I−V)特性を示す。印加電圧が0[V]付近の初期状態では抵抗値が大きく電流が流れにくい状態であるが、書き込み閾値電圧Vwの0.5〜1[V]以上になると、抵抗値が急激に減少し、その結果電流が流れるようになる。このとき、不揮発性記憶素子7の抵抗値は高抵抗値から低抵抗値へと変化し、その抵抗値を維持する。そして、印加電圧をさらに増加すると不揮発性記憶素子7がオーミック特性を示し、電流が電圧に比例して流れる。その後、印加電圧を減少して0Vに戻しても不揮発性記憶素子7はその低抵抗値を保持し続ける。
【0011】
次に、負の電圧を不揮発性記憶素子7に印加し、この印加電圧をさらに負電圧側に大きくしていくとそれに伴い電流は増加するが、消去閾値電圧−Veになると電流が急激に減少する。そのとき、不揮発性記憶素子7の抵抗値は初期状態と同じ高抵抗へと変化し、その抵抗値を維持する。その後、印加電圧を0Vに戻しても不揮発性記憶素子7はその高抵抗値を保持し続ける。
【0012】
図2(b)に不揮発性記憶素子7の電圧と抵抗値の特性を示す。不揮発性記憶素子7に印加する電圧の範囲が−Ve〜Vwのとき、抵抗値が大きく変化し、書込み時の抵抗値は小さく、消去時の抵抗値は大きい。この抵抗の変化比は約101〜105程度である。
また、印加電圧をVw以上または−Ve以下にしても、この不揮発性記憶素子7は、書込みまた消去時における抵抗値を維持する。
このように、不揮発性記憶素子7は上述した電圧−電流(または電圧―抵抗)特性を有しているため記憶機能を有するので、この不揮発性記憶素子7をDRAMセルと組み合わせて不揮発性のメモリセルとこれを用いた不揮発性記憶装置を実現することができる。
また、不揮発性記憶素子(ARAM)7として、可変抵抗素子の例に示したが、この抵抗のON/OFF変化比は100倍程度要求される。他の可変抵抗素子として、例えばカルコゲナイト系相変化メモリがある。
不揮発性記憶素子7は可変抵抗素子に限定されるものでなく、他の記憶動作型の例として不揮発性記憶素子7に印加される電圧を可変してデータを書き込/消去できる不揮発性のFeRAM(強誘電体キャパシタ)がある。
【0013】
次に、図1に示したメモリセル100の動作について、図3〜図8に示す各動作モードのタイミングチャートを用いて説明する。
図3及び図4は、それぞれ一般的なDRAMセルの読出し動作時、書込み動作時におけるメモリセル周りの動作を説明するタイミングチャートである。最近はシンクロナスDRAM装置が一般的であるが、説明を簡素化するためにEDO(Extended Data Out)DRAM装置をDRAM部分の動作例として説明する。
【0014】
まず、図3のタイミングチャートを用いて、アクセストランジスタ(NMOSトランジスタ(NチャネルMetal Oxide Smiconductor))1とキャパシタ2で構成される揮発性メモリセルから外部へデータを読み出す動作について説明する。
例えばキャパシタ2とNMOSトランジスタ1からなる揮発性メモリセルの読出し動作時には/RAS(Row Address Strobe)入力(RASの反転)信号の立下りエッジで行アドレスXが確定し(図3(c))、あるワード線4が選択されて高電位になる(図3(h))。すると、(揮発性メモリセルの)セル内部記憶ノード10の電位状態に応じてビット線3が基準電位に対して僅かに高電位または低電位に変化する(図3(g))。この状態でビット線3に接続されたセンスアンプを活性化させることにより、ビット線3およびセル内部記憶ノード10の電位をVDD(電源電圧)または0(グランド電位)まで駆動させる(図3(i))。
その後/CAS(Column Address Strobe)(CASの反転)信号の入力の立下りエッジで列アドレスYが確定しあるビット線が選択されて(図3(b),(c))、そのビット線の電位状態に応じて出力端子に「1」または「0」のデータが出力される。その後、/RAS信号の入力の立上りエッジでワード線4が低電位に戻り(図3(a),(h))、セル内部記憶ノード10がビット線3から電気的に切り離されてメモリセルがデータ保持状態になり一連の読出し動作が終了する。
【0015】
次に、図4のタイミングチャートを用いて、外部から揮発性メモリセルへのデータを書込む動作について説明する。
書き込み動作は、読出し動作時と同様に/RAS信号の入力の立ち下がりエッジでアドレスXが確定しワード線4が選択され(図4(a),(c),(h))、ビット線3にVDD(電源電圧)または0電位がセンスされ、出力される(図4(g))。この状態で/CAS信号の立下りエッジで列アドレスYを確定し(図4(c))、/WE(WE(ライトイネーブル)の反転)信号の入力を低電位にすることにより(図4(d))、入力端子の「1」または「0」データに応じてビット線3がVDDまたは0[V]までライトバッファによって駆動される(図4(g))。同時にセル内部の記憶ノード10の電位もビット線3と同電位に駆動され書込み動作が実行される(図4(i))。その後、/RAS信号の入力の立上りエッジでワード線4が低電位に戻り(図4(a),(h))、セル内部記憶ノード10がビット線3から電気的に切り離されてメモリセルがデータ保持状態になり一連の書込み動作が終了する(図4(i))。
なお、この書込み動作の期間中に、後述のリフレッシュ動作の制御を行う目的で、選択されたワード線4に対応するフラグ(FLAG)を「1」にセットしておく。
【0016】
次に図5のタイミングチャートを用いてリフレッシュ動作時のメモリセル(100)周りの動作を説明する。
図5には前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合(FLAG=1)のタイミングチャートを示す。なお、外部から揮発性メモリセルへデータの書込みが無い場合は、フラッグ無し(FLAG=0)と設定する。
まず、/RAS信号の入力の立下りエッジでアドレスXが確定しあるワード線4を選択する(図5(a),(c),(h))。読出し動作時と同様に、セル内部記憶ノード10の電位状態に応じてビット線3にVDDまたは0電位がセンスされ、駆動されて(図5(g))、その電位がそのままセル内部記憶ノード10に書き戻される(一般的なDRAM装置のリフレッシュ動作を行う)(図5(i))。
この時、ワード線4が高電位のままの状態で不揮発性記憶素子制御信号線(NV_EN線)8を高電位にし(図5(j))、セル内部記憶ノード10と不揮発性記憶(可変抵抗)素子7とを導通させる(図5(i))。不揮発性記憶素子電源線(PWR線)9は図5(j)に示す101の期間は高電位のままにしておく(図5(j),(k))。この状態で不揮発性記憶素子7は消去動作が行われ高抵抗になる。
次にPWR線9を102の期間パルス状に低電位に変化させることにより(図5(j),(k))、セル内部記憶ノード10の電位状態に応じて不揮発性記憶素子7にデータの記録が行われるか、またはデータの消去状態を保持するかの動作が実行される。すなわち、セル内部記憶ノード10の電位がVDDの場合には不揮発性記憶素子7に記録動作が行われて低抵抗となる(図5(k),(i))。
セル内部記憶ノード10の電位が0[V]の場合は、不揮発性記憶素子7は消去状態(高抵抗)のまま何も起こらない(図5(i))。
【0017】
このようにして、セル内部記憶ノード10の情報を不揮発性記憶素子(不揮発性可変抵抗素子)7に転送(セーブ)することができる。
なお、このリフレッシュ動作の期間中に選択されたワード線4に対応するフラグを「0」(FLAG=0)にクリヤしておく。
【0018】
次に、図6のタイミングチャートを用いて、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われなかった場合(FLAG=0)のリフレッシュ動作を説明する。
この場合には選択された行アドレスのワード線4は低電位のままで(図6(h))、メモリセル内部のNV_EN線8を図6(j)に示す103の期間パルス状に高電位にすることにより(図6(j))、セル内部記憶ノード10と不揮発性記憶素子7とを導通させる。すると、不揮発性記憶素子7が記録状態(低抵抗)の場合はPWR線9からセル内部記憶ノード10に電荷が補充されリフレッシュと同様な機能の動作が実行される(図6(i),(j),(k))。
この一連の動作ではビット線3の充放電もセンスアンプ動作も無いため、消費電力はほとんどゼロである。
【0019】
次に、電源投入直後および電源切断直前の動作について説明する。
図7に電源投入直後のタイミングチャートを示す。このタイミングチャートを用いて、電源投入直後のメモリセルの動作を説明する。/RAS信号の入力の立下りエッジでアドレスXが確定しあるワード線4を選択し(図7(a),(c),(h))、メモリセルに「0」を書き込む(図7(i))。その後アクセストランジスタ1を閉じ、不揮発性記憶素子制御用(電荷転送用)のMOSトランジスタ6を104の期間だけ導通にし(図7(j))、図6の場合と同様な電荷注入動作により不揮発性記憶素子7の記憶情報をセル内部記憶ノード10にリストアする(図7(i),(j))。
なお、この電源投入直後の動作期間中に、前述した通り、リフレッシュ動作制御を行う目的で、選択されたワード線4に対応するフラグを「0」(FLAG=0)にクリヤしておく。
【0020】
次に、電源切断直前のメモリセルの動作について説明する。
電源切断直前に、フラグ(FLAG)=1の場合は、図5で示すリフレッシュ動作と全く同一の動作を行うことにより、セル内部記憶ノード10の情報を不揮発性記憶素子7にセーブする。
一方、電源切断直前、フラグ(FLAG)=0の場合は、リストアするための特別の動作は行わない。
【0021】
このように、DRAMメモリセルに不揮発性機能を付加することにより、電源切断時に記憶情報を不揮発性記憶素子7に退避(以下「セーブ動作」と称する。)することができ、また電源投入時に不揮発性記憶素子7に退避した情報を揮発性メモリセルに再読み込み(「リストア動作」とも称する。)することができる。
さらに、不揮発性記憶素子7に電源切断後にデータを記憶できるとともに、外部から揮発性メモリセルへの書込み状態に応じてフラグをセット、リセットし、不揮発性記憶メモリセルと揮発性メモリセル間でデータの転送を行いデータのリフレッシュ動作を行うことにより、所謂従来のDRAM装置におけるリフレッシュ動作を代替することができる。
【0022】
次に、図8に不揮発性記憶素子7に不揮発性可変抵抗素子を用いた場合の抵抗値の設定方法について示す。
DRAM装置では一般的にデータ保持状態(アクセストランジスタ;NMOSトランジスタ1を閉じた状態)ではセル内部記憶ノード10の電位は、N型拡散層とPウェル間の接合リーク電流やアクセストランジスタのゲート酸化膜のリーク電流のために、高電位(VDD)から徐々に低電位(グランド)に近づいて行く性質を持っている。
【0023】
これまでメモリセル100の動作を説明してきたが、この適応条件として、上述した記憶ノード(10)の電位の安定電位を低(LOW)電位に設定することを前提とした。この場合のメモリセルの動作は、図8に示すCase1に対応し、DRAM“1”のデータに不揮発性記憶素子7の抵抗を“低”抵抗値にし、DRAM“0”のデータを“高”抵抗値に設定する。またPWR線電位をノーマリーハイ(Normally High(VDD;電源電圧))とし、SAVE動作時にPWR線に負パルスを印加するようにしている。
【0024】
しかしながら、デバイス構造によっては記憶ノード10の電位がデータ保持状態で低電位(グランド)から徐々に高電位(電源電圧VDD)に近づく性質を持つ場合も存在する。その場合には各条件設定を図8に示す「Case−II」に変更すれば、本発明で記述した不揮発性DRAM装置を実現することができる。不揮発性記憶素子7の詳細な設定条件については、図8に示す。
【0025】
記憶ノード電位の安定電位を高(High)電位に設定するメモリセルの動作は、図8に示すCaseIIに対応し、DRAM“1”のデータに不揮発性記憶素子7の抵抗を“高”抵抗値にし、DRAM“0”のデータに“低”抵抗値に設定する。またPWR線電位をノーマリーロー(Normally Low(0[V];グランド電位))とし、SAVE動作時にPWR線に正パルスを印加するようにしている。
【0026】
このように、本発明の不揮発性メモリセルは、記憶ノード電位の安定条件が変わっても、不揮発性記憶素子7に供給する設定電位を変えることにより、安定に動作させることができる。これは、特にリーク電流が問題となるときに有用である。
【0027】
図9に、本発明の第2の実施形態である不揮発性記憶装置200の全体構成とメモリセルを示す。
不揮発性記憶装置200は、ワード線ドライバ/不揮発性記憶素子駆動回路210、メモリセルアレイ220、デコーダ/コントロール回路240、セルプレート電位(Vcp)発生回路250、ライトバッファ/センスアンプ260などで構成されている。
【0028】
ワード線ドライバ/不揮発性記憶素子駆動回路210は、ワード線WL0〜WLn−1に対して、例えばNAND回路211やインバータ212のバッファ回路などが構成され、デコーダ/コントロール回路240から供給されたワード線選択信号によりワード線WL0〜WLn−1が選択される。
また、ワード線選択信号以外の不揮発性記憶素子制御信号線NV−EN0〜NV−ENn−1に電荷転送用トランジスタをオン/オフ制御する制御電圧を供給し、揮発性メモリセルと不揮発性メモリセル間でデータの転送を行う。
また、不揮発性記憶素子電源線PWR0〜PWRn−1に不揮発性記憶素子7の書込み・消去用電圧を供給し、リフレッシュや電源切断時のデータを保持する。
【0029】
メモリセルアレイ220は、図1に示したメモリセル100がn行m列のマトリックス状に配列され、このメモリセルMC0,0〜MCn−1,m−1にワード線ドライバ/不揮発性記憶素子駆動回路210から出力された制御信号が供給される。
このメモリセルMC0,0〜MCn−1,m−1は、図1に示したように、揮発性メモリセルと不揮発性メモリセルで構成され、揮発性メモリセルはワード線WL0〜WLn−1とビット線BL0〜BLn−1でデータの書き込み、読出し制御が行われる。各キャパシタのセルプレート電極VCPはセルプレート電位(Vcp)発生回路250から所定の電圧が供給される。
不揮発性メモリセルは、不揮発性記憶素子制御信号(NV−EN0〜NV−ENn−1)で電荷転送用のトランジスタがオン/オフ制御されてデータの転送が行われ、また、不揮発性記憶素子電源(PWR0〜PWRn−1)用電圧を不揮発性記憶素子に印加することによりデータの書込み、消去が行われる。
【0030】
デコーダ/コントロール回路240は、アドレスデータ、クロック、制御信号などが供給され、アドレスデータをデコードし、クロック信号に同期してロウーアドレス選択信号、カラムアドレス選択信号、不揮発性記憶素子制御信号(NV−EN0〜NV−ENn−1)制御信号、ワード線(WL0〜WLn−1)制御信号、不揮発性記憶素子電源(PWR0〜PWRn−1)用電圧を生成し、またこの他WE(ライトイネーブル)、RE(リードイネーブル)等の信号を生成する。
また、これらの制御信号を発生する他、電源投入直後にフラグを「0」にセットし、外部から揮発性メモリセルにデータを書き込む動作が発生したとき、フラグを「1」にセットし、リフレッシュ動作が終了すると再びフラグを「0」にセットするフラッグ制御信号を生成する。
【0031】
セルプレート電位(Vcp)発生回路250は、電圧発生回路、タイミング発生回路などで構成され、デコーダ/コントロール回路240からの制御信号により、メモリセルMC0,0〜MCn−1,m−1のキャパシタのセルプレート電極(VCP)に所定のタイミングで電圧を供給する。
【0032】
ライトバッファ/センスアンプ(回路)260は、ビット線BL0〜BLm−1に接続されたバッファ回路とセンスアンプ回路で構成され、入力データINをメモリセルMC0,0〜MCn−1,m−1に書き込むとき、バッファ回路を介してデータをビット線BL0〜BLm−1に所定のタイミングで出力する。
また、データ読出時において、メモリセルMC0,0〜MCn−1,m−1から読み出した微小振幅のデータ(電圧)がビット線を介してセンスアンプに供給され、データが増幅されて所定電圧にされた後出力される(OUT)。
【0033】
次に、不揮発性記憶(不揮発性DRAM)装置200の動作について図9と図10を用いて説明する。図10に不揮発性記憶装置200の機能動作の一覧表を示す。
この一覧表の列欄に動作モードを示し、行欄にメモリセルMC0,0〜MCn−1,m−1の動作項目を示す。動作モードとして、電源投入直後の動作、揮発性セルから外部への読出し、外部から揮発性セルへの書込み、フラッグが「1」と「0」のときのリフレッシュ動作、そして電源切断前の動作がある。
またメモリセル(MC0,0〜MCn−1,m−1)の動作項目として、読出し(Read)、書込み(Write)、セーブ(Save)、リストア(Restore)、フラグ(FLAG)設定の各動作がある。
ここで、用語の定義をする。セーブとは、揮発性メモリセル(アクセストランジスタ(NMOSトランジスタ)1、キャパシタ2)に記憶されたデータを同一メモリセル内の不揮発性メモリセルの不揮発性記憶素子7に転送する動作を示し、リストアとは、不揮発性記憶素子7に記憶されたデータを同一セル内の揮発性メモリセルに転送する動作を示す。
【0034】
電源投入後の動作は図7で説明したことと同一である。まず、最初にすべてのメモリセルMC0,0〜MCn−1,m−1のデータの揮発性メモリセルをクリヤ(「0」または「1」)し、次に、不揮発性記憶素子7に記憶されていたデータを揮発性メモリセルに転送することによりリストア動作を行い、初期設定は完了する。またこの時、フラグはクリヤされる。
【0035】
電源投入後の揮発性メモリセルの初期設定動作が終わると、DRAM装置としての通常の動作が開始され、外部からの書込み、外部への読出し動作に関して不揮発性機能は一切係わらない。
外部から揮発性セルへ書込みがあったとき、フラグはセット(FLAG=1)される。フラグをセットする以外は、一般のDRAM動作と完全に同一であり、図3、図4の説明と同様である。したがって、ここでは詳細な説明は省略する。
【0036】
リフレッシュ動作に関しては、図6に示したように、該当するワード線WL0〜WLn−1に繋がるメモリセルMC0,0〜MCn−1,m−1に前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われなかった場合(FLAG=0)は、アクセストランジスタ(図1のメモリセル100)を閉じたまま不揮発性記憶(可変抵抗)素子制御用のNMOSトランジスタ6を導通にし、リストア動作を行うことでリフレッシュ動作を行い、DRAM装置のリフレッシュの代替とする。
【0037】
一方、図5に示したように、前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われた場合(FLAG=1)は、通常のDRAM装置で行われるビット線BL0〜BLm−1の充放電を伴うリフレッシュ動作を行うとともに、セル情報を不揮発性記憶素子7に転送するセーブ動作を行う。
【0038】
次に、電源切断直前には、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われた場合は、図5に示したように、揮発性メモリセルのデータを同一セル内の不揮発性記憶素子に転送するセーブ動作を行う。一方、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われなかった場合(FLAG=0)は、図6に示すように、すでにセル情報は不揮発性メモリセルの不揮発性記憶素子にセーブ済みであり、リフレッシュのための特別な動作は行わない。
【0039】
これらの動作により、上述した不揮発性DRAM機能を実現することができる。なお、上記動作を行うために、不揮発性DRAM装置にはワード線1本ごとに1ビット以上のフラグを持つ必要がある。これらのフラグ設定条件を図10に示す。
【0040】
図10に、上述したフラッグ設定条件と不揮発性記憶装置200の動作モードに関する一覧表を示す。
この一覧表は、図3〜図7のタイミングチャートに対応付けてあり、不揮発性記憶装置200の動作に関する説明を示す。
動作モードは、電源投入直後の動作、揮発性セルから外部への読出し(動作)、外部から揮発性セルへの書込み(動作)、リフレッシュ動作と電源切断前の動作にはそれぞれ2通りあり、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合(FLAG=1)と、書込み動作が行われなかった場合(FLAG=0)の動作がある。
各動作モードにおいて、行欄内に示す番号は、メモリセル動作順序を示す。これらの動作については、メモリセル100に関する動作説明で既に行ったので、ここでは省略する。
【0041】
したがって、本発明のメモリセル及び不揮発性記憶装置は、DRAM装置と同じ動作速度で動作すると共に、電源を切っても記憶情報を記憶することができる。
また、電源投入期間中でも必ずしも一定時間ごとにリフレッシュ動作を行う必要が無く、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行い、消費電力を削減することができる。
【0042】
以上述べたように本発明は、DRAM装置の動作速度や使いやすさを保ったまま、(1)電源切断時の記憶情報の退避(セーブ動作)と電源投入時の退避情報の再読み込み(リストア動作)、(2)リフレッシュ動作の省略(一分代替)、という不揮発性機能を付加したメモリセル及び不揮発性記憶装置を実現することができる。
【図面の簡単な説明】
【0043】
【図1】第1の実施形態のメモリセルの回路構成を示す図である。
【図2】図1のメモリセルを構成する不揮発性記憶素子の電気的特性を示す図である。
【図3】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図4】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図5】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図6】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図7】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図8】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図9】第2の実施形態の不揮発性記憶装置の回路構成を示す。
【図10】図9に示した不揮発性記憶装置の動作を説明するための動作一覧表である。
【図11】従来例の揮発性記憶装置の回路構成を示す。
【符号の説明】
【0044】
1,6…NMOSトランジスタ、2…キャパシタ、3,BL0〜BLm−1…ビット線、4,WL0〜WLn−1…ワード線、5…セルプレート電極(VCP)、7…不揮発性記憶素子、8,NV−EN0〜NV−ENn−1…不揮発性記憶素子制御信号線(NV−EN線)、9,PWR0〜PWRn−1…不揮発性記憶素子電源線(PWR線)、100,MC0,0〜MCn−1,m−1,C0,0〜Cn−1,m−1…メモリセル、200…不揮発性記憶装置、210,310…ワード線ドライバ/不揮発性記憶素子駆動回路、220,320…メモリセルアレイ、240,340…デコーダ/コントロール回路、250,350…セルプレート電位(Vcp)発生回路、260,360…ライトバッファ/センスアンプ、300…DRAM装置。
【技術分野】
【0001】
本発明は、揮発性記憶装置に不揮発性機能を付加したメモリセル及び不揮発性記憶装置に関し、特にDRAM(Dynamic Randam Access Memory)セルに不揮発性記憶素子を有する不揮発性メモリセルを付加したメモリセル及び不揮発性記憶装置を提供することにある。
【背景技術】
【0002】
図11に従来のDRAM装置300の全体ブロック構成とメモリセルの回路構成を示す。DRAM装置300は、ワード線ドライバ/不揮発性記憶素子駆動回路310、メモリセルアレイ320、デコーダ/コントロール回路340、セルプレート電位(Vcp)発生回路350、ライトバッファ/センスアンプ360などで構成されている。
このメモリセルアレイ320はメモリセルC0,0〜Cn−1,m−1がn行m列のマトリクス状に配置され、各メモリセルC0,0〜Cn−1,m−1はセレクトトランジスタとキャパシタで構成されている。
図11に示す、メモリセルC0,0〜Cn−1,m−1が1T(トランジスタ)−1C(キャパシタ)で構成されるDRAM装置300は、半導体における最も一般的なメモリとして、あらゆる用途に広く用いられ、高速性能や安定動作の面で非常に優れている。
しかしながら、電源を切ると記憶情報が消失してしまうので、不揮発性メモリ用にはそのままでは用いることができない。また、電源投入期間中でも一定時間ごとにリフレッシュと呼ばれる記憶保持動作が必要である。
一方、不揮発性メモリとしてはフラッシュメモリが一般的であるが、NOR(ノア)型、NAND(ナンド)型ともに書込み・消去速度が10マイクロ秒〜10ミリ秒と遅く、書換え回数が10万回程度までと制限されているので、データ格納用途やファイルストレージ用途には適していても、汎用の不揮発性メモリとは言い難い。
特許文献3には、メモリセルが不揮発性記憶素子とアクセストランジスタのみで構成された他の不揮発性記憶装置が開示されている。
【特許文献1】特開平5−226667号公報
【特許文献2】特開2005−25914号公報
【特許文献3】特開2005−216387号公報
【特許文献4】特開2005−268591号公報
【発明の開示】
【発明が解決しようとする課題】
【0003】
上述したように、電源切断時にDRAM装置の記憶情報を退避させる方法としては、外部のNOR型やNAND型フラッシュメモリを用いる方法が使われているが、大きなバス配線容量や外部接続端子容量を充放電するために、データ転送のための消費電力が大きくなる点、フラッシュメモリへの書込み・消去速度が遅いためにデータ転送時間が長くなってしまう問題があり、種々のシステムに広く用いるには動作上不適当である。
さらに、ビット線容量の充放電を伴うリフレッシュ動作で電力が消費されるために、集積度増大に伴うDRAM装置のスタンバイ消費電力が増加する問題がある。
また不揮発性記憶装置の例とした、特許文献3に不揮発性記憶素子とアクセストランジスタのみでメモリセルが構成され不揮発性記憶装置が開示されている。この場合通常動作中、不揮発性記憶素子に外部からデータを書き込むとき時間がかかるので、DRAM装置と比較して動作速度が遅くなる点、書き換え回数に制限があるため、DRAM装置のようにワークメモリ用途に用いるのが困難である点、に問題がある。
本発明は上記問題に鑑みてなされたものであり、その目的はDRAM装置に不揮発性機能を付加した記憶装置を提供することにある。ここで、DRAM装置の不揮発性機能付加とは、(1)電源切断時の記憶情報の退避(以下「セーブ動作」と呼ぶ。)と電源投入時の退避情報の再読み込み動作(以下「リストア動作」と呼ぶ。)、(2)リフレッシュ動作の省略(一部代替)動作、を示す。
【課題を解決するための手段】
【0004】
本発明のメモリセルは、第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、上記第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、一端が上記第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子とを有する。
【0005】
本発明の不揮発性記憶装置は、マトリクス状に配置された不揮発性記憶素子を有するメモリセルと、前記メモリセルのアクセス用第1の電界効果トランジスタのゲート端子を行方向に共通に接続するワード線と、前記第1の電界効果トランジスタのドレイン端を列方向に共通に接続するビット線と、前記不揮発性記憶素子の一端を行方向に共通に接続する第2の基準電位供給線と、前記不揮発性記憶素子の制御用電界効果トランジスタのゲート端子を行方向において共通に接続する第2の信号線とを有し、前記メモリセルは、前記ワード線にゲートが接続され、ドレインが前記ビット線に接続された前記第1の電界効果トランジスタと、一端が前記第1の電界効果トランジスタのソースに接続され、他端が基準電位に接続されたキャパシタと、前記第1の電界効果トランジスタのソースと上記キャパシタの一端が接続された記憶ノードにドレインが接続され、ゲートが前記第2の信号線に接続された制御用の第2の電界効果トランジスタと、一端が前記第2の電界効果トランジスタのソースに接続され、他端が前記第2の基準電位供給線に接続された不揮発性記憶素子とを有する。
【0006】
本発明の不揮発性記憶装置は、アドレスデータ、クロック、制御信号などが供給され、前記アドレスデータをデコードし所定のタイミングで第1の制御信号即ちワード線選択信号が生成されるデコーダ/コントロール回路と、前記ワード線選択信号が供給され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ/駆動回路と、前記メモリセルを選択するための前記ワード線ドライブ信号とビット線制御信号により選択される揮発性の第1のメモリセルと、該揮発性の第1のメモリセルの記憶ノードに接続され、第2と第3の制御信号により制御され、前記揮発性の第1のメモリセルとデータの授受と記憶、消去を行う不揮発性の第2メモリセルとを有する前記メモリセルがマトリクス状に配置されたメモリセルアレイと、前記揮発性の第1のメモリセルのセレクトトランジスタに接続された前記ビット線を介して、データの書込み読出しを行うライトバッファ/センスアンプとを有する。
揮発性の第1のメモリセルに不揮発性のメモリセルを設けることにより、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行う。
また、電源をオフするときは、揮発性メモリセルのデータを不揮発性メモリセルに転送し、そこに記憶することにより電源オフ期間中データを保存する。
【発明の効果】
【0007】
本発明のメモリセル及び不揮発性記憶装置は、DRAM装置の動作速度や使いやすさを保ったまま、電源切断時の記憶情報の退避(セーブ動作)と電源投入時の退避情報の再読み込み(リストア動作)と、リフレッシュ動作の省略(一部代替)、という不揮発性機能を実現することができる。
【発明を実施するための最良の形態】
【0008】
図1に本発明の第1の実施形態のメモリセル100の構成を示し、図2にメモリセル100を構成する不揮発性記憶(不揮発性可変抵抗)素子7の電気特性、I(電流)−V(電圧)特性とR(抵抗)−V(電圧)特性を示す。
なお、不揮発性記憶(ARAM)素子7の動作メカニズム等に関しては前述の参照文献3に詳しく記載されている。
以後用語を明確にするため、DRAMセルに相当するセルを揮発性メモリセル(または単にDRAMセル)、不揮発性機能を有するセルを不揮発性メモリセルとし、これらをまとめて1個のセルユニットとした回路をメモリセルと定義する。
【0009】
まず、図1に本発明の第1の実施形態であるメモリセル100の回路構成を示す。
このメモリセル100は、揮発性のDRAMセル(揮発性メモリセル)と不揮発性メモリセルとで構成されている。DRAMセルは、NMOSトランジスタ1とキャパシタ2で構成され、不揮発性メモリセルはNMOSトランジスタ6と不揮発性記憶素子7で構成される。
次に、これらの素子の接続構成について述べる。セレクトトランジスタのNMOSトランジスタ1のドレインはビット線3に接続され、ゲートはワード線4に、またソースはキャパシタ2の一方の端子と電荷転送用のNMOSトランジスタ6のドレインに接続される。キャパシタ2の他方の端子は、セルプレート電極(VCP)の端子に接続される。
NMOSトランジスタ6のゲートは不揮発性記憶素子制御信号線(NV−EN線)8に接続され、ソースは不揮発性記憶素子7の一方の端子に接続される。またこの不揮発性記憶素子7の他方の端子は不揮発性記憶素子電源(PWR線)9に接続される。
なお、不揮発性記憶素子制御信号線(NV−EN線)8と不揮発性記憶素子電源(PWR線)9に供給される制御信号については、後でタイミングチャートを用いて詳細に説明する。
【0010】
図2(a),(b)に不揮発性記憶素子7に不揮発性の可変抵抗素子を用いた場合の電気的特性を示す。なお、この不揮発性記憶素子7は不揮発性の可変抵抗素子に限定されるものでなく、電圧、電流、その他の電気的作用により所定の電気的特性、例えば「1」または「0」に対応するデータを電源切断後に保持するものであれば良い。
図2(a)に不揮発性記憶素子7の電流−電圧(I−V)特性を示す。印加電圧が0[V]付近の初期状態では抵抗値が大きく電流が流れにくい状態であるが、書き込み閾値電圧Vwの0.5〜1[V]以上になると、抵抗値が急激に減少し、その結果電流が流れるようになる。このとき、不揮発性記憶素子7の抵抗値は高抵抗値から低抵抗値へと変化し、その抵抗値を維持する。そして、印加電圧をさらに増加すると不揮発性記憶素子7がオーミック特性を示し、電流が電圧に比例して流れる。その後、印加電圧を減少して0Vに戻しても不揮発性記憶素子7はその低抵抗値を保持し続ける。
【0011】
次に、負の電圧を不揮発性記憶素子7に印加し、この印加電圧をさらに負電圧側に大きくしていくとそれに伴い電流は増加するが、消去閾値電圧−Veになると電流が急激に減少する。そのとき、不揮発性記憶素子7の抵抗値は初期状態と同じ高抵抗へと変化し、その抵抗値を維持する。その後、印加電圧を0Vに戻しても不揮発性記憶素子7はその高抵抗値を保持し続ける。
【0012】
図2(b)に不揮発性記憶素子7の電圧と抵抗値の特性を示す。不揮発性記憶素子7に印加する電圧の範囲が−Ve〜Vwのとき、抵抗値が大きく変化し、書込み時の抵抗値は小さく、消去時の抵抗値は大きい。この抵抗の変化比は約101〜105程度である。
また、印加電圧をVw以上または−Ve以下にしても、この不揮発性記憶素子7は、書込みまた消去時における抵抗値を維持する。
このように、不揮発性記憶素子7は上述した電圧−電流(または電圧―抵抗)特性を有しているため記憶機能を有するので、この不揮発性記憶素子7をDRAMセルと組み合わせて不揮発性のメモリセルとこれを用いた不揮発性記憶装置を実現することができる。
また、不揮発性記憶素子(ARAM)7として、可変抵抗素子の例に示したが、この抵抗のON/OFF変化比は100倍程度要求される。他の可変抵抗素子として、例えばカルコゲナイト系相変化メモリがある。
不揮発性記憶素子7は可変抵抗素子に限定されるものでなく、他の記憶動作型の例として不揮発性記憶素子7に印加される電圧を可変してデータを書き込/消去できる不揮発性のFeRAM(強誘電体キャパシタ)がある。
【0013】
次に、図1に示したメモリセル100の動作について、図3〜図8に示す各動作モードのタイミングチャートを用いて説明する。
図3及び図4は、それぞれ一般的なDRAMセルの読出し動作時、書込み動作時におけるメモリセル周りの動作を説明するタイミングチャートである。最近はシンクロナスDRAM装置が一般的であるが、説明を簡素化するためにEDO(Extended Data Out)DRAM装置をDRAM部分の動作例として説明する。
【0014】
まず、図3のタイミングチャートを用いて、アクセストランジスタ(NMOSトランジスタ(NチャネルMetal Oxide Smiconductor))1とキャパシタ2で構成される揮発性メモリセルから外部へデータを読み出す動作について説明する。
例えばキャパシタ2とNMOSトランジスタ1からなる揮発性メモリセルの読出し動作時には/RAS(Row Address Strobe)入力(RASの反転)信号の立下りエッジで行アドレスXが確定し(図3(c))、あるワード線4が選択されて高電位になる(図3(h))。すると、(揮発性メモリセルの)セル内部記憶ノード10の電位状態に応じてビット線3が基準電位に対して僅かに高電位または低電位に変化する(図3(g))。この状態でビット線3に接続されたセンスアンプを活性化させることにより、ビット線3およびセル内部記憶ノード10の電位をVDD(電源電圧)または0(グランド電位)まで駆動させる(図3(i))。
その後/CAS(Column Address Strobe)(CASの反転)信号の入力の立下りエッジで列アドレスYが確定しあるビット線が選択されて(図3(b),(c))、そのビット線の電位状態に応じて出力端子に「1」または「0」のデータが出力される。その後、/RAS信号の入力の立上りエッジでワード線4が低電位に戻り(図3(a),(h))、セル内部記憶ノード10がビット線3から電気的に切り離されてメモリセルがデータ保持状態になり一連の読出し動作が終了する。
【0015】
次に、図4のタイミングチャートを用いて、外部から揮発性メモリセルへのデータを書込む動作について説明する。
書き込み動作は、読出し動作時と同様に/RAS信号の入力の立ち下がりエッジでアドレスXが確定しワード線4が選択され(図4(a),(c),(h))、ビット線3にVDD(電源電圧)または0電位がセンスされ、出力される(図4(g))。この状態で/CAS信号の立下りエッジで列アドレスYを確定し(図4(c))、/WE(WE(ライトイネーブル)の反転)信号の入力を低電位にすることにより(図4(d))、入力端子の「1」または「0」データに応じてビット線3がVDDまたは0[V]までライトバッファによって駆動される(図4(g))。同時にセル内部の記憶ノード10の電位もビット線3と同電位に駆動され書込み動作が実行される(図4(i))。その後、/RAS信号の入力の立上りエッジでワード線4が低電位に戻り(図4(a),(h))、セル内部記憶ノード10がビット線3から電気的に切り離されてメモリセルがデータ保持状態になり一連の書込み動作が終了する(図4(i))。
なお、この書込み動作の期間中に、後述のリフレッシュ動作の制御を行う目的で、選択されたワード線4に対応するフラグ(FLAG)を「1」にセットしておく。
【0016】
次に図5のタイミングチャートを用いてリフレッシュ動作時のメモリセル(100)周りの動作を説明する。
図5には前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合(FLAG=1)のタイミングチャートを示す。なお、外部から揮発性メモリセルへデータの書込みが無い場合は、フラッグ無し(FLAG=0)と設定する。
まず、/RAS信号の入力の立下りエッジでアドレスXが確定しあるワード線4を選択する(図5(a),(c),(h))。読出し動作時と同様に、セル内部記憶ノード10の電位状態に応じてビット線3にVDDまたは0電位がセンスされ、駆動されて(図5(g))、その電位がそのままセル内部記憶ノード10に書き戻される(一般的なDRAM装置のリフレッシュ動作を行う)(図5(i))。
この時、ワード線4が高電位のままの状態で不揮発性記憶素子制御信号線(NV_EN線)8を高電位にし(図5(j))、セル内部記憶ノード10と不揮発性記憶(可変抵抗)素子7とを導通させる(図5(i))。不揮発性記憶素子電源線(PWR線)9は図5(j)に示す101の期間は高電位のままにしておく(図5(j),(k))。この状態で不揮発性記憶素子7は消去動作が行われ高抵抗になる。
次にPWR線9を102の期間パルス状に低電位に変化させることにより(図5(j),(k))、セル内部記憶ノード10の電位状態に応じて不揮発性記憶素子7にデータの記録が行われるか、またはデータの消去状態を保持するかの動作が実行される。すなわち、セル内部記憶ノード10の電位がVDDの場合には不揮発性記憶素子7に記録動作が行われて低抵抗となる(図5(k),(i))。
セル内部記憶ノード10の電位が0[V]の場合は、不揮発性記憶素子7は消去状態(高抵抗)のまま何も起こらない(図5(i))。
【0017】
このようにして、セル内部記憶ノード10の情報を不揮発性記憶素子(不揮発性可変抵抗素子)7に転送(セーブ)することができる。
なお、このリフレッシュ動作の期間中に選択されたワード線4に対応するフラグを「0」(FLAG=0)にクリヤしておく。
【0018】
次に、図6のタイミングチャートを用いて、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われなかった場合(FLAG=0)のリフレッシュ動作を説明する。
この場合には選択された行アドレスのワード線4は低電位のままで(図6(h))、メモリセル内部のNV_EN線8を図6(j)に示す103の期間パルス状に高電位にすることにより(図6(j))、セル内部記憶ノード10と不揮発性記憶素子7とを導通させる。すると、不揮発性記憶素子7が記録状態(低抵抗)の場合はPWR線9からセル内部記憶ノード10に電荷が補充されリフレッシュと同様な機能の動作が実行される(図6(i),(j),(k))。
この一連の動作ではビット線3の充放電もセンスアンプ動作も無いため、消費電力はほとんどゼロである。
【0019】
次に、電源投入直後および電源切断直前の動作について説明する。
図7に電源投入直後のタイミングチャートを示す。このタイミングチャートを用いて、電源投入直後のメモリセルの動作を説明する。/RAS信号の入力の立下りエッジでアドレスXが確定しあるワード線4を選択し(図7(a),(c),(h))、メモリセルに「0」を書き込む(図7(i))。その後アクセストランジスタ1を閉じ、不揮発性記憶素子制御用(電荷転送用)のMOSトランジスタ6を104の期間だけ導通にし(図7(j))、図6の場合と同様な電荷注入動作により不揮発性記憶素子7の記憶情報をセル内部記憶ノード10にリストアする(図7(i),(j))。
なお、この電源投入直後の動作期間中に、前述した通り、リフレッシュ動作制御を行う目的で、選択されたワード線4に対応するフラグを「0」(FLAG=0)にクリヤしておく。
【0020】
次に、電源切断直前のメモリセルの動作について説明する。
電源切断直前に、フラグ(FLAG)=1の場合は、図5で示すリフレッシュ動作と全く同一の動作を行うことにより、セル内部記憶ノード10の情報を不揮発性記憶素子7にセーブする。
一方、電源切断直前、フラグ(FLAG)=0の場合は、リストアするための特別の動作は行わない。
【0021】
このように、DRAMメモリセルに不揮発性機能を付加することにより、電源切断時に記憶情報を不揮発性記憶素子7に退避(以下「セーブ動作」と称する。)することができ、また電源投入時に不揮発性記憶素子7に退避した情報を揮発性メモリセルに再読み込み(「リストア動作」とも称する。)することができる。
さらに、不揮発性記憶素子7に電源切断後にデータを記憶できるとともに、外部から揮発性メモリセルへの書込み状態に応じてフラグをセット、リセットし、不揮発性記憶メモリセルと揮発性メモリセル間でデータの転送を行いデータのリフレッシュ動作を行うことにより、所謂従来のDRAM装置におけるリフレッシュ動作を代替することができる。
【0022】
次に、図8に不揮発性記憶素子7に不揮発性可変抵抗素子を用いた場合の抵抗値の設定方法について示す。
DRAM装置では一般的にデータ保持状態(アクセストランジスタ;NMOSトランジスタ1を閉じた状態)ではセル内部記憶ノード10の電位は、N型拡散層とPウェル間の接合リーク電流やアクセストランジスタのゲート酸化膜のリーク電流のために、高電位(VDD)から徐々に低電位(グランド)に近づいて行く性質を持っている。
【0023】
これまでメモリセル100の動作を説明してきたが、この適応条件として、上述した記憶ノード(10)の電位の安定電位を低(LOW)電位に設定することを前提とした。この場合のメモリセルの動作は、図8に示すCase1に対応し、DRAM“1”のデータに不揮発性記憶素子7の抵抗を“低”抵抗値にし、DRAM“0”のデータを“高”抵抗値に設定する。またPWR線電位をノーマリーハイ(Normally High(VDD;電源電圧))とし、SAVE動作時にPWR線に負パルスを印加するようにしている。
【0024】
しかしながら、デバイス構造によっては記憶ノード10の電位がデータ保持状態で低電位(グランド)から徐々に高電位(電源電圧VDD)に近づく性質を持つ場合も存在する。その場合には各条件設定を図8に示す「Case−II」に変更すれば、本発明で記述した不揮発性DRAM装置を実現することができる。不揮発性記憶素子7の詳細な設定条件については、図8に示す。
【0025】
記憶ノード電位の安定電位を高(High)電位に設定するメモリセルの動作は、図8に示すCaseIIに対応し、DRAM“1”のデータに不揮発性記憶素子7の抵抗を“高”抵抗値にし、DRAM“0”のデータに“低”抵抗値に設定する。またPWR線電位をノーマリーロー(Normally Low(0[V];グランド電位))とし、SAVE動作時にPWR線に正パルスを印加するようにしている。
【0026】
このように、本発明の不揮発性メモリセルは、記憶ノード電位の安定条件が変わっても、不揮発性記憶素子7に供給する設定電位を変えることにより、安定に動作させることができる。これは、特にリーク電流が問題となるときに有用である。
【0027】
図9に、本発明の第2の実施形態である不揮発性記憶装置200の全体構成とメモリセルを示す。
不揮発性記憶装置200は、ワード線ドライバ/不揮発性記憶素子駆動回路210、メモリセルアレイ220、デコーダ/コントロール回路240、セルプレート電位(Vcp)発生回路250、ライトバッファ/センスアンプ260などで構成されている。
【0028】
ワード線ドライバ/不揮発性記憶素子駆動回路210は、ワード線WL0〜WLn−1に対して、例えばNAND回路211やインバータ212のバッファ回路などが構成され、デコーダ/コントロール回路240から供給されたワード線選択信号によりワード線WL0〜WLn−1が選択される。
また、ワード線選択信号以外の不揮発性記憶素子制御信号線NV−EN0〜NV−ENn−1に電荷転送用トランジスタをオン/オフ制御する制御電圧を供給し、揮発性メモリセルと不揮発性メモリセル間でデータの転送を行う。
また、不揮発性記憶素子電源線PWR0〜PWRn−1に不揮発性記憶素子7の書込み・消去用電圧を供給し、リフレッシュや電源切断時のデータを保持する。
【0029】
メモリセルアレイ220は、図1に示したメモリセル100がn行m列のマトリックス状に配列され、このメモリセルMC0,0〜MCn−1,m−1にワード線ドライバ/不揮発性記憶素子駆動回路210から出力された制御信号が供給される。
このメモリセルMC0,0〜MCn−1,m−1は、図1に示したように、揮発性メモリセルと不揮発性メモリセルで構成され、揮発性メモリセルはワード線WL0〜WLn−1とビット線BL0〜BLn−1でデータの書き込み、読出し制御が行われる。各キャパシタのセルプレート電極VCPはセルプレート電位(Vcp)発生回路250から所定の電圧が供給される。
不揮発性メモリセルは、不揮発性記憶素子制御信号(NV−EN0〜NV−ENn−1)で電荷転送用のトランジスタがオン/オフ制御されてデータの転送が行われ、また、不揮発性記憶素子電源(PWR0〜PWRn−1)用電圧を不揮発性記憶素子に印加することによりデータの書込み、消去が行われる。
【0030】
デコーダ/コントロール回路240は、アドレスデータ、クロック、制御信号などが供給され、アドレスデータをデコードし、クロック信号に同期してロウーアドレス選択信号、カラムアドレス選択信号、不揮発性記憶素子制御信号(NV−EN0〜NV−ENn−1)制御信号、ワード線(WL0〜WLn−1)制御信号、不揮発性記憶素子電源(PWR0〜PWRn−1)用電圧を生成し、またこの他WE(ライトイネーブル)、RE(リードイネーブル)等の信号を生成する。
また、これらの制御信号を発生する他、電源投入直後にフラグを「0」にセットし、外部から揮発性メモリセルにデータを書き込む動作が発生したとき、フラグを「1」にセットし、リフレッシュ動作が終了すると再びフラグを「0」にセットするフラッグ制御信号を生成する。
【0031】
セルプレート電位(Vcp)発生回路250は、電圧発生回路、タイミング発生回路などで構成され、デコーダ/コントロール回路240からの制御信号により、メモリセルMC0,0〜MCn−1,m−1のキャパシタのセルプレート電極(VCP)に所定のタイミングで電圧を供給する。
【0032】
ライトバッファ/センスアンプ(回路)260は、ビット線BL0〜BLm−1に接続されたバッファ回路とセンスアンプ回路で構成され、入力データINをメモリセルMC0,0〜MCn−1,m−1に書き込むとき、バッファ回路を介してデータをビット線BL0〜BLm−1に所定のタイミングで出力する。
また、データ読出時において、メモリセルMC0,0〜MCn−1,m−1から読み出した微小振幅のデータ(電圧)がビット線を介してセンスアンプに供給され、データが増幅されて所定電圧にされた後出力される(OUT)。
【0033】
次に、不揮発性記憶(不揮発性DRAM)装置200の動作について図9と図10を用いて説明する。図10に不揮発性記憶装置200の機能動作の一覧表を示す。
この一覧表の列欄に動作モードを示し、行欄にメモリセルMC0,0〜MCn−1,m−1の動作項目を示す。動作モードとして、電源投入直後の動作、揮発性セルから外部への読出し、外部から揮発性セルへの書込み、フラッグが「1」と「0」のときのリフレッシュ動作、そして電源切断前の動作がある。
またメモリセル(MC0,0〜MCn−1,m−1)の動作項目として、読出し(Read)、書込み(Write)、セーブ(Save)、リストア(Restore)、フラグ(FLAG)設定の各動作がある。
ここで、用語の定義をする。セーブとは、揮発性メモリセル(アクセストランジスタ(NMOSトランジスタ)1、キャパシタ2)に記憶されたデータを同一メモリセル内の不揮発性メモリセルの不揮発性記憶素子7に転送する動作を示し、リストアとは、不揮発性記憶素子7に記憶されたデータを同一セル内の揮発性メモリセルに転送する動作を示す。
【0034】
電源投入後の動作は図7で説明したことと同一である。まず、最初にすべてのメモリセルMC0,0〜MCn−1,m−1のデータの揮発性メモリセルをクリヤ(「0」または「1」)し、次に、不揮発性記憶素子7に記憶されていたデータを揮発性メモリセルに転送することによりリストア動作を行い、初期設定は完了する。またこの時、フラグはクリヤされる。
【0035】
電源投入後の揮発性メモリセルの初期設定動作が終わると、DRAM装置としての通常の動作が開始され、外部からの書込み、外部への読出し動作に関して不揮発性機能は一切係わらない。
外部から揮発性セルへ書込みがあったとき、フラグはセット(FLAG=1)される。フラグをセットする以外は、一般のDRAM動作と完全に同一であり、図3、図4の説明と同様である。したがって、ここでは詳細な説明は省略する。
【0036】
リフレッシュ動作に関しては、図6に示したように、該当するワード線WL0〜WLn−1に繋がるメモリセルMC0,0〜MCn−1,m−1に前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われなかった場合(FLAG=0)は、アクセストランジスタ(図1のメモリセル100)を閉じたまま不揮発性記憶(可変抵抗)素子制御用のNMOSトランジスタ6を導通にし、リストア動作を行うことでリフレッシュ動作を行い、DRAM装置のリフレッシュの代替とする。
【0037】
一方、図5に示したように、前回のリフレッシュから今回のリフレッシュの期間に、外部からの書込み動作が行われた場合(FLAG=1)は、通常のDRAM装置で行われるビット線BL0〜BLm−1の充放電を伴うリフレッシュ動作を行うとともに、セル情報を不揮発性記憶素子7に転送するセーブ動作を行う。
【0038】
次に、電源切断直前には、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われた場合は、図5に示したように、揮発性メモリセルのデータを同一セル内の不揮発性記憶素子に転送するセーブ動作を行う。一方、前回のリフレッシュから今回のリフレッシュまでの期間、外部から書込み動作が行われなかった場合(FLAG=0)は、図6に示すように、すでにセル情報は不揮発性メモリセルの不揮発性記憶素子にセーブ済みであり、リフレッシュのための特別な動作は行わない。
【0039】
これらの動作により、上述した不揮発性DRAM機能を実現することができる。なお、上記動作を行うために、不揮発性DRAM装置にはワード線1本ごとに1ビット以上のフラグを持つ必要がある。これらのフラグ設定条件を図10に示す。
【0040】
図10に、上述したフラッグ設定条件と不揮発性記憶装置200の動作モードに関する一覧表を示す。
この一覧表は、図3〜図7のタイミングチャートに対応付けてあり、不揮発性記憶装置200の動作に関する説明を示す。
動作モードは、電源投入直後の動作、揮発性セルから外部への読出し(動作)、外部から揮発性セルへの書込み(動作)、リフレッシュ動作と電源切断前の動作にはそれぞれ2通りあり、前回のリフレッシュから今回のリフレッシュ期間に、外部からの書込み動作が行われた場合(FLAG=1)と、書込み動作が行われなかった場合(FLAG=0)の動作がある。
各動作モードにおいて、行欄内に示す番号は、メモリセル動作順序を示す。これらの動作については、メモリセル100に関する動作説明で既に行ったので、ここでは省略する。
【0041】
したがって、本発明のメモリセル及び不揮発性記憶装置は、DRAM装置と同じ動作速度で動作すると共に、電源を切っても記憶情報を記憶することができる。
また、電源投入期間中でも必ずしも一定時間ごとにリフレッシュ動作を行う必要が無く、揮発性メモリセルに外部からデータを書き込む動作が無い期間は、不揮発性メモリセルのデータを同一セル内の揮発性メモリセルに転送することによりリフレッシュ動作と等価な動作を行い、消費電力を削減することができる。
【0042】
以上述べたように本発明は、DRAM装置の動作速度や使いやすさを保ったまま、(1)電源切断時の記憶情報の退避(セーブ動作)と電源投入時の退避情報の再読み込み(リストア動作)、(2)リフレッシュ動作の省略(一分代替)、という不揮発性機能を付加したメモリセル及び不揮発性記憶装置を実現することができる。
【図面の簡単な説明】
【0043】
【図1】第1の実施形態のメモリセルの回路構成を示す図である。
【図2】図1のメモリセルを構成する不揮発性記憶素子の電気的特性を示す図である。
【図3】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図4】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図5】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図6】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図7】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図8】図1のメモリセルの動作を説明するためのタイミングチャートである。
【図9】第2の実施形態の不揮発性記憶装置の回路構成を示す。
【図10】図9に示した不揮発性記憶装置の動作を説明するための動作一覧表である。
【図11】従来例の揮発性記憶装置の回路構成を示す。
【符号の説明】
【0044】
1,6…NMOSトランジスタ、2…キャパシタ、3,BL0〜BLm−1…ビット線、4,WL0〜WLn−1…ワード線、5…セルプレート電極(VCP)、7…不揮発性記憶素子、8,NV−EN0〜NV−ENn−1…不揮発性記憶素子制御信号線(NV−EN線)、9,PWR0〜PWRn−1…不揮発性記憶素子電源線(PWR線)、100,MC0,0〜MCn−1,m−1,C0,0〜Cn−1,m−1…メモリセル、200…不揮発性記憶装置、210,310…ワード線ドライバ/不揮発性記憶素子駆動回路、220,320…メモリセルアレイ、240,340…デコーダ/コントロール回路、250,350…セルプレート電位(Vcp)発生回路、260,360…ライトバッファ/センスアンプ、300…DRAM装置。
【特許請求の範囲】
【請求項1】
第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、
一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、
上記第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、
一端が上記第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子と
を有するメモリセル。
【請求項2】
前記不揮発性記憶素子は、前記第2の基準電位を可変して該不揮発性記憶素子の両端に異なる極性の電圧を印加することにより、情報の記録・消去を行う
請求項1記載のメモリセル。
【請求項3】
マトリクス状に配置された不揮発性記憶素子を有するメモリセルと、
前記メモリセルのアクセス用第1の電界効果トランジスタのゲート端子を行方向に共通に接続する第1の制御用信号線のワード線と、
前記第1の電界効果トランジスタのドレイン端を列方向に共通に接続するビット線と、
前記不揮発性記憶素子の一端を行方向に共通に接続する第2の基準電位供給線と、
前記不揮発性記憶素子の制御用電界効果トランジスタのゲート端子を行方向において共通に接続する第2の信号線とを有し、
前記メモリセルは、
前記ワード線にゲートが接続され、ドレインが前記ビット線に接続された前記第1の電界効果トランジスタと、
一端が前記第1の電界効果トランジスタのソースに接続され、他端が第1の基準電位に接続されたキャパシタと、
前記第1の電界効果トランジスタのソースと上記キャパシタの一端が接続された記憶ノードにドレインが接続され、ゲートが前記第2の信号線に接続された制御用の第2の電界効果トランジスタと、
一端が前記第2の電界効果トランジスタのソースに接続され、他端が前記第2の基準電位供給線に接続された不揮発性記憶素子と
を有する不揮発性記憶装置。
【請求項4】
前記第2の基準電位供給線は前記不揮発性記憶素子に情報の記録・消去動作が行われる時のみパルス状の第1の電圧を印加し、該第1の電圧の供給が停止された場合は第2の電圧に設定し、前記第2の信号線は前記メモリセル記憶ノードと前記不揮発性記憶素子との間で記憶データを相互に転送する場合のみパルス状の高電圧を印加し、データを転送しない場合は低電圧に設定する
請求項3記載の不揮発性記憶装置。
【請求項5】
前記メモリセル中の不揮発性記憶素子に情報の記録・消去を行う際には、前記ワード線を高電位にして前記第1の電界効果トランジスタを導通させ、かつ前記第2の信号線を高電位にして前記第2の電界効果トランジスタを導通し、前記第2の基準電位供給線を第2電位にして前記不揮発性記憶素子情報の消去動作を行った後、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタを導通させたまま前記第2の基準電位供給線をパルス状に第1の電圧にして前記不揮発性記憶素子の記録動作を行い、前記不揮発性記憶素子からメモリセル記憶ノードへデータを転送するとき、前記ワード線を低電位にして前記第1の電界効果トランジスタを閉じ、前記第2の信号線をパルス状に高電位にして前記第2の電界効果トランジスタを導通させ、前記不揮発性記憶素子から前記メモリセル記憶ノードに情報を転送する
請求項4記載の不揮発性記憶装置。
【請求項6】
前記各ワード線に対して1ビット以上のフラグを持ち、前記メモリセルの記憶ノード情報を保持するために周期的に行うリフレッシュ動作に関して、1リフレッシュ動作期間に前記ワード線に繋がるメモリセルに外部から書込み動作が実行された場合はフラグを第1の状態に設定し、書き込み動作が実行されない場合は、フラグを第2の状態に設定することによりリフレッシュ動作の制御を行う
請求項3記載の不揮発性記憶装置。
【請求項7】
前記メモリセルは、1リフレッシュ動作期間に前記ワード線に繋がるメモリセルに外部から書込み動作が実行されない場合、次のリフレッシュ動作では前記ワード線を低電位にして前記第1の電界効果トランジスタを閉じ、前記第2の信号線をパルス状に高電位にして前記第2の電界効果トランジスタを導通させ、前記不揮発性記憶素子からメモリセル記憶ノードに情報を転送することにより、リフレッシュ動作の代替機能を行う
請求項6記載の不揮発性記憶装置。
【請求項8】
アドレスデータと第1の制御信号が供給され、前記アドレスデータをデコードし所定のタイミングでワード線選択信号が生成されるデコーダ/コントロール回路と、
前記ワード線選択信号が供給され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ/駆動回路と、
前記メモリセルを選択するための前記ワード線ドライバ信号とビット線制御信号により選択される揮発性の第1のメモリセルと、該揮発性の第1のメモリセルの記憶ノードに接続され、第2と第3の制御信号により制御され、前記揮発性の第1のメモリセルとデータの授受と記憶、消去を行う不揮発性の第2メモリセルとを有する前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記揮発性の第1のメモリセルのセレクト用第1の電界効果トランジスタに接続された前記ビット線を介して、データの書込み読出しを行うライトバッファ/センスアンプと
を有する不揮発性記憶装置。
【請求項9】
前記揮発性の第1のメモリセルは、前記記憶ノードに接続されたキャパシタとアクセス用の前記第1の電界効果トランジスタを有する
請求項8記載の不揮発性記憶装置。
【請求項10】
前記不揮発性の第2のメモリセルは、前記メモリセル内で前記第2の制御信号で制御され、データを転送する第2の電界効果トランジスタと、前記第3の制御信号で制御され、前記データを記憶、消去する不揮発性記憶素子を有する
請求項8記載の不揮発性記憶装置。
【請求項11】
前記メモリセルは、前記揮発性の第1のメモリセルに前記ビット線を介してデータが書き込まれたとき、前記記憶ノードに記憶されたデータは前記第2の制御信号により同一メモリセル内の前記第2の電界効果トランジスタを制御して前記不揮発性記憶素子に転送され、前記第3の制御信号により前記不揮発性素子が制御されて前記データが記憶され、前記揮発性の第1のメモリセルに前記ビット線を介してデータが書き込停止されたとき、前記記憶ノードに記憶されたデータは前記第2の制御信号により同一メモリセル内の前記第2の電界効果トランジスタを制御して前記不揮発性記憶素子に転送され、該データが記憶される
請求項10記載の不揮発性記憶装置。
【請求項12】
前記メモリセルは、電源投入直後、前記揮発性の第1のメモリセルのデータがリセットされた後、前記第2の制御信号により前記第2の電界効果トランジスタが制御され、前記不揮発性の第2のメモリセルに記憶されたデータが前記揮発性の第1のメモリセルに転送され、該データが記憶される
請求項10記載の不揮発性記憶装置。
【請求項13】
前記メモリセルは、電源切断前に、前回にリフレッシュ期間から今回のリフレッシュ期間に、前記揮発性の第1のメモリセルの書き込み動作が行われたとき、前記第2の制御信号により前記第2の電界効果トランジスタが制御され、前記揮発性の第1のメモリセルのデータが前記不揮発性の第2のメモリセルに転送され、かつ前記第3の制御信号により前記不揮発性素子が制御されて前記データが記憶される
請求項10記載の不揮発性記憶装置。
【請求項1】
第1の制御用信号線に第1制御端子が接続され、第1の端子がビット線に接続された第1の電界効果トランジスタと、
一端が上記第1の電界効果トランジスタの第2の端子に接続され、他端が第1の基準電位に接続されたキャパシタと、
上記第1の電界効果トランジスタの第2の端子と上記キャパシタの一端が接続された記憶ノードに第3の端子が接続され、第2の制御端子が第2の制御用信号線に接続された第2の電界効果トランジスタと、
一端が上記第2の電界効果トランジスタの第4の端子に接続され、他端が第2の基準電位に接続された不揮発性記憶素子と
を有するメモリセル。
【請求項2】
前記不揮発性記憶素子は、前記第2の基準電位を可変して該不揮発性記憶素子の両端に異なる極性の電圧を印加することにより、情報の記録・消去を行う
請求項1記載のメモリセル。
【請求項3】
マトリクス状に配置された不揮発性記憶素子を有するメモリセルと、
前記メモリセルのアクセス用第1の電界効果トランジスタのゲート端子を行方向に共通に接続する第1の制御用信号線のワード線と、
前記第1の電界効果トランジスタのドレイン端を列方向に共通に接続するビット線と、
前記不揮発性記憶素子の一端を行方向に共通に接続する第2の基準電位供給線と、
前記不揮発性記憶素子の制御用電界効果トランジスタのゲート端子を行方向において共通に接続する第2の信号線とを有し、
前記メモリセルは、
前記ワード線にゲートが接続され、ドレインが前記ビット線に接続された前記第1の電界効果トランジスタと、
一端が前記第1の電界効果トランジスタのソースに接続され、他端が第1の基準電位に接続されたキャパシタと、
前記第1の電界効果トランジスタのソースと上記キャパシタの一端が接続された記憶ノードにドレインが接続され、ゲートが前記第2の信号線に接続された制御用の第2の電界効果トランジスタと、
一端が前記第2の電界効果トランジスタのソースに接続され、他端が前記第2の基準電位供給線に接続された不揮発性記憶素子と
を有する不揮発性記憶装置。
【請求項4】
前記第2の基準電位供給線は前記不揮発性記憶素子に情報の記録・消去動作が行われる時のみパルス状の第1の電圧を印加し、該第1の電圧の供給が停止された場合は第2の電圧に設定し、前記第2の信号線は前記メモリセル記憶ノードと前記不揮発性記憶素子との間で記憶データを相互に転送する場合のみパルス状の高電圧を印加し、データを転送しない場合は低電圧に設定する
請求項3記載の不揮発性記憶装置。
【請求項5】
前記メモリセル中の不揮発性記憶素子に情報の記録・消去を行う際には、前記ワード線を高電位にして前記第1の電界効果トランジスタを導通させ、かつ前記第2の信号線を高電位にして前記第2の電界効果トランジスタを導通し、前記第2の基準電位供給線を第2電位にして前記不揮発性記憶素子情報の消去動作を行った後、前記第1の電界効果トランジスタと前記第2の電界効果トランジスタを導通させたまま前記第2の基準電位供給線をパルス状に第1の電圧にして前記不揮発性記憶素子の記録動作を行い、前記不揮発性記憶素子からメモリセル記憶ノードへデータを転送するとき、前記ワード線を低電位にして前記第1の電界効果トランジスタを閉じ、前記第2の信号線をパルス状に高電位にして前記第2の電界効果トランジスタを導通させ、前記不揮発性記憶素子から前記メモリセル記憶ノードに情報を転送する
請求項4記載の不揮発性記憶装置。
【請求項6】
前記各ワード線に対して1ビット以上のフラグを持ち、前記メモリセルの記憶ノード情報を保持するために周期的に行うリフレッシュ動作に関して、1リフレッシュ動作期間に前記ワード線に繋がるメモリセルに外部から書込み動作が実行された場合はフラグを第1の状態に設定し、書き込み動作が実行されない場合は、フラグを第2の状態に設定することによりリフレッシュ動作の制御を行う
請求項3記載の不揮発性記憶装置。
【請求項7】
前記メモリセルは、1リフレッシュ動作期間に前記ワード線に繋がるメモリセルに外部から書込み動作が実行されない場合、次のリフレッシュ動作では前記ワード線を低電位にして前記第1の電界効果トランジスタを閉じ、前記第2の信号線をパルス状に高電位にして前記第2の電界効果トランジスタを導通させ、前記不揮発性記憶素子からメモリセル記憶ノードに情報を転送することにより、リフレッシュ動作の代替機能を行う
請求項6記載の不揮発性記憶装置。
【請求項8】
アドレスデータと第1の制御信号が供給され、前記アドレスデータをデコードし所定のタイミングでワード線選択信号が生成されるデコーダ/コントロール回路と、
前記ワード線選択信号が供給され、任意のメモリセルのワード線を駆動するワード線ドライブ信号を出力するワード線ドライバ/駆動回路と、
前記メモリセルを選択するための前記ワード線ドライバ信号とビット線制御信号により選択される揮発性の第1のメモリセルと、該揮発性の第1のメモリセルの記憶ノードに接続され、第2と第3の制御信号により制御され、前記揮発性の第1のメモリセルとデータの授受と記憶、消去を行う不揮発性の第2メモリセルとを有する前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
前記揮発性の第1のメモリセルのセレクト用第1の電界効果トランジスタに接続された前記ビット線を介して、データの書込み読出しを行うライトバッファ/センスアンプと
を有する不揮発性記憶装置。
【請求項9】
前記揮発性の第1のメモリセルは、前記記憶ノードに接続されたキャパシタとアクセス用の前記第1の電界効果トランジスタを有する
請求項8記載の不揮発性記憶装置。
【請求項10】
前記不揮発性の第2のメモリセルは、前記メモリセル内で前記第2の制御信号で制御され、データを転送する第2の電界効果トランジスタと、前記第3の制御信号で制御され、前記データを記憶、消去する不揮発性記憶素子を有する
請求項8記載の不揮発性記憶装置。
【請求項11】
前記メモリセルは、前記揮発性の第1のメモリセルに前記ビット線を介してデータが書き込まれたとき、前記記憶ノードに記憶されたデータは前記第2の制御信号により同一メモリセル内の前記第2の電界効果トランジスタを制御して前記不揮発性記憶素子に転送され、前記第3の制御信号により前記不揮発性素子が制御されて前記データが記憶され、前記揮発性の第1のメモリセルに前記ビット線を介してデータが書き込停止されたとき、前記記憶ノードに記憶されたデータは前記第2の制御信号により同一メモリセル内の前記第2の電界効果トランジスタを制御して前記不揮発性記憶素子に転送され、該データが記憶される
請求項10記載の不揮発性記憶装置。
【請求項12】
前記メモリセルは、電源投入直後、前記揮発性の第1のメモリセルのデータがリセットされた後、前記第2の制御信号により前記第2の電界効果トランジスタが制御され、前記不揮発性の第2のメモリセルに記憶されたデータが前記揮発性の第1のメモリセルに転送され、該データが記憶される
請求項10記載の不揮発性記憶装置。
【請求項13】
前記メモリセルは、電源切断前に、前回にリフレッシュ期間から今回のリフレッシュ期間に、前記揮発性の第1のメモリセルの書き込み動作が行われたとき、前記第2の制御信号により前記第2の電界効果トランジスタが制御され、前記揮発性の第1のメモリセルのデータが前記不揮発性の第2のメモリセルに転送され、かつ前記第3の制御信号により前記不揮発性素子が制御されて前記データが記憶される
請求項10記載の不揮発性記憶装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2008−41157(P2008−41157A)
【公開日】平成20年2月21日(2008.2.21)
【国際特許分類】
【出願番号】特願2006−213110(P2006−213110)
【出願日】平成18年8月4日(2006.8.4)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
【公開日】平成20年2月21日(2008.2.21)
【国際特許分類】
【出願日】平成18年8月4日(2006.8.4)
【出願人】(000002185)ソニー株式会社 (34,172)
【Fターム(参考)】
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