【課題】コントロールゲート電極とメモリゲート電極間に発生する電界強度を緩和してリーク電流を低減できる、コントロールゲート電極とメモリゲート電極が近接するスプリットゲート型不揮発性メモリを提供する。
【解決手段】半導体基板１Ｓ上にゲート絶縁膜ＧＯＸが形成され、このゲート絶縁膜ＧＯＸ上にコントロールゲート電極ＣＧが形成されている。そして、コントロールゲート電極ＣＧの右側の側壁には、積層絶縁膜を介してメモリゲート電極ＭＧが形成されている。このとき、コントロールゲート電極ＣＧの上端部にバーズビークＢＶが形成されている。この結果、コントロールゲート電極ＣＧの上端部と、メモリゲート電極ＭＧの上端部が、バーズビークＢＶ分だけ離れるので電界強度の緩和を図ることができ、コントロールゲート電極ＣＧとメモリゲート電極ＭＧ間を流れるリーク電流を低減できる。 （もっと読む）

【課題】メモリセルアレイ内の各セルアレイ領域の使用方法を異なるように設定したとしても、各セルアレイ領域内のメモリセルの諸特性を使用方法の要求に応じて適したものとする。
【解決手段】各セルアレイ領域Ａｒ１、Ａｒ２内では、第１素子分離絶縁膜４１の上面４ａの高さと、第２素子分離絶縁膜４２の上面４ｂの高さとが互いに異なるようにして構成されている。このため、メモリセルトランジスタＭＴの諸特性を各領域毎に変更することができる。セルアレイ領域Ａｒ１は頻繁に書込／読出しを行うのに適したバッファメモリ領域として適しており、セルアレイ領域Ａｒ２は単一メモリセル当りのデータ記憶量を高くした多値記憶領域として適している。 （もっと読む）

【課題】 書き込み動作時に相補の記憶ノードがショートされるメモリセルの動作マージンが低下することを防止する。
【解決手段】 メモリセルのラッチ回路の相補の記憶ノードを接続するショートトランジスタを有している。トランスファトランジスタおよびショートトランジスタは、記憶ノードの一方に接続された共通の拡散層を有している。ショートトランジスタおよびドライバトランジスタは、記憶ノードの他方に接続された共通の拡散層を有している。トランスファトランジスタ、ショートトランジスタおよびドライバトランジスタを共通の拡散層を介して連続的に配置することで、トランスファトランジスタの特性がばらつくことを防止できる。これにより、トランスファトランジスタの電流供給能力がメモリセル内のレイアウトに依存して変化することを防止できる。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】選択的にリセット動作を実行可能な半導体装置を提供すること。
【解決手段】半導体装置は、リセット動作を開始する際に外部から入力される信号を受けて活性化し、第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１を出力するリセットシーケンス回路２５と、パワーオンリセット信号ＰＷＯＮ＿ＲＳＴｂ、及び前記リセットシーケンス回路２５から出力された前記第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１に応答して、リセット対象となる回路毎に、リセット信号ＲＳＴを出力するリセット制御回路２７と、外部から入力可能とされ、且つ前記リセット対象となる回路の選択情報、を保持可能なラッチ回路２６とを具備し、前記リセット制御回路２７は、前記ラッチ回路２５に保持される前記選択情報に応じて、前記回路毎に前記第１のトリガー信号ＲＳＴ＿ＴＲＩＧ１を選択的に制御する。 （もっと読む）

【課題】製造技術の限界によりトランジスタの最小サイズが決まるため、ＲＯＭの高容量化にも限界があるという課題があった。
【解決手段】本発明の不揮発性半導体記憶装置は、ＥＥＰＲＯＭとマスクＲＯＭとを一体とした不揮発性半導体記憶装置であり、メモリトランジスタの電荷蓄積膜に蓄える電荷の有無によりデータを記憶するＥＥＰＲＯＭと選択コンタクトホールの有無によりデータを記憶するマスクＲＯＭとを同一平面上に構成する。これにより、トランジスタサイズを小さくすることなく、ＲＯＭ容量を増やすことが可能となる。 （もっと読む）

【課題】システムオンチップアプリケーション用の二重誘電体MIMコンデンサを提供する。
【解決手段】集積回路構造は、第１領域と第２領域とを有するチップを含む。第１金属‐絶縁体‐金属（MIM）コンデンサは、第１領域に形成される。第１MIMコンデンサは、第１下部電極と、第１下部電極の上の第１上部電極と、第１下部電極と第１上部電極との間に位置および隣接する第１キャパシタ絶縁体とを有する。第２MIMコンデンサは、第２領域に位置し、第１MIMコンデンサと実質的に同じレベルに位置する。第２MIMコンデンサは、第２下部電極と、第２下部電極の上の第２上部電極と、第２下部電極と第２上部電極との間に位置および隣接する第２キャパシタ絶縁体を有する。第２キャパシタ絶縁体は第１キャパシタ絶縁体と異なる。第１上部電極および第１下部電極は、それぞれ第２上部電極および第２下部電極と同時に形成されることができる。 （もっと読む）

【課題】高集積度・低コスト性を確保しつつ、高速性・低消費電力性に優れた可変抵抗素子を用いた不揮発性半導体記憶装置等を提供する。
【解決手段】不揮発性半導体記憶装置は、複数の第１の配線、前記第１の配線に交差する複数の第２の配線、前記第１及び第２の配線の下層又は上層に形成されたソース線、並びに前記第１及び第２の配線の各交差部に配置された複数のメモリセルを有するメモリセルアレイ層を備える。前記メモリセルは、前記第１の配線と前記ソース線との間に直列に接続された可変抵抗素子及びトランジスタを備える。前記可変抵抗素子は、電気的書き換えが可能で抵抗値をデータとして不揮発に記憶し、前記トランジスタは、側面に前記第２の配線をゲートとして配置した柱状トランジスタであることを特徴とする。 （もっと読む）

【課題】電気ヒューズの切断状態を良好に保つ。
【解決手段】電気ヒューズと他の素子を持つ半導体装置において、電気ヒューズと他の素子は、それぞれ、上層配線と下層配線と、それらを層間配線で接続するビアを有する。このとき、切断状態を正常にするために、電気ヒューズのビア径が、上層配線の断面積や、他の素子のビア径よりも小さい状態となるように、ビアや上層配線を設けるとともに、ビアや上層配線の寸法を換え、断面積比を最適化する。 （もっと読む）

【課題】同一基板内にＥＰＲＯＭとＥＰＲＯＭ以外の機能デバイスを備えた半導体装置に関する技術を提供する。
【解決手段】半導体装置１０では、ＥＰＲＯＭ領域Ａにおいて、半導体基板２０上に半導体基板２０の側からゲート酸化膜４１とフローティングゲート電極４２と絶縁膜４３とコントロールゲート電極４４がこの順に積層されて構成されている。また、ＤＲＡＭ領域Ｂにおいて、半導体基板２０上に半導体基板２０の側から絶縁膜４３と金属膜（ソース電極６７、８７とドレイン電極６８、８８を含む）がこの順に積層されて構成されている。本実施例の半導体装置１０では、ＥＰＲＯＭ領域Ａの絶縁膜４３とＤＲＡＭ領域Ｂの絶縁膜４３が同一層で形成されており、ＥＰＲＯＭ領域Ａのコントロールゲート電極４４とＤＲＡＭ領域Ｂの金属膜が同一層で形成されている。そのため、半導体装置１０を形成する際に、その工程が増加することが抑制される。 （もっと読む）

【課題】微細化に有利であって、かつ、設計・製造が容易なメモリセルアレイを提供する。
【解決手段】選択されたメモリセル１００と接続する第１ビット線ＢＬ１をグランドＧと接続させ、かつ、当該メモリセル１００と接続するワード線ＷＬを指定するとともに、第２ビット線ＢＬ２に書き込み電圧を供給して、当該メモリセル１００にデータを書き込み、選択されたメモリセル１００と接続するワード線ＷＬを指定するとともに、当該メモリセル１００と接続する第１ビット線ＢＬ１に書き込み電圧よりも低い読み出し電圧を供給して、当該メモリセル１００からデータを読み出し、書き込み時及び読み出し時には、ワード線ＷＬの電圧を、ＭＯＳトランジスタ１１０のゲート閾値電圧以上かつ第１ビット線ＢＬ１を指定するための回路の駆動電圧とゲート閾値電圧との和以下とすることによって、当該ワード線ＷＬを指定するよう構成されていることを特徴とする。 （もっと読む）

【課題】 ３次元ダイスタックを用いて形成されたメモリを提供する。
【解決手段】 システムは、中央処理装置（ＣＰＵ）、ＣＰＵと連絡し、複数の垂直に積層された集積回路チップと複数の入力／出力（Ｉ／Ｏ）ポートを含み、各Ｉ／Ｏポートは、基板貫通ビアによって複数のチップの少なくとも１つに接続されるメモリデバイス、及び
ＣＰＵと前記メモリデバイスと連絡し、メモリデバイスにデータを伝送、またはメモリデバイスから伝送するのを管理するように構成するダイレクトメモリアクセス（ＤＭＡ）コントローラを含むシステム。 （もっと読む）

【課題】マスクＲＯＭとＥＥＰＲＯＭとは、その構造が著しく異なることら、マスクＲＯＭ領域をＥＥＰＲＯＭ領域に、あるいはＥＥＰＲＯＭ領域をマスクＲＯＭ領域に変更することは難しい。各メモリのメモリ容量は固定化され、結果として、システムの自由度が制限されるという問題が生じていた。
【解決手段】本発明の半導体記憶装置は、半導体基板上のチャネル領域に同一構造のメモリ絶縁膜を備える複数のメモリ素子を有し、メモリ絶縁膜の所定の領域に電荷を注入することで情報を記憶する第１のメモリ素子と、ソースとドレインとの間に電流を流さないことで情報を記憶する第２のメモリ素子とからなる。このような構造とすることで、第１のメモリ素子と第２のメモリ素子との変更が容易となる。 （もっと読む）

【課題】微細化が進んだ半導体装置の短チャネル効果を防ぎ、特性を向上させることができる半導体装置の提供を課題とする。
【解決手段】単結晶シリコン基板上に形成された酸化膜と、酸化膜上に形成された単結晶シリコン層と、単結晶シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極を有する半導体装置であって、単結晶シリコン層はチャネル形成領域、ソース領域、ドレイン領域を有し、チャネル形成領域には、ソース領域、ドレイン領域とは逆の導電型の不純物元素が添加され、チャネル形成領域の不純物元素が添加された領域は、上面から見て主軸がソース領域からドレイン領域にかけて伸びるフィッシュボーン形状を有し、フィッシュボーン形状は単結晶シリコン層の表面から底部にかけて形成され、チャネル形成領域の不純物元素が添加された領域は、空乏層を抑止する機能を有することを特徴としている半導体装置を提供する。 （もっと読む）

【課題】信頼性が高く、特性の改善された半導体装置を提供すること。
【解決手段】本発明の一態様に係る半導体装置１は、ワンチップに規則性を有するレイアウト領域と、規則性のないレイアウト領域を備える半導体装置であって、下層導電層１１と、下層導電層１１上に形成された層間絶縁膜と、その上に形成された上層配線層Ｍ１と、下層導電層１１と上層配線層Ｍ１とを、実質的に最短距離で電気的に接続するように配設した接続プラグ１０とを備える。そして、規則性を有するレイアウト領域における少なくとも一部の領域において、下層導電層１１と上層配線層Ｍ１との電気的接続が、下層導電層１１の直上から延在する直上位置、当該直上位置から離間したシフト位置に配設した少なくとも２つの接続プラグ１０と、これらを電気的に接続するための中間接続層２０により行われている。 （もっと読む）

【課題】異なる構造の半導体メモリセルを備えた半導体メモリ領域を縮小化するための半導体装置を提供する。
【解決手段】半導体層に形成されるＲＡＭの第１のトランジスタと、第１のトランジスタの第１のソース／ドレイン１７に電気的に接続される第１電極を有するキャパシタＱと、第１のトランジスタに隣接する領域の半導体層に形成されるＲＯＭの第２、第３のトランジスタと、第１のトランジスタの第２のソース／ドレイン１６と第２のトランジスタの第１のソース／ドレイン２０に電気的に接続されるビット線６０とを有する。 （もっと読む）

【課題】ラッチ型メモリセルのラッチ部のサイズを増大させることなく、データ保持特性を改善する。
【解決手段】ラッチ型メモリセルの記憶ノードを構成するゲート電極配線（２１ａ，２１ｃ）と交差する方向に、フラッシュメモリセルトランジスタの固有の配線と同一配線層の導電線（２６ａ，２６ｂ）を連続的に延在させて配置する。ゲート電極配線と導電線の交差部において容量を形成し、導電線を固定電位に維持する。 （もっと読む）

【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】 書き換え及び読み出しがランダムかつ無制限に可能で、安価で高性能な不揮発性メモリを提供する。
【解決手段】 単位メモリセルが、半導体基板から電気的に分離されているチャンネルボディを持つＭＩＳＦＥＴ１０８と、ＭＩＳＦＥＴのドレインと一方端が電気的に接続セル二端子構造の抵抗変化素子１１３で構成されている。ＭＩＳＦＥＴ１０８が揮発性メモリ素子、抵抗変化素子１１３が不揮発性メモリ素子として機能し、電源ＯＦＦ前にはＭＩＳＦＥＴ１０８に記憶されている情報を抵抗変化素子１１３に複製し、電源ＯＮ時には抵抗変化素子に記憶されている情報をＭＩＳＦＥＴ１０８に転送して、ＭＩＳＦＥＴ１０８をランダム書き換え・読み出しが可能な揮発性メモリとして使用する。 （もっと読む）

コンピューティングシステムが少なくとも１つの機能的ユニット及び少なくとも１つの機能的ユニットに接続された磁気ランダムアクセスメモリ(MRAM)ブロックを含む。MRAMブロックは少なくとも１つの機能的ユニットのパワーダウン状態の間、少なくとも１つの機能的ユニットの機能的状態を格納するように構成される。
（もっと読む）