【課題】シリサイド層を有するトランジスタにおいて、オン電流の高いトランジスタを得ることを課題とする。さらに、加熱処理等の工程を増やさずにオン電流の高いトランジスタを得ることを課題とする。
【解決手段】チャネル形成領域、不純物領域及びシリサイド層を有するシリコン膜と、ゲート絶縁膜と、ゲート電極と、不純物領域にシリサイド層を介して電気的に接続する配線とを有し、シリサイド層断面は、チャネル形成領域側の端点から膜厚が増加している第１領域と、第１領域と比べて膜厚が一定である第２領域とを有する半導体装置において、第１領域と第２領域は、シリサイド層断面の端点を通り、水平線とθ（０°＜θ＜４５°）の角度をなす直線がシリサイド層と不純物領域の界面と交わる点を通り、且つ水平線に対し垂直な線で分けられ、シリコン膜の膜厚に対する第２領域の膜厚比は０．６以上である。 （もっと読む）

【課題】 製造コストの低減が可能な半導体素子の製造方法を提供する。
【解決手段】 第１再配線層４００は、金属バンプ層３２０の一部分を露出するように形成される。第１再配線層４００は、第１拡張パッド部４１０、第１延長部４２０及び第１連結部４３０を備える。第１拡張パッド部４１０は、金属パッド１２０と電気的に接続し、外部装置と接続する。第１延長部４２０は、金属バンプ層３２０上から第１拡張パッド部４１０上に延びるように形成される。第１連結部４３０は、スクライブレーン領域ＳＲに形成され、複数の第１再配線層４００を電気的に連結する。第１再配線層４００は、銀、ニッケルまたは銅を含むペーストまたはインクを利用したプリンティング方法、または、ロールオフセットプリンティング方法によって形成される。これにより、金属パッドと再配線層との接触抵抗を小さくするとともに、製造コストを低減することができる。 （もっと読む）

【課題】高い電界効果移動度を有し、しきい値電圧のばらつきが小さく、かつ高い信頼性を有する酸化物半導体を用いたトランジスタを提供する。また、該トランジスタを用い、これまで実現が困難であった高性能の半導体装置を提供する。
【解決手段】トランジスタに、インジウム、スズ、亜鉛およびアルミニウムから選ばれた二種以上、好ましくは三種以上の元素を含む酸化物半導体膜を用いる。該酸化物半導体膜は、基板加熱しつつ成膜する。また、トランジスタの作製工程において、近接の絶縁膜または／およびイオン注入により酸化物半導体膜へ酸素が供給され、キャリア発生源となる酸素欠損を限りなく低減する。また、トランジスタの作製工程において、酸化物半導体膜を高純度化し、水素濃度を極めて低くする。 （もっと読む）

【課題】多くの半導体装置に必要な低温処理と両立しない高温操作を必要とするような欠点がない、半導体構造を提供することを目的とする。
【解決手段】下部誘電層（１５１）へ接合された基板（１０３）、および、下部電極（１２１）を通じて前記下部誘電層（１５１）と接合される垂直方向半導体装置（１１１）を含む半導体構造であって、前記垂直方向半導体装置（１１１）は、ｎ^＋−ｐ−ｎ^＋層（１２４）を有する隔離構造（１３５）を含む。 （もっと読む）

【課題】消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路を提供する。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を位相反転素子の入力あるいは出力に接続し、他方の電極をスイッチング素子に接続する。上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】ＦＭＯＮＯＳメモリセルとＣＭＯＳトランジスタが共存する半導体装置において、トランジスタの駆動電流を高めるとともにＦＭＯＮＯＳメモリセルとしての機能を確保する半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成されたｎチャネル型トランジスタと、主表面上に形成されたｐチャネル型トランジスタとを備える半導体装置である。上記ＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタの上面に接するように窒化膜ＣＳ１、ＣＳ２が形成されている。上記窒化膜ＣＳ１、ＣＳ２はＭＯＮＯＳ型メモリセル、ｎチャネル型トランジスタおよびｐチャネル型トランジスタのチャネルに応力を付加する。 （もっと読む）

【課題】
バイト、ページおよびブロックで書き込むことができる新単体式複合型不揮発メモリを提供する。
【解決手段】
不揮発メモリアレイは、シングルトランジスタフラッシュメモリセルおよびダブルトランジスタＥＥＰＲＯＭメモリセルを備え、同じ基板上に整合することができ、該不揮発メモリセルは低いカップリング係数の浮遊ゲートを備えて、メモリセル体積を減少でき、該浮遊ゲートをトンネル絶縁層の上に配置し、該浮遊ゲートは該ソース領域の辺縁および該ドレイン領域の辺縁に揃って、且つ該ソース領域辺縁および該ドレイン領域辺縁の幅に画定される幅を備え、該浮遊ゲートと該制御ゲートは５０％より小さい相対的に小さなカップリング係数を備えて、該不揮発メモリセルを縮小できるようにし、該不揮発メモリセルのプログラムはチャネル熱電子方式で達成し、消去は高電圧でＦＮトンネル方式で達成する。 （もっと読む）

【課題】不揮発性の記憶装置を有するＣＡＭとする際に、メモリセルの低消費電力化を図ることのできる半導体記憶装置を提供することを課題の一とする。また、データの書き込みを繰り返し行う際の劣化をなくすことができる半導体記憶装置を提供することを課題の一とする。また、メモリセルの高密度化が可能な不揮発性の記憶装置を提供する。
【解決手段】酸化物半導体を半導体層に有する第１のトランジスタ及び当該第１のトランジスタをオフ状態とすることで書き込んだデータに対応する電位を保持できる容量素子を有するメモリ回路と、書き込んだ電位を参照するための参照回路を有し、参照回路を構成する第２のトランジスタの導通状態を検出することで、整合するデータのアドレスを取得し、高速な検索機能を可能にした半導体記憶装置である。 （もっと読む）

【課題】半導体集積回路の微細化に伴い非常に短くなったゲート長を有するトランジスタにおいて、ゲート絶縁膜におけるリーク電流の発生を抑制し、トランジスタとしての機能を高めることが可能な半導体装置を提供する。
【解決手段】主表面を有する半導体基板ＳＵＢと、半導体基板ＳＵＢの主表面に形成された１対のソース／ドレイン領域と、１対のソース／ドレイン領域に挟まれる領域上であって、主表面に接するように形成されたゲート絶縁膜ＡＦＥと、ゲート絶縁膜ＡＦＥの上面に接するように形成されたゲート電極ＰＯとを備える。上記１対のソース／ドレイン領域の一方から他方へ向かう方向のゲート電極ＰＯの長さは４５ｎｍ未満である。ゲート絶縁膜ＡＦＥは反強誘電体膜を有する。 （もっと読む）

【課題】信頼性の高い半導体装置を提供する。また、不良を抑制しつつ微細化を達成した半導体装置を提供する。
【解決手段】トレンチを有する絶縁層に接して、ソース領域またはドレイン領域として機能する領域の膜厚が、チャネル形成領域として機能する領域の膜厚よりも厚い酸化物半導体層を形成する。該酸化物半導体層を用いたトランジスタは、ソース抵抗またはドレイン抵抗を低減することができると共に、しきい値のバラツキ、電気特性の劣化、ノーマリーオン化を抑制することができ、信頼性の高いトランジスタとすることができる。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置において、安定した電気的特性を付与し、高信頼性化する。
【解決手段】酸化物半導体膜を含むトランジスタ（半導体装置）において、酸化物半導体膜を、絶縁層に設けられたトレンチ（溝）に設ける。トレンチは曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の下端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも下端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】微細化及び高集積化を達成した酸化物半導体を用いた半導体装置、及び半導体装置の作製工程において、安定した電気的特性を付与し、高信頼性化する。また、上記半導体装置の作製工程において、不良を抑制し、歩留まりよく作製する技術を提供する。
【解決手段】酸化物半導体層を含むトランジスタを有する半導体装置において、酸化物半導体膜を、絶縁層に設けられたトレンチに設ける。トレンチは下端コーナ部及び曲率半径が２０ｎｍ以上６０ｎｍ以下の曲面状の上端コーナ部を含み、酸化物半導体膜は、トレンチの底面、下端コーナ部、上端コーナ部、及び内壁面に接して設けられる。酸化物半導体膜は、少なくとも上端コーナ部において表面に概略垂直なｃ軸を有している結晶を含む酸化物半導体膜である。 （もっと読む）

【課題】セキュリティを高めるための半導体装置を提供する。
【解決手段】第１トランジスタ４ａ、および第１トランジスタ４ａに接続される第１キャパシタ４ｂを有する第１メモリセル４を含む第１メモリセルアレイ２と、第１トランジスタ４ａよりもオフ電流が高い第２トランジスタ５ａ、および第２トランジスタ５ａに接続される第２キャパシタ５ｂを有する第２メモリセル５を含む第２メモリセルアレイ３と、を有する。 （もっと読む）

【課題】簡便な半導体装置の評価試験を実現する。
【解決手段】半導体装置１０は、それぞれ内部信号ＭＡを生成する第１及び第２のコアチップＣＣ０，ＣＣ１を備え、第１及び第２のコアチップＣＣ０，ＣＣ１のそれぞれに、貫通電極を介して他方のコアチップとスパイラル接続された第２及び第３のノードＮ_２，Ｎ_３を設け、この第２及び第３のノードＮ_２，Ｎ_３を介して、観測対象の内部信号ＭＡを外部に出力することを技術思想とするものである。こうして出力される複数の内部信号ＭＡを外部のテスター等によって観測することで、各コアチップの評価試験を並列に行える。 （もっと読む）

【課題】電気的特性の安定した酸化物半導体膜を用いることにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供すること。また、結晶性の高い酸化物半導体膜を用いることにより、移動度の向上した半導体装置を提供すること。
【解決手段】表面粗さの低減された絶縁膜上に接して、結晶性を有する酸化物半導体膜を形成することにより、電気的特性の安定した酸化物半導体膜を形成することができる。これにより、半導体装置に安定した電気的特性を付与し、信頼性の高い半導体装置を提供することができる。さらに、移動度の向上した半導体装置を提供することができる。 （もっと読む）

【課題】第１ＭＩＳＦＥＴのゲート電極と第２ＭＩＳＦＥＴのゲート電極とを別工程で形成する半導体装置の製造技術において、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴの信頼性向上を図ることができる技術を提供する。
【解決手段】半導体基板２０上にゲート絶縁膜２６、電荷蓄積膜２７、絶縁膜２８、ポリシリコン膜２９、酸化シリコン膜３０、窒化シリコン膜３１およびキャップ絶縁膜３２からなる積層膜を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域に形成されている積層膜を除去する。その後、半導体基板２０上にゲート絶縁膜３４、３６、ポリシリコン膜３７およびキャップ絶縁膜３８を形成する。そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 （もっと読む）

【課題】酸化物半導体膜を用いたトランジスタに安定した電気的特性を付与し、信頼性の高い半導体装置を作製する。
【解決手段】酸化物半導体膜を用いた半導体装置であるトランジスタにおいて、酸化物半導体膜から水素を捕縛する膜（水素捕縛膜）、および水素を拡散する膜（水素透過膜）を有し、加熱処理によって酸化物半導体膜から水素透過膜を介して水素捕縛膜へ水素を移動させる。具体的には、酸化物半導体膜を用いたトランジスタのゲート絶縁膜を、水素捕縛膜と水素透過膜との積層構造とする。このとき、水素透過膜を酸化物半導体膜と接する側に、水素捕縛膜をゲート電極と接する側に、それぞれ形成する。その後、加熱処理を行うことで酸化物半導体膜から脱離した水素を、水素透過膜を介して水素捕縛膜へ移動させることができる。 （もっと読む）

【課題】記憶内容に対する保持特性の改善を図ることが可能な半導体装置を提供する。また、半導体装置における消費電力の低減を図る。
【解決手段】チャネル形成領域に、トランジスタのオフ電流を十分に小さくすることができるワイドギャップ半導体材料（例えば、酸化物半導体材料）を用い、且つ、ゲート電極用のトレンチと、素子分離用のトレンチを有するトレンチ構造のトランジスタとする。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能となる。また、ゲート電極用のトレンチを有することで、ソース電極とドレイン電極との距離を狭くしても該トレンチの深さを適宜設定することで、短チャネル効果の発現を抑制することができる。 （もっと読む）

【課題】回路動作速度を犠牲にすることなく、待機時の消費電力を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】同一Si基板上に少なくともソース・ゲート間又はドレイン・ゲート間に流れるトンネル電流の大きさが異なる複数種類のMOSトランジスタを設け、当該複数種類のMOSトランジスタの内、トンネル電流が大きい少なくとも１つのMOSトランジスタで構成された主回路と、トンネル電流が小さい少なくとも１つのMOSトランジスタで構成され、主回路と２つの電源の少なくとも一方の間に挿入した制御回路を有し、制御回路に供給する制御信号で主回路を構成するソース・ゲート間又はドレイン・ゲート間に電流が流れることの許容／不許容を制御し、待機時間中に主回路のINとOUTの論理レベルが異なる際のIN−OUT間リーク電流を防止するスイッチを主回路のIN又はOUTに設ける。 （もっと読む）

【課題】総工程数を低減することができ、コストを低廉なものにする半導体記憶装置およびその製造方法を提供する。
【解決手段】本発明に係る半導体記憶装置１０は、半導体基板１３と、第１不純物領域１７と、第２不純物領域１５と、第１不純物領域１７と第２不純物領域１５との間に形成されたチャネル領域７５と、チャネル領域７５が位置する半導体基板１３の主表面上のうち、第１不純物領域１７側の主表面上に形成された第１ゲート４２と、チャネル領域７５が位置する半導体基板１３の主表面上にうち、第２不純物領域側１５の主表面上に第２絶縁膜４４を介して形成された第２ゲート４５と、第１ゲート４５に対して第２ゲート４２と反対側に位置する半導体基板の主表面上に位置し、第１ゲート４２の側面上に形成された第３絶縁膜４６と、第３絶縁膜４６とその直下に位置する半導体基板１３との界面が、第２絶縁膜４４とその直下に位置する半導体基板の主表面との界面より上方に位置する。 （もっと読む）