【課題】基板表面と基板上に形成された配線とで形成される段差部分にシリコン膜を形成した場合においても、メモリ素子の書き込み特性を低下させない半導体装置および当該半導体装置の作製方法を提供する。
【解決手段】絶縁表面を有する基板１０上に形成された第１の電極１１と、第１の電極１１の側壁部に形成されたサイドウォール絶縁層１２と、第１の電極１１上及びサイドウォール絶縁層１２を覆って形成されたシリコン膜１３と、シリコン膜１３上に形成された第２の電極１４と、を有し、第１の電極１１又は第２の電極１４は、シリコン膜１３と合金化する材料で形成されているメモリ素子を複数有している。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】スイッチング素子と、スイッチング素子に連結されたストレージノードとを備える不揮発性メモリ素子において、ストレージノード１００は、スイッチング素子の不純物領域４２に連結されたＡｌ層の下部金属層６０と、 下部金属層６０上に順次に形成されたアルミナの第１絶縁層６２、Ａｌ層の中間金属層６４、アルミナの第２絶縁層６６、Ａｕ層の上部金属層６８、フラーレン層の炭素ナノ層７０、及びＳｉＯ２のパッシベーション層８０と、を備える不揮発性メモリ素子である。 （もっと読む）

プログラミング電圧が低減された不揮発性の一度だけプログラム可能なメモリセルを形成する方法を記載する。隣接するｐ−ｉ−ｎダイオードは、約８より大きな誘電率を有する高誘電率材料からなる誘電性遮断アンチヒューズと組み合わせられる。好ましい実施形態では、高誘電率材料は、原子層成長法によって形成される。ダイオードは、シリサイドに接して結晶化された堆積された低欠陥半導体材料からなることが好ましい。そのようなセルのモノリシックな３次元メモリアレイは、ウェハ基板上に積層メモリレベルで形成されることができる。
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【課題】特に、横方向および斜め方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】本発明の半導体装置は、半導体層１０に設けられた半導体素子と、
前記半導体素子の周囲に設けられた遮光壁５０と、
前記半導体素子に電気的に接続された配線層２６であって、前記遮光壁５０の設けられていない開孔５２から該遮光壁５０の外側に延伸された配線層２６と、を含み、
前記配線層２６は、前記開孔５２に位置している第１部分２６Ａと、該開孔の外側に位置し該第１部分２６Ａと比して大きい幅を有する第２部２６Ｂ分と、を含むパターンを有し、
前記第２部分２６Ｂの幅は、前記開孔５２の幅と同一以上の幅である。 （もっと読む）

【課題】エージングデバイスの寿命を正確にコントロールする。
【解決手段】本発明の例に関わるエージングデバイスは、上面が半導体基板11の上面よりも上にある素子分離絶縁層12と、素子分離絶縁層12により分離される第１及び第２素子領域13,14と、第１素子領域13内の半導体基板11内に形成される第１及び第２拡散層15a,15b,16a,16bと、第１及び第２拡散層間15a,15b,16a,16bの半導体基板11上に形成される第１ゲート絶縁膜19と、第２素子領域14内の半導体基板11上に形成される第２ゲート絶縁膜19と、第１及び第２ゲート絶縁膜19上に形成され、第１素子領域13から第２素子領域14まで跨って形成されるフローティングゲート電極20とを備え、第１及び第２拡散層15a,15b,16a,16bの最も深い部分は、素子分離絶縁層12から離れている。 （もっと読む）

【課題】半導体素子においてリフレッシュ周期に応じて温度情報を更新する回路を提供すること。
【解決手段】半導体素子の内部温度を測定し、測定された温度情報を有する温度情報信号を生成し、リフレッシュ周期に応じて前記温度情報信号を更新する温度情報出力手段を備える。また、半導体素子の内部温度を測定して温度情報コード及び測定された温度に応じて論理レベルが変動する複数個のフラグ信号を生成し、ノーマルモードにおけるリフレッシュ命令信号又はセルフリフレッシュモードにおけるセルフリフレッシュ発振信号に応答して前記温度情報コードを更新する温度情報出力手段と、当該更新された温度情報コードを格納するコード格納手段と、格納されたデータを読み出して前記リフレッシュ命令信号の周期を変動するメモリ制御手段と、前記複数個のフラグ信号に応じて前記セルフリフレッシュ発振信号の周期を変動するセルフリフレッシュ発振手段とを備える。 （もっと読む）

【課題】電荷保持性能を短時間で容易に評価することができ、安価に製造することのできる不揮発性半導体記憶装置を提供する。
【解決手段】制御ゲート電極ｇｃと浮遊ゲート電極ｇｆの２つのゲート電極を有してなる書き換え可能な不揮発性メモリトランジスタＴが行列状に配置された半導体基板１，１ａにおける略四角形状の領域であるメモリマットＭ，Ｍ１，Ｍ２，Ｍａ〜Ｍｇと、メモリマットＭ，Ｍ１，Ｍ２，Ｍａ〜Ｍｇを加熱する局部加熱手段とを有してなる不揮発性半導体記憶装置１００，１００ａ〜１００ｅ，１０１，１０１ａ，１０２ａ，１０２ｂとする。 （もっと読む）

【課題】消費電力の低下が可能な半導体装置及びメモリ回路、並びにこれらの動作方法を提案することを課題とする。
【解決手段】演算回路１０２と制御回路１０３とを具備する演算処理回路１０１と、ＲＯＭ１０５とＲＡＭ１０６とを具備するメモリ回路１０４とを有し、演算処理回路１０１とメモリ回路１０４は、アドレスバス１０７及びデータバス１０８を介して接続され、ＲＯＭ１０５は、演算処理回路１０１を用いて実行される機械語プログラムのデータが格納されており、ＲＡＭ１０６は、複数のバンクを有し、機械語プログラムが実行した際の処理データが、複数のスタックに分割されて複数のバンクに格納され、複数のバンクに格納される複数のスタックにおいて、機械語プログラム終了まで使用されないスタックが省かれ、連続したスタックが同一のバンクに書き込まれるように、機械語プログラムに基づいて演算処理回路が動作する。 （もっと読む）

【課題】無線通信により交信可能な半導体装置において、個体識別子を容易に付けることができるようにする。また信頼性の高い半導体装置を提供する。
【解決手段】チャネル形成領域と、ソース領域またはドレイン領域を有する島状半導体膜１３１〜１３４と、ゲート絶縁膜と、ゲート電極１０３〜１０６とを有する薄膜トランジスタ１１８〜１２１と、層間絶縁膜と、層間絶縁膜中に形成され、ソース領域またはドレイン領域の一方に達する複数のコンタクトホール１４２を含む第１のコンタクトホールと、ソース領域またはドレイン領域の他方に達する第２のコンタクトホール１４１とを有し、第２のコンタクトホール１４１の径は、第１のコンタクトホールに含まれる複数のコンタクトホール１４２のそれぞれの径より大きく、第１のコンタクトホール１４２の底面積の合計と、第２のコンタクトホール１４１の底面積は等しい半導体装置に関するものである。 （もっと読む）

【課題】メモリにおけるデータの読み出しに関し、低消費電力なメモリを搭載した半導体装置を提供することを課題とする。
【解決手段】ワード線と、ビット線と、ワード線及びビット線に電気的に接続されたメモリセルを有する半導体装置において、ビット線に接続され、ビット線の電位をメモリセルに保持されたデータを読み出すための電位にするプリチャージ回路を有し、プリチャージ回路はビット線毎に設けられており、ビット線毎にメモリセルに保持されたデータを読み出すための電位にする構成とする。 （もっと読む）

【課題】記憶素子と薄膜トランジスタで構成されたパッシブマトリクス型素子において、クロストークを解決する半導体装置およびその作製方法を提供する。
【解決手段】一対の電極１１０、１１３と、該一対の電極間に有機化合物１１２を含む層を設け、さらに一対の電極１１０、１１３間に第１の金属酸化物１１１を有する第１の層と第２の金属酸化物１１４を有する第２の層を設けるメモリ構造とする。第１の金属酸化物層１１１はｐ型の半導体層として、第２の金属酸化物層１１４はｎ型の半導体層として働く。第１の金属酸化物１１１を有する第１の層と第２の金属酸化物１１４を有する第２の層はｐ−ｎ接合を形成し、これによりメモリ素子に整流性が付与される。 （もっと読む）

【課題】ポリシリコンパターンの形成方法、ポリシリコンパターンを含むダイオード、ポリシリコンパターンを含む多層交差点抵抗性メモリ素子及びダイオードとメモリ素子の製造方法を提供する。
【解決手段】多層交差点抵抗性メモリ素子は、配線Ｍ上にポリシリコンからなる第１垂直ダイオードＤ１が等間隔で備えられ、第１垂直ダイオードＤ１は、下第１ｎ型不純物領域ｎ１と上第１ｐ型不純物領域ｐ１とで形成され、第１垂直ダイオードＤ１上には、第１下部電極ＢＥ１、第１抵抗体Ｒ１と第１上部電極ＴＥ１とが順次に積層された構造を有するライン状の第１積層パターンＰ１が備えられる。垂直ダイオードの形成法は、下部膜上にキャッピング膜で覆われた非晶質シリコンパターンを形成するステップと、非晶質シリコンパターンをエキシマーレーザアニーリングによって多結晶化するステップと、キャッピング膜を除去するステップと、を含む。 （もっと読む）

４レベルの受動素子セルは低下する抵抗レベルに対応するメモリ状態を有し、それはデータ状態１１、０１、００および１０に好ましくはそれぞれマップされる。ＬＳＢおよびＭＳＢは異なるページの一部として好ましくはマップされる。メモリセル状態を区別するために、選択されたビット線電流は、基準電流レベルおよび読出バイアス電圧の少なくとも２つの異なる組合わせについて検知される。中間レベルの基準はＬＳＢを読出すために用いられる。ＭＳＢを読出すとき、１０から００データ状態の間の第１の基準および０１から１１データ状態の間の第２の基準が用いられてもよく、中間レベルの基準を用いる必要はない。一定の実施例では、ビット線電流は、ビット線電流を異なる値に安定させるための遅延を必要とすることなく、同時に第１および第２の基準に比較され、これにしたがってＭＳＢが生成される。
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装置は、基板と、基板上に形成されるヒータと、ヒータ上に形成される相変化層とを含む。ヒータは、ヒータ層と、該ヒータ層に電気的に結合される第１および第２の電極とを有する。プロセスは、基板上にヒータを形成する工程と、ヒータ上に相変化層を形成する工程とを含む。ヒータは、ヒータ層と、該ヒータ層に電気的に結合される第１および第２の電極とを有する。 （もっと読む）

【課題】累積された温度バジェットにより記憶保持特性が影響される相変化メモリ等において、記憶データの消失を防止する。
【解決手段】半導体装置が、複数のメモリセルと、温度バジェットセンサと、該メモリセルをリフレッシュするための回路とを含んでいる。該温度バジェットセンサは該半導体装置の温度をモニタし、該温度バジェットセンサからの信号を、基準信号と周期的に比較し、この比較に基づいて該メモリセルをリフレッシュする。 （もっと読む）

【課題】有機材料を用いた記憶素子を用いて、製造時以外にもデータを書き込むことができる記憶装置を提供する。
【解決手段】メモリセルには、ｎ型不純物領域３２ｎとｐ型不純物領域３２ｐが設けられた半導体膜３２上に、第３導電膜５５、有機化合物５８、第４導電膜５９とが積層されて、ｐｎ接合ダイオードＤＩと記憶素子ＭＥが直列接続に接続されている。メモリセルを制御する駆動回路は薄膜トランジスタで構成される。メモリセルと駆動回路を同一基板上に同時に作製する。メモリセルのｎ型不純物領域３２ｎまたはｐ型不純物領域３２ｐ中の不純物は、薄膜トランジスタの不純物領域３３ａ、３３ｂ、３４ａ、３４ｂと同時に作製される。 （もっと読む）

【課題】ゲート絶縁膜の被覆不良によるゲート電極と半導体層とのショート及びリーク電流などの不良が防止された信頼性の高い半導体装置、及びそのような半導体装置の作製方法を提供することを目的とする。
【解決手段】絶縁表面上に複数の半導体素子を形成するために、連続した半導体層中に半導体素子として機能する素子領域と、抵抗が高く素子領域間を電気的に分離する機能を有する素子分離領域を形成する。素子分離領域は、連続した半導体層において、素子間を電気的に分離するために、選択的に酸素、窒素、及び炭素のうち少なくとも一種以上の不純物元素を添加して形成する。 （もっと読む）

【課題】半導体膜のチャネル形成領域の端部の特性がトランジスタの特性へ及ぼす影響を低減することを課題とする。
【解決手段】基板上に半導体膜とゲート絶縁膜と第１の導電膜を順に積層した積層体を形成し、積層体を除去することによって、島状に設けられた複数の積層体とし、島状に設けられた積層体を覆うように絶縁膜を形成し、第１の導電膜の表面と高さが概略一致するように絶縁膜の一部を除去して第１の導電膜の表面を露出させ、第１の導電膜上及び残存した第１の絶縁膜上に第２の導電膜を形成し、第２の導電膜上にレジストを形成し、レジストをマスクとして、第１の導電膜及び第２の導電膜を選択的に除去する。 （もっと読む）

【課題】相変化メモリ装置において、アタッカーによる相変化膜へのレーザ照射を防止し、セキュリティ性を向上する。
【解決手段】相変化メモリセルは、選択トランジスタ１と記憶素子２を有しており、記憶素子２は相変化膜で形成された記憶膜２１を備えている。記憶膜２１の上方には、レーザに対する反射率の高い材料から成るビット線２４が形成される。ビット線２４は、記憶膜２１よりも幅が広く形成されており、記憶膜２１の上方を完全に覆うように配設される。 （もっと読む）

【課題】 アクセス機構が簡素でアクセス速度が速い、多層抵抗変化素子アレイ、抵抗変化装置、多層不揮発性記憶素子アレイ、及び不揮発性記憶装置を提供する。
【解決手段】ビット線群層２１とワード線群層２２とが交互に積層され、ビット線とワード線との各交点に不揮発性記憶体が形成され、全ての第１引き出しプラグ１０５Ａ及び第２引き出しプラグ１０５Ｂは多層不揮発性記憶素子アレイの表面に達するように形成され、アクセス機構２５Ａ，２５Ｂは、全ての第１プラグ群２３に対し一部の第１プラグ群毎にアクセスしかつ該一部の第１プラグ群の全ての第１引き出しプラグに対し同時に接触及び離隔して該全ての第１引き出しプラグと個々に電気的に導通及び遮断することが可能であり、並びに全ての第２プラグ群２４に対し一部の第２プラグ群毎にアクセスしかつ該一部の第２プラグ群の全ての第２引き出しプラグに対し同時に接触及び離隔して該全ての第２引き出しプラグと個々に電気的に導通及び遮断することが可能であるように構成されている。 （もっと読む）