【課題】パワーオン動作タイミング制御のための信号を供給するための配線の引き回しの容易化を図る。
【解決手段】複数の半導体チップ（１１，１２，１３）は、パワーオン制御信号を伝搬可能なボンディングワイヤによってデイジーチェーン接続される。上記複数の半導体チップのそれぞれは、取り込まれたパワーオン制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含む。上記タイミング調整回路は、上記パワーオン制御信号の処理タイミングを上記複数の半導体チップ間でずらすことによって電流の集中を回避する。 （もっと読む）

【課題】 エージングデバイスの寿命の製造ばらつきを制御し、不良ビットの影響を取り除く。
【解決手段】 浮遊ゲートと制御ゲートを有する２層ゲート構成の不揮発性メモリセルからなるエージングデバイス８１を複数個並列接続してなるエージング回路と、この回路の出力信号をメモリに記憶された参照信号Ｉ₀ と比較して該回路の寿命を検知するセンス回路とを備えた半導体集積回路において、複数のエージングデバイスのうちで寿命の長いエージングデバイス（寿命の最も長いものを除く）が全体の寿命を決定するよう設計する。 （もっと読む）

【課題】プローブ検査専用のバンプ電極を追加しなくてもよく、再配置配線工程後にプローブ検査を実施することができるようにする。
【解決手段】 再配置配線層（２０５）の一端部に第１の下地導電層を形成してその上にバンプ電極（２０８）を設け、再配置配線層（２０５）の他端部に第２の下地導電層を形成してその上に検査パッド（２０９ａ）を設ける。第１下地導電層と第２下地導電層は同一工程で形成された導体膜である。プローブ検査はこれらの検査パッドを用い、バンプ電極形成前のバンプ電極下導電属を併用して実施する。プローブ検査専用パッドのためのバンプ電極を追加しなくてもよい。 （もっと読む）

相変化メモリセル（２）をプログラムするための方法および装置を開示する。相変化メモリセル（２）は相変化物質よりなるメモリ素子を含み、この相変化物質が結晶質であり最小の抵抗値レベルを有する第１状態（「１１」）、非晶質であり最大の抵抗値レベルを有する第２状態（「００」）、および、抵抗値レベルがそれらの間となる複数の中間状態を有する。上記の方法は、相変化メモリセル（２）をセット、リセット、または、中間状態の１つにプログラムするために、プログラミングパルスを使用するステップを含む。中間状態にプログラムするために、プログラミングパルスは、非晶質の相変化物質内を通る平均直径（Ｄ）を有する結晶質のパーコレーション通路をつくり、そして、第２のプログラミングパルスが、結晶質のパーコレーション通路の直径（Ｄ）を変更して、相変化メモリセルを適切な電流レベルにプログラムをする。
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【課題】 コア部とインターフェース部が別チップである半導体記憶装置のデータ転送速度を高める。
【解決手段】 メモリセルが形成された複数のコアチップ１２１〜１２４と、メモリセルに対する周辺回路が形成されたインターフェースチップ１１０とを備える。複数のコアチップ１２１〜１２４は、メモリセルより出力すべきデータを一時的に保持するラッチ回路部１５１〜１５４と、メモリセルに入力すべきデータを一時的に保持するラッチ回路部１６１〜１６４をそれぞれ有し、これらラッチ回路部１５１〜１５４及びラッチ回路部１６１〜１６４は、インターフェースチップ１１０に対して従属接続されている。これにより、従属接続された複数のラッチ回路部がパイプライン動作を行うことができることから、高速なデータ転送を実現することが可能となる。 （もっと読む）

【課題】 多種類のパッケージの組立てに対応できる半導体装置を提供する。
【解決手段】 半導体装置１の中央部には、第１のボンディングパッド４が半導体装置１の長手方向（図１中Ｘ方向）に複数個一列に渡って配置されている。そして、半導体装置１の短手方向（図１中Ｙ方向）にある両端部のうち一端部には、第２のボンディングパッド５が半導体装置の長手方向に複数個一列に渡って配置されている。半導体装置１の短手方向にて相対する第１のボンディングパッド４と第２のバンディングパッド５とは配線６で接続されている。 （もっと読む）

【課題】 セルダイオードを用いる相変移記憶素子及びその製造方法を提供すること。
【解決手段】 相変移記憶素子は、第１導電型の半導体基板及び前記半導体基板上に配置された複数のワードラインを備える。前記ワードラインは、前記第１導電型と異なる第２導電型を有して実質的に平らな上部面を有する。前記ワードラインのそれぞれの上部面上に前記ワードラインの長さ方向に沿って一次元的に配列された第１半導体パターンを提供する。前記第１半導体パターンは、前記第１導電型または前記第２導電型を有する。前記第１半導体パターン上に前記第１導電型を有する第２半導体パターンが積層される。前記ワードライン間のギャップ領域、前記第１半導体パターン間のギャップ領域、及び前記第２半導体パターン間のギャップ領域は絶縁膜で埋められる。前記絶縁膜の上部に複数の相変移物質パターンが二次元的に配列される。前記相変移物質パターンは前記第２半導体パターンにそれぞれ電気的に接続される。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制された半導体装置を提供する。
【解決手段】第１半導体素子１２０を含み、その周囲に設けられた第１遮光壁５０により画定された第１被遮光領域１０Ａと、 第２半導体素子１２０´を含み、その周囲に設けられた第２遮光壁５０´により画定され、前記第１被遮光領域１０Ａと隣り合う位置に設けられた第２被遮光領域１０Ａ´と、 前記第１遮光壁５０に設けられた第１開孔５２と、 前記第２遮光壁５０´に設けられ前記第１開孔５２と対向して位置する第２開孔５２´と、 前記第１半導体素子１２０と接続され、前記第１開孔５２から前記第１被遮光領域１０Ａの外側に引き出された第１配線層２４と、 前記第２半導体素子１２０´と接続され、前記第２開孔５２´から前記第２被遮光領域１０Ａ´の外側に引き出された第２配線層２４´と、を含む半導体装置。 （もっと読む）

【課題】リーク電流が少なく信頼性の高い半導体装置を与える半導体チップおよびその製造方法を提供すること。
【解決手段】メモリ部と周辺回路部とを備えた半導体チップであって、
前記メモリ部および前記周辺回路部は、前記半導体チップの主表面部に形成され、
前記周辺回路部が形成された前記主表面部の一部であって、各前記メモリ部に隣接する所定部を通る前記半導体チップ断面の厚みは、前記半導体チップの表面に対する法線方向を基準として、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みと略等しく、
かつ、前記メモリ部が形成された前記主表面部を通る前記半導体チップ断面の厚みは、同法線方向を基準として各前記メモリ部に隣接する所定部を除く前記周辺回路部が形成された前記主表面部を通る前記半導体チップ断面の厚みに対して大きいことを特徴とする半導体チップおよびその製造方法。
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【課題】
ＤＲＡＭの組立工程後におけるシリコンのダングリングボンドを減少させ、ＤＲＡＭにおける組立工程後のリフレッシュ特性を改善することが可能な半導体装置の製造方法を提供する。
を提供する。
【解決手段】
（ａ）素子を形成された半導体基板２１を含む半導体装置２０に、引き出し配線２３を配線する工程と、（ｂ）半導体装置２０を、所定の温度範囲、所定の時間範囲、所定の水素濃度範囲、及び、所定の圧力範囲でアニールする工程とを具備する半導体装置の製造方法を用いる。（ａ）工程は、（ａ１）半導体装置２０をパッケージ化する工程を備えていても良い。その所定の温度範囲は、（ａ）工程の作業温度以上、はんだリフロー温度以下であることが好ましい。例えば、１７０度以上、２６０度以下である。 （もっと読む）

【課題】ＭＲＡＭのメモリセルの微細化と誤書き込みの防止とを実現する。
【解決手段】本発明の例に関わる磁気ランダムアクセスメモリは、磁気抵抗効果素子ＭＴＪと、磁気抵抗効果素子ＭＴＪにデータ書き込みのための磁場を与える書き込み線４２と、データ書き込みを行っている間、磁気抵抗効果素子ＭＴＪの温度をそれ以外の磁気抵抗効果素子の温度よりも高くする手段Ｉｓ２とを備える。 （もっと読む）

【課題】 ボード上のソケットを介して装着されたモジュールは、ソケットのラッチ部により、ファンからの風が遮られ、モジュールの放熱効果が低下している。放熱効果が優れたモジュール及びその実装方法を提供する。
【解決手段】 ボードとモジュールとを接続用ピン又はバネで接続し、ボードとモジュールの電源配線を固定治具でネジ留めして接続することで、着脱可能な、放熱性の良いモジュールとその実装方法が得られる。 （もっと読む）

【課題】 使用中の電荷の不要な移動に伴う閾値電圧の変動を抑制することができる半導体装置の製造方法を提供する。
【解決手段】 Ｓｉ基板１の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜１９を形成する。次に、層間絶縁膜１９中に、夫々、不揮発性メモリセルのコントロールゲート１１、ｎＭＯＳトランジスタのソース又はドレイン１７、ｐＭＯＳトランジスタのソース又はドレイン１８に接続される複数個のコンタクトプラグ２０を形成する。そして、複数個のコンタクトプラグ２０を介して、コントロールゲート１１とｎＭＯＳトランジスタ及びｐＭＯＳトランジスタのソース又はドレイン１７、１８とを接続する単層の配線２１を形成する。 （もっと読む）

本発明による電子装置（１００）は、第１値と第２値との間で電気的にスイッチ可能な電気抵抗率を有するメモリ材料の層（１０７）を備える。メモリ材料は相変化材料でもよい。電子装置（１００）は電子装置の第１端子（１７２）とメモリ材料の層（１０７）を電気的に接続する一組のナノワイヤ（ＮＷ）をさらに備え、それによって、第１端子からナノワイヤ（ＮＷ）及びメモリ材料の層（１０７）を介して電子装置の第２端子（２７２）への電流の伝導を可能にする。各ナノワイヤ（ＮＷ）は各々のコンタクト領域でメモリ材料の層（１０７）に電気的にコンタクトがとられる。全てのコンタクト領域ほぼ同一である。本発明による方法は、本発明による電子装置（１００）を製造するのに適している。
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半導体構造（２０）のパッドエリア（２１）下に能動素子（２５）を組み込むことにより、シリコンエリアのより効率的な利用を可能とする。パッドエリア（２１）は、上方に第１の金属層（２３）を備えた基板（２２）を含む。第２の金属層（２６）は第１の金属層（２３）の下とする。能動素子（２５）は基板内であって、第２の金属層（２６）の下に備えられる。誘導体層（２４）は第１の金属層（２６）と第２の金属層（２３）とを分離する。誘導体層（２４）内のビア（２７）は第１の金属層（２３）と第２の金属層（２６）とを電気的に接続する。ビア（２７）は能動素子（２５）と接続する。隣接金属層（４２４、４２５、４２６）を第１の金属層（２３）と第２の金属層（２６）の間に配置してもよい。
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