【課題】抵抗変化層に接触する下部電極の部分の全域に均一に電界を集中させることで、特性ばらつきをなくすことを可能にする記憶素子とその製造方法および半導体記憶装置を提供する。
【解決手段】第１電極２１と、第１電極２１に対向した位置に形成された第２電極２３と、第１電極２１と前記第２電極２３との間に挟まれて形成された抵抗変化層２２とを有し、第１電極２１は、筒状体でかつ前記抵抗変化層２２側より抵抗変化層２２とは反対側の方が厚く形成されている。 （もっと読む）

【課題】不揮発性メモリを備える半導体装置において、不揮発性メモリを構成するメモリセルの加工精度を向上することができる技術を提供する。
【解決手段】ポリシリコン膜ＰＦ１とダミーゲート電極ＤＭＹ１を覆うようにポリシリコン膜ＰＦ２を形成する。このとき、ポリシリコン膜ＰＦ２は、段差ＤＩＦおよびギャップ溝ＧＡＰの形状を反映して形成される。特に、ギャップ溝ＧＡＰを覆うポリシリコン膜ＰＦ２には凹部ＣＯＮが形成される。続いて、ポリシリコン膜ＰＦ２上に反射防止膜ＢＡＲＣを形成する。このとき、流動性の高い反射防止膜ＢＡＲＣは、段差ＤＩＦの高い領域から低い領域に流出するが、凹部ＣＯＮに充分な反射防止膜ＢＡＲＣが蓄積されているので、流出する反射防止膜ＢＡＲＣを補充するように凹部ＣＯＮから反射防止膜ＢＡＲＣが供給される。 （もっと読む）

【課題】集積度が高く、配線の密着性を向上した高信頼性の不揮発性記憶装置及びその製造方法を提供する。
【解決手段】第１の方向に延在する下側電極１３０と、下側電極１３０の上方に位置し、第１の方向と交差する第２の方向に延在する上側電極２３０と、下側電極１３０と上側電極２３０との間に設けられた金属酸化物や相変化材料を用いた記憶部３００と、を備える。下側電極１３０及び上側電極２３０の少なくともいずれかは、順テーパの側壁を有する第１の電極１１０、２１０と、絶縁層１５０、２５０を介して第１の電極１１０と実質的に同じ平面内で隣接し、逆テーパの側壁を有する第２の電極１２０、２２０と、を有する。 （もっと読む）

【課題】配線間の記憶部の加工不良を低減した高歩留まりの不揮発性記憶装置の製造方法を提供する。
【解決手段】不揮発性記憶装置は、第１電極と、第２電極と、第１電極と第２電極との間に設けられ、抵抗が変化する第１記憶層を有する第１記憶部と、を有する。第１電極となる第１電極膜１１０ｆと、第１記憶部となる第１記憶部膜１３０ｆと、を積層し、これらを第１方向に延在する帯状に加工し、犠牲層１８１を埋め込む。その上に、第２電極となる第２電極膜１４０ｆを形成し、その上に犠牲層よりもエッチング速度が遅いマスク層１５０を形成し、第２電極膜１４０ｆを第２方向に延在する帯状に加工し、第１記憶部膜１３０ｆの犠牲層１８１から露出した部分を除去して第１記憶部膜１３０ｆを柱状に加工し、その後犠牲層１８１を除去して第１記憶部膜１３０ｆを露出させて第１記憶部膜１３０ｆを除去する。 （もっと読む）

【課題】配線間の記憶部の加工不良を低減した高歩留まりの不揮発性記憶装置及びその製造方法を提供する。
【解決手段】不揮発性記憶装置は、第１電極と、第２電極と、第１電極と第２電極との間に設けられ、抵抗が変化する第１記憶層を有する第１記憶部と、を有する。第１電極となる第１電極膜１１０ｆと、第１記憶部となる第１記憶部膜１３０ｆと、を積層し、これらを第１方向に延在する帯状に加工し、所定密度の層５８１を埋め込む。その上に、第２電極となる第２電極膜１４０ｆを形成し、その上に所定密度の層よりも密度が高いマスク層１５０を形成し、第２電極膜１４０ｆを第２方向に延在する帯状に加工し、第１記憶部膜１３０ｆの犠牲層５８１から露出した部分を除去して第１記憶部膜１３０ｆを柱状に加工し、その後犠牲層５８１を除去して第１記憶部膜１３０ｆを露出させて第１記憶部膜１３０ｆを除去する。 （もっと読む）

【課題】配線間の抵抗値を低減させる、クロスポイント型メモリセルを積層した多層構造の半導体記憶装置を提供する。
【解決手段】半導体基板１と、互いに交差する第１の配線ＷＬ及び第２の配線ＢＬ並びにこれら第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有する１または複数のセルアレイ層ＭＡと、セルアレイ層ＭＡよりも下層の第１配線層Ｍ１に形成された第３の配線１１と、セルアレイ層ＭＡよりも上層の第２配線層Ｍ２に形成された第４の配線１２と、第３の配線１１及び第４の配線１４を接続する積層方向に延びるコンタクト１４１〜１４４とを有する。第１配線層Ｍ１と第２配線層Ｍ２の間には、冗長配線層が形成される。冗長配線層には冗長配線１３１〜１３３が形成され、第３の配線１１と冗長配線１３１〜１３３との間及び第４の配線１２と冗長配線１３１〜１３３との間は、複数のコンタクト１４１〜１４４により接続される。 （もっと読む）

【課題】高オン／オン比のダイオードを用い安定して動作する一括加工型積層ＯＴＰメモリの不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】第１導電型の半導体からなる第１導電膜３１と、第１導電３１膜に積層された第１絶縁膜２１と、を有する要素積層体ＭＬ１を複数積層した積層構造体ＭＬと、積層構造体ＭＬを積層方向に貫通し、第２導電型の導電領域を有する半導体ピラー２５と、半導体ピラー２５と第１導電膜３１との間に設けられた第２絶縁膜２２と、を備える。半導体ピラー２５は、第１導電膜３１のそれぞれに対向する第１領域４１と、積層方向において第１領域４１どうしの間に設けられ、第１領域４１とは抵抗が異なる第２領域４２と、を有する。 （もっと読む）

【課題】リソグラフィ工程におけるアライメントマークや重ね合わせ検査マークの計測が確実に、精度良くでき、また、マークにとって不要な構成を有さず、半導体装置の製造プロセスの過程で異物が発生することを抑制して製造歩留が低下することを防止した半導体装置の製造方法および半導体装置を提供する。
【解決手段】マーク構造体１００はシリコン基板１０１上に形成されたゲート酸化膜１０２と、ゲート酸化膜１０２上に形成されたゲート配線層１０３と、ゲート配線層１０３上に形成された絶縁膜１０４と、絶縁膜１０４、ゲート配線層１０３、ゲート酸化膜１０２の側面に接するように形成されたサイドウォール１０５とで構成され、層間絶縁膜１０７の上部からマーク構造体１００の上部にかけては、不透明なビット線層１１３が、ドープトポリシリコン層１１３１と、タングステンシリサイド層１１３２のポリサイドとして構成されている。 （もっと読む）

【課題】非接触でデータの送受信が可能な安価な半導体装置及びその作製方法の提供する。
【解決手段】基板３２に、メモリセルの有機化合物層２０ｂに流れる電流を制御する素子であるＴＦＴ、ビット線である第１の電極層１８ａ〜１８ｃ、ソース線１７ａ〜１７ｃ、第２の電極層２１、第１の電極層１８ａ〜１８ｃと第２の電極層２１の間に有機化合物を含む積層（第１層（バッファ層２０ａ）と第２層（有機化合物層２０ｂ）の積層）を設けている。有機化合物層２０ｂは、導電性を有する有機化合物材料からなる層を単層または積層構造で設ける。導電性を有する有機化合物材料の具体例としては、キャリア輸送性を有する材料を用いることができる。集積回路部の接続電極２８、電極２９上にアンテナ３０を形成する。 （もっと読む）

半導体装置を製作する方法が、基板上に少なくとも１つの層を形成することと、少なくとも１つの層の上に画像形成性材料よりなる少なくとも２つの離間されたフィーチャを形成することと、少なくとも２つのフィーチャ上に側壁スペーサを形成することと、第１のフィーチャ上の第１の側壁スペーサと第２のフィーチャ上の第２の側壁スペーサとの間の空間をフィラーフィーチャで充填することと、を含む。この方法はまた、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャを互いに離間した状態で残すように、側壁スペーサを選択的に除去することと、第１のフィーチャ、フィラーフィーチャおよび第２のフィーチャをマスクとして使用して少なくとも１つの層をエッチングすることと、を含む。
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【課題】 ＬＲ−ＤＩＭＭ方式のＶＬＰタイプのＬＲ−ＤＩＭＭの新規の配線方法を提案する。
【解決手段】 複数のＤＲＡＭと、データを入力する２つのコネクタと、該２つのコネクタに入力されたデータをリドライブして前記複数のＤＲＡＭへ供給するバッファデバイスとが基板上に搭載されており、
前記バッファデバイスは前記２つのコネクタが両側に置かれる前記基板の中央付近に配置され、各コネクタからのデータを逆側に配置されたＤＲＡＭへ供給する。 （もっと読む）

【課題】メモリセル面積を拡大させることなく、メモリセルにおける単位面積あたりの容量値を増やした半導体記憶装置を実現する。
【解決手段】メモリセル１００は、トランジスタ１０１と、メモリ素子１０４と、第１の容量１０２と、第２の容量１０３と、を有する。第１の容量１０２は、トランジスタ１０１を構成する半導体膜１０８、ゲート絶縁膜１１４およびゲート電極１０９で構成され、トランジスタ１０１と同時に形成される。第２の容量１０３は、メモリ素子１０４を構成する電極１０７ならびに電極１０７上に形成した絶縁膜１１３および電極１１１から構成される。また、第２の容量１０３は、第１の容量１０２の直上に形成する。このように、メモリ素子１０４と並列に接続する、第１の容量１０２および第２の容量１０３を形成する。 （もっと読む）

可逆的に抵抗を切り換える金属−絶縁物−金属（ＭＩＭ）スタックを形成する方法が提供される。この方法は、縮退ドープされた半導体材料を含む第１の導電層を形成することと、第１の導電層上に炭素系可逆抵抗スイッチング材料を形成することと、を含む。また、他の態様も提供される。
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【課題】不揮発性記憶素子と、容量素子若しくは抵抗素子とを有するシステムＩＣの製造方法を提供する。
【解決手段】半導体基板の主面の素子分離領域５上に下部電極１０ｃが設けられ、かつ下部電極１０ｃ上にＯＮＯ膜１１，１２，１３からなる誘電体膜を介在して上部電極１９ｃが設けられた容量素子Ｃを有する半導体集積回路装置であって、半導体基板の主面の素子分離領域５と下部電極１０ｃとの間に耐酸化性膜８、及び下部電極１０ｃと上部電極１９ｃとの間に耐酸化性膜１２を有する。 （もっと読む）

【課題】メモリセル間の短絡を防ぐことで、リーク電流を低減する、抵抗変化型不揮発性メモリセルを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１の絶縁層１１上に設けられ、かつ第１の方向に延在する第１の配線層１３と、第１の配線層１３上に柱状に設けられ、かつ直列に接続された非オーミック素子１８と可変抵抗素子１４とを含む不揮発性メモリセルＭＣと、メモリセルＭＣ上に設けられ、かつ面内方向に単一の層で構成されたバリア層２１と、バリア層２１上に設けられ、かつ面内方向に単一の層で構成された導電層３０と、第１の絶縁層１１上に設けられ、かつメモリセルＭＣ、バリア層２１及び導電層３０の側面を覆う第２の絶縁層２０と、導電層３０上に設けられ、かつ第２の方向に延在する第２の配線層２２とを含む。 （もっと読む）

【課題】相変化膜の形成方法及び装置、これを利用した相変化メモリ素子の製造方法を提供する。
【解決手段】本発明は、相変化膜の形成方法及び装置、これを利用した相変化メモリ素子の製造方法に関し、チャンバにソースを供給し、そして前記チャンバから前記ソースをパージし、前記ソースの供給及びパージによって前記チャンバの圧力を変動させることを特徴とする。本発明によると、所望の組成と厚さによる組成分布により、優れた相変化膜を形成することができるようされる。 （もっと読む）

【課題】ＯＮ／ＯＦＦ比の向上を図り、さらに低温プロセスでの製造を可能にした２端子構造の半導体メモリ装置の製造方法を提供する。
【解決手段】Ｓｉ基板２上に順次ＳｉＣ層３及びＳｉ層１１を積層する工程と、１段階の所定温度による熱酸化処理で、Ｓｉ層１１をＳｉＯ_２層５に変えると共に、ＳｉＣ層３のＳｉ層１１に接する界面をＳｉＯｘ層４に変える工程を有する。熱酸化の温度は８００℃〜９５０℃の範囲に設定する。 （もっと読む）

【課題】占有面積を縮小化した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メタル２７、第１メタル２７と交差する第２メタル３６、第１メタル２７及び第２メタル３６の交差部でそれらの間に接続されたメモリセルＭＣを有する単位セルアレイＭＡＴを備える。周辺領域Ａｒ２において、所定位置からカラム方向の（４ｍ−３）番目（ｍは正の整数）及び（４ｍ−２）番目に位置する第１メタル２７は、そのロウ方向の一端側にコンタクト接続部２７ｂを有する。周辺領域において、所定位置からカラム方向の（４ｍ−１）番目及び４ｍ番目に位置する第１メタル２７は、そのロウ方向の他端側にコンタクト接続部２７ａを有する。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】圧電素子を用いずに印加された圧力を記憶することができる記憶素子及び記憶装置を提供する。
【解決手段】複数の記憶素子が縦横に並べて配置されている。各記憶素子には、抵抗変化素子を備えた抵抗変化部１、及び印加された圧力に応じて流れる電流が変化する電流変化部２が設けられている。電流変化部２には、定電圧が供給される。抵抗変化部１と電流変化部２との間にはビット線ＢＬが接続され、抵抗変化部１の他端にはトランジスタ３のソース・ドレインの一方が接続されている。トランジスタ３の他方のソース・ドレインは信号線ＳＬに接続され、トランジスタ３のゲートはワード線ＷＬに接続されている。 （もっと読む）