【課題】金属配線上にダイオード等の選択素子を有し、選択素子と相変化メモリ等の記憶素子とを共に積層することにより、高性能化、高信頼化を実現し、製造コストを低減する半導体記憶装置とその製造方法を提供する。
【解決手段】第１、第２、第３ポリシリコン膜１１９，１２０，１２１によるダイオードＤＩＯＤの上に、バッファ層１２２、相変化材料層１２３が形成され、層間膜１２７ｂより熱伝導率の高いダイオードＤＩＯＤの一部分を加工せずに配線上に延在させて残すことにより、ダイオードＤＩＯＤで発生する熱の散逸を大きくする。また、ダイオードＤＩＯＤの一部をエッチストッパとして利用することで、積層化時のコンタクト開口を一括で行うことを可能とする。 （もっと読む）

【課題】メモリセルアレイ全体の消費電力を削減することが可能であり、且つ高集積化の可能な半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、ワード線１と、ワード線１と交差するように配置されたビット線２と、ワード線１とビット線２との各交差部に配置された絶縁膜３と、ワード線１の間及びビット線２の間を埋め込む層間絶縁膜と、ビット線１に接続され、低抵抗状態と高抵抗状態との間で遷移する抵抗変化材４とを備える。ワード線１、ビット線２、及び絶縁膜３はワード線１とビット線２との各交差部において電界効果トランジスタを構成する。電界効果トランジスタ及び抵抗変化材４はメモリセルを構成する。ビット線２は、絶縁膜を介してワード線１と対向する第１面と、この第１面とは反対側の第２面とを有する。抵抗変化材４は、第２面と接するように配置され、且つその一部が層間絶縁膜と接触している。 （もっと読む）

【課題】 改善された三次元メモリ（例えば、ＲＲＡＭ）アーキテクチャを提供すること。
【解決手段】 メモリデバイスが、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイが、複数の導電性平面および絶縁層における開口部を通過する。メモリデバイスは、複数のプログラム可能なメモリ素子を備え、それぞれのメモリ素子が、水平な導電性平面の１つをそれぞれの垂直な導電性列に連結する。 （もっと読む）

【課題】半導体装置の歩留まりを向上させること若しくは製造コストを低減すること又は集積回路の面積を低減する半導体装置を提供する。
【解決手段】半導体装置が有するメモリ素子１０のメモリ層１２及び抵抗素子２０の抵抗層２２が同一材料によって構成される。そのため、メモリ層１２と、抵抗層２２とを同一工程によって形成することで、半導体装置の作製工程数を低減することができる。結果として、半導体装置の歩留まりを向上させること又は製造コストを低減することができる。また、半導体装置は、抵抗値の高い抵抗成分を備えた抵抗素子２０を有する。そのため、半導体装置が有する集積回路の面積を低減することができる。 （もっと読む）

【課題】 耐酸化性能に優れたシリコン窒化膜によってＲｅＲＡＭセルの側壁全面を覆うことによって、製造工程での可変抵抗膜等の酸化を抑制し、ＲｅＲＡＭセルの状態の安定性およびデータ保持性が高い半導体メモリ装置およびその製造方法を提供することを目的とする。
【解決手段】 ＲｅＲＡＭセルは、例えば、導電性材料からなる第１電極１１、多結晶シリコンからなるダイオード１２、導電性材料からなる第２電極１３、遷移金属酸化膜からなる可変抵抗膜１４、および導電性材料からなる第３電極１５から構成されるものとする。また、ＲｅＲＡＭセルの側壁全面に、シリコン窒化膜を主成分とする側壁絶縁膜２０が形成されており、更にその外側にはシリコン酸化膜を主成分とするセル間絶縁膜２１が形成されている。 （もっと読む）

【課題】基準電圧を調整する回路を構成する抵抗素子を有するフラッシュ記憶素子である半導体装置及びその製造方法を提供する。
【解決手段】フラッシュ記憶素子である半導体装置の製造方法は、半導体基板上にトレンチを定義する鋳型パターンＭＬＤＰを形成し、鋳型パターンＭＬＤＰ上にトレンチを横切る抵抗パターンＲＰを形成し、抵抗パターンＲＰ上に互いに離隔された第１及び第２導電パターン２１０、２２０を形成し、第１及び第２導電パターン２１０、２２０に各々接続する第１及び第２配線ＵＬ１，ＵＬ２を形成する段階を有し、第１及び第２導電パターンＵＬ１，ＵＬ２は鋳型パターンＭＬＤＰの上部に各々形成される。 （もっと読む）

【課題】抵抗変化型メモリの動作特性を向上する。
【解決手段】本発明の一態様に関わる抵抗変化型メモリは、複数のブロックＢＫが設けられるメモリセルアレイと、複数のブロック内に設けられる複数の抵抗変化型記憶素子と、複数のブロック内に設けられ、抵抗変化型記憶素子に接続される第１及び第２の配線ＢＬ，ＷＬと、前記複数のブロックにおいて動作の対象となる選択ブロック及び前記選択ブロックを除く複数の非選択ブロックの状態をそれぞれ制御する制御回路と、を具備し、
制御回路は、選択ブロックを動作させている期間中に、非選択ブロック内の第１及び第２の配線ＢＬ，ＷＬに電位ＶＵＸを供給する。 （もっと読む）

【課題】抵抗変化メモリセルに充分な電流を流すことができる半導体記憶装置を提供する。
【解決手段】互いに交差するように形成されたワード線ＷＬｊ及びビット線ＢＬｉと、これら配線の各交差部に配置され、ダイオードＤＩと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣを含むメモリセルアレイとを備える。ダイオードＤＩは、ｎ＋型層Ｄ３とｐ＋型層Ｄ１とを有する。ｎ＋型層Ｄ３の少なくとも一部がシリコン−カーバイド混合物（Ｓｉ_１−ｘＣ_ｘ（０＜ｘ＜１））で構成され、ｐ＋型層Ｄ１がシリコン（Ｓｉ）で構成されている。 （もっと読む）

半導体ｐ−ｉ−ｎダイオードおよび半導体ｐ−ｉ−ｎダイオードを形成する方法を開示する。一形態において、一の導電型（ｐ＋またはｎ＋の一方）を有するようにドープされた領域と、ｐ−ｉ−ｎダイオードへの電気コンタクトの間に、ＳｉＧｅ領域が形成される。ＳｉＧｅ領域は、コンタクト抵抗を低減する働きをすることができ、順バイアス電流を増加させることができる。ドープされた領域は、ドープされた領域がＳｉＧｅ領域とダイオードの真性領域との間に存在するように、ＳｉＧｅ領域の下方を伸びている。ｐ−ｉ−ｎダイオードは、シリコンから形成することができる。ＳｉＧｅ領域の下方のドープされた領域は、付加されたＳｉＧｅ領域によって逆バイアス電流が増加することを防止する働きをすることができる。一実施形態では、メモリアレイ内の上向きのｐ−ｉ−ｎダイオードの順バイアス電流が、下向きのｐ−ｉ−ｎダイオードの順バイアス電流に実質的に一致するように、ＳｉＧｅは形成される。これらのダイオードが３Ｄメモリアレイの読み出し／書き込み材料に用いられた場合に、より良いスイッチング結果を達成することができる。
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【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）

【課題】拡散層と拡散層に接続されるコンタクトとの接触抵抗を低減した半導体装置およびその製造方法を提供するものである。
【解決手段】本発明の半導体装置の製造方法は半導体基板にピラー部を設ける工程と、前記ピラー部の基端部近傍に第１の不純物拡散領域を形成する工程と、ピラー部の側面を被覆する第１の絶縁膜を形成するとともに、第１の絶縁膜を介してピラー部の側面に対向する電極層を形成する工程と、ピラー部及び第１の絶縁膜の周囲を埋める第２の絶縁膜を形成する工程と、第１の層間膜を除去して前記ピラー部の先端面を露出させる工程と、ピラー部の先端部に第２の不純物拡散領域を形成する工程と、第１の絶縁膜をエッチングして前記ピラー部の先端部の側面を露出させる工程と、ピラー部の先端面及びピラー部の先端部の側面を覆うようにコンタクトプラグを形成する工程と、を具備してなる。 （もっと読む）

【課題】可変抵抗素子の抵抗値ばらつきに起因する誤動作を抑制する抵抗変化メモリを提供する。
【解決手段】抵抗変化メモリは、第１の電極１４、抵抗変化膜１５、及び第２の電極１６が積層された積層構造からなり、かつ記憶データに基づいて低抵抗状態又は高抵抗状態を取り得る可変抵抗素子１７と、可変抵抗素子１７の側面に設けられた絶縁膜１９と、絶縁膜１９の側面に設けられた導電膜からなり、かつ可変抵抗素子１７に並列接続された固定抵抗素子２０とを含む。 （もっと読む）

【課題】メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる、位置識別マークを提供する。
【解決手段】本発明の位置識別マークは、拡散層で形成される直線状の基板電位供給用パターン１１の側面部（辺側）に、凹凸形状を設けて形成される。そして、基板電位供給用パターン１１の一方の側（図１で上側）に、Ｙ（ｃｏｌｕｍｎ）方向の個数（左側から何個目の６４ｋブロックかを示す個数）、もう一方の側（図１で下側）に、Ｘ（Ｒｏｗ）方向の個数（下側から何個目の６４ｋブロックかを示す個数）を示す位置識別マークが形成される。この位置識別マークは、１〜６４の間の数値を示すように形成される。図１に示す例では、１，５，１０の単位で、幅Ｗ・長さＬを変えた凸状のパターンａ，ｂ，ｃ等を配置する。 （もっと読む）

【課題】高集積化および低消費電力化可能な抵抗変化型不揮発性メモリ素子を提供する。
【解決手段】メモリ素子１０は、基板１上に少なくとも電極２ａおよび電極２ｂが配置されており、電極２ａおよび電極２ｂの間に、ＭｇＯなどの無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたナノワイヤ構造体３が形成されている。無機酸化物にｐ型酸化物半導体であるシェル層が形成されているため、製造されたナノワイヤ構造体３の表面が酸化され難くなる。ｐ型半導体であるシェル層を構成する無機酸化物としては、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２などである。 （もっと読む）

【課題】消費電力を低減させ且つ誤動作を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】可変抵抗層６３は、炭素Ｃ、及び元素群Ａから選ばれる少なくともいずれか１種類以上の元素を含む第１化合物６３１と、化合物群Ｇ２から選ばれる少なくともいずれか１種類以上の第２化合物６３２とを含む混合体にて構成されている。可変抵抗層６３中での第１化合物６３１の濃度は、３０ｖｏｌ．％以上であり且つ７０ｖｏｌ．％以下である。元素群Ｇ１は、水素、ボロン、窒素、シリコン、及びチタンを含む。化合物群Ｇ２は、酸化シリコン、酸窒化シリコン、窒化シリコン、窒化炭素、窒化ホウ素、窒化アルミニウム、アルミニウム酸化物、炭化珪素を含む。 （もっと読む）

半導体デバイスを作る方法は、下位層の上にシード材を備える第１の層を形成することと、シード材とは異なる犠牲材を備える第２の層を第１の層の上に形成することと、第１の層および第２の層を複数の分離したフィーチャとなるようにパターニングすることと、複数の分離したフィーチャの間に絶縁充填材を形成することと、絶縁充填材の中に複数の開口部を形成して、複数の開口部の中でシード材を露出させるため、分離したフィーチャから犠牲材を除去することと、複数の開口部の中で露出されたシード材の上に半導体材を成長させることと、を含む。
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【課題】 密封型半導体記録媒体及び密封型半導体記録装置に関し、無線により電力を給電するとともに、相互干渉なしに無線でデータ通信を高速に行うことが可能な密封された高信頼性の半導体メモリを低コストで提供する。
【解決手段】 少なくとも１枚の半導体基板に最大辺が２０ｍｍ以下のサイズの複数の読出専用メモリブロックを互いに電源配線を共有しない状態で設け、前記各読出専用メモリブロックに電力受給用コイルとデータ通信用コイルを備えるとともに、前記各読出専用メモリブロックに互いに異なったデータを書き込む。 （もっと読む）

【課題】動作電圧が低い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置の抵抗可変素子を作製する際に、タングステンからなる導電膜３１上にチタンシリコン窒化物からなる非晶質膜３２を堆積させ、その上にチタン窒化物からなる多結晶導電膜３３を堆積させることにより、下部電極２５を形成する。次に、ニッケル酸化物からなる抵抗可変膜２６を堆積させ、その後加熱処理を行い、多結晶導電膜３３の結晶を成長させると共に、多結晶導電膜３３に含まれるチタンと抵抗可変膜２６に含まれる酸素とを反応させる。これにより、多結晶導電膜３３の結晶粒が不均一に成長して突起３４が形成されると共に、酸化膜３５が形成されることにより、抵抗可変膜２６の下層部分２６ａに酸素欠損が生成される。 （もっと読む）

【課題】消費電力の増大に対して有利な半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、複数のメモリセルをそれぞれ備え、半導体基板３５上に複数積層される三次元構造の複数のメモリセルアレイ１０と、半導体基板３５中に設けられる第１導電型の第１ウェル４３と、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し、半導体基板３５中に埋め込み配置される素子分離絶縁膜ＳＴＩと、第１ウェル４３中において第１ウェル４３の底面よりも浅い位置に底面を有し（ＤＰ＜ＤＮ）、素子分離絶縁膜ＳＴＩの少なくとも一部の底面に沿って設けられ、第２導電型の不純物によって形成される第２ウェル４４と、第１ウェルと電気的に接続されるコンタクト配線ＣＬとを具備する。 （もっと読む）

【課題】製造工程による抵抗変化層の特性劣化を改善する抵抗変化層を用いた不揮発性記憶装置を提供する。
【解決手段】基板１１上に形成された下層配線１５と、下層配線１５上の少なくとも一部に形成された抵抗変化層１６と、下層配線１５と抵抗変化層１６とを含む基板１１上に形成された層間絶縁層１７と、層間絶縁層１７を貫通して抵抗変化層１６に接続するように形成されたコンタクトホール２６と、抵抗変化層１６に接続し、コンタクトホール２６内に形成された埋め込み電極１９と、層間絶縁層１７上に埋め込み電極１９と接続し、下層配線１５に対して交差する上層配線２０とを備え、抵抗変化層１６は少なくとも酸素不足型の遷移金属酸化物を含み、かつコンタクトホール２６が接続する領域の抵抗変化層１６の表層部分がコンタクトホール２６と接続する領域以外の抵抗変化層１６の表層部分に比べて凹んだ形状になっている。 （もっと読む）