三次元メモリアレイ積層構造体
【課題】 改善された三次元メモリ(例えば、RRAM)アーキテクチャを提供すること。
【解決手段】 メモリデバイスが、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイが、複数の導電性平面および絶縁層における開口部を通過する。メモリデバイスは、複数のプログラム可能なメモリ素子を備え、それぞれのメモリ素子が、水平な導電性平面の1つをそれぞれの垂直な導電性列に連結する。
【解決手段】 メモリデバイスが、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイが、複数の導電性平面および絶縁層における開口部を通過する。メモリデバイスは、複数のプログラム可能なメモリ素子を備え、それぞれのメモリ素子が、水平な導電性平面の1つをそれぞれの垂直な導電性列に連結する。
【発明の詳細な説明】
【技術分野】
【0001】
開示された実施形態は、概して、メモリデバイスに関し、より具体的には、三次元メモリアーキテクチャに関する。
【背景技術】
【0002】
三次元メモリアレイの設計および製作は、重要な工学的課題を提示する。例えば、三次元抵抗スイッチングランダムアクセスメモリ(RRAM)のアーキテクチャは、メモリアレイを製作するための多くのフォトリソグラフィ処理工程を必要とする場合があり、1ビットあたりのコストが高い複雑な製造プロセスをもたらす。高い寄生配線抵抗もまた、三次元RRAMの従来のアーキテクチャにおける課題を提示する。それに応じて、三次元メモリ(例えば、RRAM)アーキテクチャの改善が必要とされる。
【図面の簡単な説明】
【0003】
【図1】積層クロスポイントアレイアーキテクチャにおけるプログラム可能なメモリ素子および付随する金属線の平面図を示す。
【図2】いくつかの実施形態による、水平な導電性平面の積層体を用いた三次元メモリアーキテクチャの概略図を示す。
【図3A】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3B】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3C】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3D】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3E】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3F】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3G】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3H】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4A】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4B】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4C】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4D】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4E】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4F】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4G】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4H】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図5A】いくつかの実施形態による、プログラム可能なメモリ素子の断面図を示す。
【図5B】いくつかの実施形態による、プログラム可能なメモリ素子の平面図を示す。
【図5C】いくつかの実施形態による、プログラム可能なメモリ素子の断面図を示す。
【図5D】いくつかの実施形態による、プログラム可能なメモリ素子の平面図を示す。
【図6】いくつかの実施形態による、三次元メモリアレイの製作方法を示すフロー図である。
【図7A】いくつかの実施形態による、三次元RRAMアレイの概略断面図である。
【図7B】いくつかの実施形態による、三次元RRAMアレイの概略断面図であり、それぞれのプログラム可能なメモリ素子は抵抗スイッチング材料と直列に絶縁デバイスを備える。
【図8】いくつかの実施形態による、プログラム可能なメモリ素子を示し、金属・絶縁体・金属(MIM)絶縁デバイスは抵抗スイッチング材料と直列に存在する。
【図9】いくつかの実施形態による、MIM構造体のI−V特性の例を示す。
【図10A】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10B】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10C】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10D】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10E】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10F】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10G】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図11】いくつかの実施形態による、三次元メモリアレイの製作方法を示すフロー図である。
【図12A】いくつかの実施形態による、単極性RRAMセルのSETおよびRESET操作を示す。
【図12B】いくつかの実施形態による、双極性RRAMセルのSETおよびRESET操作を示す。
【図13A】いくつかの実施形態による、水平な導電性平面および垂直な導電性列を備えたメモリアーキテクチャにおける、単極性のプログラム可能なメモリ素子のSETおよびRESET操作を示す。
【図13B】いくつかの実施形態による、水平な導電性平面および垂直な導電性列を備えたメモリアーキテクチャにおける、双極性のプログラム可能なメモリ素子のSETおよびRESET操作を示す。
【図14A】いくつかの実施形態による、プログラム可能なメモリ素子へ書き込む方法を示すフロー図である。
【図14B】いくつかの実施形態による、プログラム可能なメモリ素子を読み取る方法を示すフロー図である。
【図15】いくつかの実施形態による、メモリアレイを実装するためにコンポーネントのソフトウェア記述を含むコンピュータ可読ファイルを格納するためのシステムの一実施形態のブロック図である。
【0004】
類似の参照番号は、図面全体を通して対応する部分を参照する。
【発明を実施するための形態】
【0005】
メモリデバイスは、三次元アレイ積層構造体を有する。構造体は、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。導電性平面および絶縁層と直角である垂直な導電性列は、導電性平面および絶縁層における開口部を通過する。最終的に、メモリデバイスの各メモリ素子は、水平な導電性平面の1つをそれぞれの垂直な導電性列に連結する。
【0006】
このメモリデバイスにおいてプログラミングするまたは情報を格納するため、水平な導電性平面および垂直な導電性列を選択し、次いで、選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子をプログラミングする。
【0007】
このメモリデバイスから情報を読み取るため、水平な導電性平面および垂直な導電性列を選択する。次いで、選択された水平な導電性平面と、選択された垂直な導電性列に連結する信号線との間の抵抗に対応する電流または電圧を参照と比較し、選択された水平な導電性平面を選択された垂直な導電性列に連結するメモリ素子においてどの情報が格納されたかを判断する。
【0008】
メモリセル、例えば、三次元アレイ積層構造体または他のメモリアレイにおけるメモリセルは、抵抗スイッチング材料を備え、抵抗スイッチング材料と直列に、閾値電圧を超えると双方向導電性を有する絶縁デバイスも備える。
【0009】
ここで、実施形態を詳細に言及し、その例を添付の図面に示す。しかし、当業者であれば、これらの具体的な詳細がなくとも、いくつかの実施形態を実践することができることは明らかであろう。さらに、以下の説明では、実施形態の態様を不必要に曖昧にしないように、周知の方法、手順、コンポーネントおよび回路については詳細には説明していない。
【0010】
さまざまなタイプの不揮発性メモリはメモリ素子(すなわち、メモリセル)を使用し、メモリ素子は状態を変化させることができる材料から形成され、その結果、異なる状態には異なるデータ値が伴う。メモリ素子は、プログラミングされるべきデータ値に対応する状態の変化を含めることによってプログラミングされ、状態間で変動する物理的パラメータを測定することによって読み取られる。例えば、RRAMのメモリセルは、抵抗スイッチングメモリ素子を使用して形成される。本明細書で論じられる実施形態の多くがRRAMとの関連で提示されるが、他の実施形態は、状態を変化させるメモリ素子を備えた他のタイプのメモリを使用して実施することができる。
【0011】
RRAMのメモリ素子は、2つの電極間に位置する抵抗スイッチング材料を備える。抵抗スイッチング材料は、2つの状態、すなわち、高抵抗状態および低抵抗状態を有し、電極に適切な電圧を印加することによってこれらの2つの状態間でサイクルを繰り返すことができ、こうして、メモリ素子のプログラミングを可能にする。本明細書で使用される用語「RRAM」は、高抵抗状態と低抵抗状態との間でサイクルを繰り返すことができる抵抗スイッチング材料を備えるメモリ素子を備えた任意のメモリを含む。4つの一般的な抵抗スイッチング材料のクラスは、相変化材料、絶縁材料、固体電解質材料および有機材料である。したがって、本明細書で使用される用語「RRAM」は、これらに限定されないが、抵抗スイッチング材料のこれらのクラスのいずれかを使用するメモリ(例えば、相変化メモリ)を含む。抵抗スイッチング絶縁材料の例として、TiO2、NiO、SrZrO3、SrTiO3、ZrO2、MO、MgO、WO3およびHfO2が挙げられる。抵抗スイッチング電解質材料の例として、GexSe1−x、GexS1−x、Cu2S、CuO、Ag2SおよびSiO2が挙げられる。
【0012】
抵抗スイッチング材料として固体電解質材料を使用するプログラム可能なメモリ素子は、典型的に、第1の電極として固体電解質においてイオン導電性を呈する金属(すなわち、固体電解質に対する金属イオン供給源)を使用し、第2の電極として不活性金属を使用して製作される。適切な第1の電圧の印加により、第1の電極から固体電解質へのイオン注入が行われ、イオンはフィラメント状に沈殿し、電極間に低抵抗性経路が形成され、固体電解質において低抵抗状態(例えば、「オン」状態)が形成される。第1の電圧とは異なる適切な第2の電圧の印加により、フィラメントの溶解が起こり、固体電解質において高抵抗状態(例えば、「オフ」状態)が形成される。他のタイプの抵抗スイッチング材料は、他の物理的機構に従って操作することができるが、材料は、低抵抗および高抵抗(例えば、オンおよびオフ)状態にプログラミングすることもできる。
【0013】
図1は、積層クロスポイントアレイアーキテクチャにおけるプログラム可能なメモリ素子および付随する金属線の平面図を示す。不活性金属の平行線102は第1の層に製作される。固体電解質に対する金属イオン供給源として機能する金属の平行線100は第2の層に製作される。第2の層は、誘電体層(例えば、層間誘電体(ILD))によって第1の層から分離され、平行線100は、平行線102に直角に形成される。線102が線100と交差する各点において、抵抗スイッチング材料が充填されたビア104は2本の線を接続する。各ビア104は、線100および線102において、その上下の金属に沿って延在し、メモリセルを構成する。線102は不活性電極として機能し、線100は金属イオン供給源として機能する。図1に示されるように、線100の層および線102の層を互いに繰り返し積み重ね、線をビア104と連結することによって、三次元メモリアレイが生成される。
【0014】
図1のメモリアレイの各層は、少なくとも2つの高分解能のフォトリソグラフィ処理工程、すなわち、ビアをパターン形成する工程および金属線100または102をパターン形成する工程を使用して製作される可能性がある。したがって、N層の積層体は、少なくとも2N+1のフォトリソグラフィマスキング工程を使用して製作されることになり、正しく位置合わせされなければならない。狭い金属線100または102では、高い抵抗にも悩まされ、アレイ内における位置によってはメモリセルの寄生抵抗が高くなる。
【0015】
図1のメモリアレイに関連する問題は、絶縁層と交互に配置される水平な導電性平面の積層体を使用する代替のメモリアーキテクチャを使用して緩和することができる。図2は、いくつかの実施形態による、水平な導電性平面202の積層体を用いた三次元メモリアーキテクチャ200の概略図を示す。図2では、視覚的簡略化のため、3つの導電性平面202が示されているが、いくつかの実施形態では、アーキテクチャ200を伴うデバイスは、少なくとも2つの水平な導電性平面202または少なくとも16の水平な導電性平面202または128以上の水平な導電性平面202を備える。アーキテクチャ200は、水平な導電性平面202と直角である垂直な導電性列204のアレイも備える。複数のプログラム可能なメモリ素子206は、三次元アレイ状に配置される。それぞれのプログラム可能なメモリ素子206は、水平な導電性平面202を垂直な導電性列204に連結する。トランジスタ208は、垂直な導電性列204をビット線210に選択的に連結し、これらは順に読み取り回路および書き込み回路(図示せず)に連結される。図2で示されるように、垂直な導電性列204の行(または列)は、それぞれのビット線210に選択的に連結される。選択線212は、トランジスタ208のゲートに連結され、トランジスタ208が垂直な導電性列204をビット線210に選択的に連結することを可能にする。図2で示されるように、トランジスタ208の列(または行)は、それぞれの選択線212に連結される。
【0016】
図3A〜3Hおよび4A〜4Hは、いくつかの実施形態による、アーキテクチャ200などの三次元メモリアーキテクチャのさまざまな製作段階を示す。図3A〜3Hは、いくつかの実施形態による、ビット線210(図2)およびトランジスタ208(図2)の製作を示す。
【0017】
図3Aでは、シリコン300の最上層を組み込み、導電性とする。シリコン300にトレンチ302をエッチングする。トレンチ302には、標準技法を使用してシリコン300に酸化物を堆積させることによって酸化物を充填する。次いで、化学機械研磨(CMP)を行い、トレンチ302の上方または外側にあるすべての酸化物を除去する。いくつかの実施形態では、平行なトレンチ302のセット(図示せず)をシリコン300に形成し、前述のように酸化物で充填する。その結果、導電性のビット線304が製作される。いくつかの実施形態に従って、導電性のビット線304は、ビット線210(図2)として機能する。
【0018】
図3Bでは、酸化物層306をビット線304および酸化物が充填されたトレンチ302に堆積させ、酸化物層306にトレンチ307をエッチングする。トレンチ307は、垂直トランジスタが製作される開口部を設け、トレンチ307の真下にあるビット線304の一部は、垂直トランジスタのソースとして機能する。酸化物層305(例えば、熱酸化物)をトレンチ307内で成長させる。
【0019】
図3Cでは、窒化ケイ素(SiN)スペーサ(「窒化物スペーサ」)308を酸化物層305(図3B)の上方のトレンチ307の側面に形成し、窒化物スペーサ308で覆われていない酸化物層305の一部をエッチングで除去する。図3Dでは、シリコンを窒化物スペーサ308間の空間内で成長させる(例えば、選択的なエピタキシャル成長を使用)。シリコンの最上層を組み込み、その結果、その真下にチャネル310を備えたドレイン312が形成される。図3Eでは、適切なエッチング(例えば、ウェットエッチングまたはドライエッチング)を使用して窒化物スペーサ308を除去する。それまで窒化物スペーサ308によって占有されていた空間は、垂直トランジスタに対するゲートの製作に使用される。
【0020】
図3Fでは、ゲート絶縁体314を、ドレイン312およびチャネル310の上部と側面に形成する。例えば、熱酸化物314を、ドレイン312およびチャネル310の上部と側面で成長させる。チャネル310の側面の熱酸化物314の一部がゲート絶縁体として機能する。
【0021】
図3Gに示されるように、ドープされたポリシリコンを堆積させ、異方性エッチバックを行い、それまで窒化物スペーサ308によって占有されていた空間内にドープされたポリシリコンを残留させ、ポリシリコンゲート316を形成する。いくつかの実施形態では、ドープされたポリシリコンをチャネル310の上部の下方でエッチバックを行い、後段の酸化処理後にゲート316が埋設されていること、ならびに、ドレイン312のコンタクトに対して短くならないようにすることを確実にする。熱酸化処理を行い、後段のCMPを妨げる可能性のあるポリシリコンストリンガを低減または除去する(例えば、酸化物406の側壁に沿って)。次いで、酸化物(例えば、低温酸化物)を堆積させ、ドレイン312のエンドポイントでCMPを行い、図3Hの構造体を得る。図3Hでは、チャネル310は、ドレイン312と、ソース318として機能するビット線304の一部との間に垂直に位置する。以下の図4A〜4Hで示されるように、チャネル310、ドレイン312、ソース318、ゲート絶縁体314およびポリシリコンゲート316は、垂直トランジスタを構成し、ビット線304を、垂直トランジスタの上方に製作される垂直な導電性列に選択的に連結する。
【0022】
こうして図3A〜3Hは、ビット線210を垂直な導電性列204に連結するトランジスタ208(図2)を製作する方法の例を提供する。図3A〜3Hで示されるように製作されたトランジスタは、ドレイン312、チャネル310およびソース318が垂直に積み重ねられ、チャネル310を通じて流れる電流が実質的に垂直であるため、垂直トランジスタである。しかし、他の実施形態では、トランジスタ208(図2)は、他のタイプのトランジスタとして製作される。例えば、トランジスタ208(図2)は、ソース、チャネルおよびドレインが水平に配置される従来の水平シリコントランジスタとしてまたは薄膜トランジスタ(TFT)として製作することができる。さらに、図3A〜3Hでは、ビット線304は、ドープされたシリコンである。しかし、他の実施形態では、ビット線210(図2)は、例えば、ドープされたポリシリコンまたは金属を使用して実装される。
【0023】
図4A〜4Hは、いくつかの実施形態による、基板の上方の三次元メモリアレイの製作を示す。図4A〜4Hは固体電解質抵抗スイッチング材料を使用するプログラム可能なメモリ素子のアレイを製作するためのプロセスを示すが、類似したプロセスを使用して、他のタイプの抵抗スイッチング材料を使用するプログラム可能なメモリ素子のアレイを製作してもよい。
【0024】
図4Aは、いくつかの実施形態による平面基板400を示し、その上には、交互に位置する水平な絶縁層と導電性平面を製作する。本明細書で使用される用語「基板」は、単にバルクシリコンまたは他の半導体材料(例えば、シリコン300、図3A〜3H)ばかりではなく、バルクシリコン上に製作される1つまたは複数の層(例えば、1つまたは複数のポリシリコンおよび/または金属層)も含み、したがって、パターン形成、堆積または他の処理の対象であった1つまたは複数の層を含むことができる。基板は、その上に製作される、交互に位置する水平な絶縁層と導電性平面を支持する。基板400は、ビット線210(図2)として機能する複数の平行な信号線/ビット線402を備える。いくつかの実施形態では、信号線/ビット線402は、ドープされたシリコンにおいて製作される(例えば、ビット線304、図3A〜3H)。あるいは、ビット線402は、ドープされたポリシリコンまたは金属を使用して製作される。基板400は、選択線212(図2)の一例である複数の平行な選択線404や、対応するトランジスタ208(図2;図4Aではトランジスタは視覚的簡略化のために示されていない)に接触するトランジスタコンタクト406のアレイも備える。垂直な導電性列は、それぞれのトランジスタコンタクト406の上方に製作される。いくつかの実施形態では、それぞれのトランジスタコンタクト406は、垂直トランジスタのドレイン(例えば、ドレイン312、図3H)である。あるいは、それぞれのトランジスタコンタクト406は、それぞれのビット線402を垂直な導電性列に選択的に連結するよう構成される別のタイプのトランジスタ(例えば、従来の水平シリコントランジスタまたはTFT)のソースまたはドレインに連結する。こうして、それぞれのビット線402は、複数のトランジスタによって、基板400において行(または列)をなして配置された複数のトランジスタコンタクト406に選択的に連結するよう構成される。それぞれの選択線404は、コンタクト406の列(または行)に連結されたトランジスタのゲートに連結し、トランジスタがビット線402をコンタクト406に選択的に連結することを可能にする。いくつかの実施形態では、選択線404は、ドープされたポリシリコンまたはその代わりの金属である。
【0025】
図4Bでは、交互に位置する水平な絶縁層410と導電性平面412を、公知の技法を使用して基板400の上方に堆積させる。こうして、層410および412が交互に配置され、それぞれの絶縁層410は、連続的な導電性平面412を分離するILDを形成する。導電性平面412は、導電性平面202(図2)の例である。図4Bでは、簡略化のため、2つの導電性平面412が示されているが、いくつかの実施形態では、メモリデバイスは、少なくとも2つの水平な導電性平面412または少なくとも16の水平な導電性平面412または128の水平な導電性平面412またはそれ以上を備える。導電性平面412はパターン形成されるが、そのサイズは、最小のフォトリソグラフィフィーチャサイズと比べて大きく、その結果、最小またはほぼ最小のフォトリソグラフィフィーチャサイズを伴うフォトリソグラフィマスキング工程は、連続的な平面410および412の堆積間では行わない。通常、それぞれの絶縁層410の堆積後に、CMP工程を行い、平面性を確保する。いくつかの実施形態では、それぞれの導電性平面412および/または絶縁層410は、およそ50nmの厚さを有する。
【0026】
いくつかの実施形態では、各絶縁層410は、二酸化ケイ素(SiO2)を含むか、またはその代わりに、合理的な選択性でフォトレジストに異方的にエッチングを施すことができる低k誘電体を含む。いくつかの実施形態では、各導電性平面412は、不活性金属(例えば、白金、Pt)の層を含む複数の金属層の積層体(例えば、Ti−Pt−Ti積層体)である。
【0027】
図4Cでは、フォトレジスト層414を、絶縁層410と導電性平面412の積層体に堆積させ、フォトリソグラフィによってパターン形成してビア416のアレイを形成する。いくつかの実施形態では、ビア416は、最小の利用可能なフォトリソグラフィの線幅(例えば、メモリを製作する製造工場で利用可能な最高分解能のフォトリソグラフィツールによって提供される最小のフィーチャサイズ)に対応する直径およびピッチを有する。例えば、ビア416の直径およびピッチは、45ナノメートル(nm)、または32nm、または25nm、または20nmでよい。いくつかの実施形態では、このパターンは、積層体とレジスト414との間の「ハードマスク」材料に移行される。例えば、導電性平面412におけるチタン(Ti)層をハードマスクとして使用してもよい。次いで、ビア416に、交互に位置する水平な絶縁層410と導電性平面412を貫通する形でエッチングを施す。導電性平面412がTi−Pt−Ti積層体であるいくつかの実施形態では、チタン膜には、フッ素化学(例えば、CHF3/O2またはSF6)でドライエッチングを施し、白金には、CO/NH3/Xeでエッチングを施す。最終の絶縁体エッチングは、シリコンに関して良好な選択性を呈し、コンタクト406がドープされたシリコンである実施形態に対してコンタクト406(図4A)で停止するエッチングを可能にする。図4Dは、得られた構造体の切断図を示す。この切断図では、ビア416の側壁418を見ることができる。図4Eに示されるように、レジスト414は剥ぎ取られる。
【0028】
図4Fでは、抵抗スイッチング材料420を、ビア416の側壁418(図4E)に共形に堆積させる。いくつかの実施形態では、抵抗スイッチング材料420は、CuがドープされたSiO2または純粋なSiO2である。エッチングを施し、ビア416の底部でコンタクト406(図4A)を開口する。次いで、図4Gで示されるように、金属422(例えば、銅、Cu)を、ビア416に共形に堆積させ(例えば、原子層堆積法(ALD)を使用)、ビア416を充填する。各ビア416における金属422は、垂直な導電性列(例えば、列204、図2)を構成する。特定のビア416における抵抗スイッチング材料420および金属422と導電性平面412との各交差点は、プログラム可能なメモリ素子またはメモリセルであり、これは導電性平面412をそのビア416に対応する垂直な導電性列に連結する。抵抗スイッチング材料420および金属422で充填されたビア416は、絶縁層410および導電性平面412において開口部を効果的に形成する。抵抗スイッチング材料420および金属422によって形成された垂直な導電性列は、これらの開口部を通過する。
【0029】
こうして、図4A〜4Gでは、プログラム可能なメモリ素子のアレイは、単一のフォトリソグラフィマスキング工程を使用して形成されるが、その理由は、ビア416が1つのマスキング工程で画定されるためである。こうして、この設計は、多くのマスキング工程を必要とする設計と比較して重要な利益を提示する。
【0030】
図4A〜4Gで示された構造体のいくつかの実施形態では、導電性平面412は、白金などの不活性金属を含む。特定のビア416を囲む導電性平面412の領域は、それぞれのプログラム可能なメモリ素子の不活性電極として機能する。しかし、不活性金属の処理は、重要な課題および費用を提示する。例えば、不活性金属はエッチングするのが難しい。したがって、いくつかの実施形態では、導電性平面412はドープされたポリシリコンであり、不活性電極はガルバニック置換(「GD」)として知られているプロセスを使用して製作される。導電性平面412に対するポリシリコンの使用により、従来の反応性イオンエッチング(RIE)化学を使用してビア416にエッチングを施すことが可能になる。これらの従来のRIE化学は、高アスペクト比のビアの生成が可能な標準の製造工場ツールを使用して実施される。
【0031】
導電性平面412がポリシリコンであるため、ビア416を開口するエッチングにより、導電性平面412がビア416と交差する各点において、側壁418に沿ってポリシリコン表面が露出する。GDプロセスを行うため、側壁418は、後に堆積するフッ化水素酸(HF)および金属塩(例えば、不活性金属)を含有する水溶液電解槽に曝される。槽内の金属イオンは、側壁418に沿って露出したポリシリコン表面の酸化によって還元され、露出したポリシリコンへの金属膜の選択的な自己制限堆積が生じる。こうして、金属は、側壁418に沿って、露出したポリシリコンに堆積するが、露出した絶縁体には堆積しない。図4Hは、白金430を堆積させるためにHFおよびヘキサクロロ白金酸塩の溶液を使用してGDプロセスを行った結果の予測例を示す。いくつかの実施形態では、図4H(例えば、ガルバニック置換による不活性金属の堆積を表す)は、図4E(ビア416のエッチングを表す)の後段であり、図4F(すなわち、ビア416の側壁418に沿って抵抗スイッチング材料420の堆積前)の前段である。図4Hで示されるように、白金430は、ポリシリコンの導電性平面412がビア416と交差する側壁の部分に堆積しているが、絶縁層410がビア416と交差する側壁418の部分には堆積していない。次いで、図4F〜4Gに関して上述したように、抵抗スイッチング材料420および金属422をビア416に堆積させる。GDによって堆積させた白金430は、得られたプログラム可能なメモリ素子において、不活性電極として機能する。GDによって堆積させ、不活性電極として機能することができる他の不活性金属の例として、TiWおよびTiNが挙げられる。
【0032】
図5A〜5Dは、図4A〜4Hに従って製作されたプログラム可能なメモリ素子の断面図および平面図をそれぞれ示す。図5A〜5Bは、いくつかの実施形態による、メモリアレイの一部の断面図および平面図をそれぞれ示し、導電性平面412は、アレイにおいてプログラム可能なメモリ素子の不活性電極として機能する不活性金属(例えば、Pt)を含む。導電性平面412は、抵抗スイッチング材料420(例えば、純粋なSiO2またはCuがドープされたSiO2)をビア416の外側に沿って、金属422(例えば、Cu)をビア416の内側に沿って堆積させたビア416と交差する。抵抗スイッチング材料420は、片側が導電性平面412の不活性金属に接触し、反対側が金属422に接触し、こうして、RRAMのプログラム可能なメモリ素子を作成する。抵抗スイッチング材料420のリングは、金属422に対して同心円状に配置される。図5Bの平面図は、アレイにおけるそのような4つのプログラム可能なメモリ素子を示す。抵抗スイッチング材料420の抵抗特性のため、同列の金属422に連結されたメモリ素子は、互いに電気的に絶縁される。
【0033】
特定のプログラム可能なメモリ素子のための抵抗スイッチング材料420および金属422の組合せは、導電性平面412の開口部を構成する。抵抗スイッチング材料420は開口部の第1の部分に位置し、金属422は開口部の第2の部分に位置する。図5Bでは、開口部の第1の部分は完全なリングとして示されているが、それに限定されない。例えば、抵抗スイッチング材料420は、金属422の周りに部分的なリングまたは他の適切な形状を形成することも可能である。
【0034】
図5C〜5Dは、いくつかの実施形態による、メモリアレイの一部の断面図および平面図をそれぞれ示し、導電性平面412は、ドープされたポリシリコンである。図4Hに関して上述したように、白金(または他の不活性金属、例えば、TiWまたはTiN)のリング430は、GDプロセスを使用して、導電性平面412とビア416との各交差点の周りに製作されている。それぞれの白金のリング430は、抵抗スイッチング材料420のリングに接触し、抵抗スイッチング材料420のリングに対して同心円状であり、抵抗スイッチング材料420は、金属422に接触し、金属422に対して同心円状に配置され、こうして、プログラム可能なメモリ素子を形成する。図5Dでは、リング420および422は完全なリングとして示されているが、それに限定されない。例えば、白金430および/または抵抗スイッチング材料420は、金属422の周りに部分的なリングまたは他の適切な形状を形成することも可能である。
【0035】
図6は、いくつかの実施形態による、三次元メモリアレイの製作方法600を示すフロー図である。例えば、方法600を使用して、図2のアーキテクチャ200を用いてメモリアレイを製作する。図3A〜3Hおよび4A〜4Hは、方法600のさまざまな段階での三次元メモリアレイの素子および付随する回路の例を示す。
【0036】
方法600では、平面基板(例えば、シリコン300、図3A;基板400、図4A)において、複数の平行な信号線(例えば、ビット線304、図3A;ビット線402、図4A)を製作する(602)。複数のトランジスタ(例えば、図3Hで示される、ソース318、ドレイン312、チャネル310およびゲート316を備える垂直トランジスタまたはその代わりのTFTもしくは従来の水平シリコントランジスタ)を製作し、それぞれの信号線を、後段の作業で製作されるそれぞれの垂直な導電性列に連結する。それぞれのトランジスタセットのゲートに連結する選択線(例えば、選択線404、図4A)を製作する。
【0037】
平面基板の上方に、複数の交互に位置する絶縁平面(例えば、絶縁層410、図4B)と導電性平面(例えば、導電性平面412、図4B)を製作する(604)。いくつかの実施形態では、それぞれの導電性平面は、不活性金属を含む。いくつかの実施形態では、それぞれの導電性平面は、ドープされたポリシリコンを含む。
【0038】
いくつかのこれらの実施形態では、それぞれの導電性平面は、導体が積み重なった積層体を含む。例えば、各導電性層は、隣接する絶縁平面に接面する金属層間に位置する不活性金属層(例えば、Ti−Pt−Ti積層体)を含む。
【0039】
複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビア(例えば、416、図4C〜4E)にエッチングを施す(606)。
【0040】
いくつかの実施形態では、ガルバニック置換を使用して、金属(例えば、不活性金属、例えば、白金430(図4H)、TiWまたはTiN)を、ビアの側壁で露出したポリシリコンに堆積させる(608)。
【0041】
抵抗スイッチング材料(例えば、材料420、図4F)をビアの側壁(例えば、側壁418、図4E)に共形に堆積させる(610)。いくつかの実施形態では、抵抗スイッチング材料はSiO2を含み、SiO2は、本質的なものまたはドープされたもの(例えば、Cuがドープされたもの)でよい。あるいは、抵抗スイッチング材料は、GeSe、GeSまたはCuOを含む。
【0042】
金属(例えば、金属422、図4G)をビアに堆積させ、抵抗スイッチング材料に電気コンタクトを設ける(612)。堆積させた金属は、垂直な導電性列を形成する。例えば(例えば、抵抗スイッチング材料がSiO2、GeSe、GeSまたはCuOを含むいくつかの実施形態)、抵抗スイッチング材料にCu膜を共形に堆積させる(614)。別の例(例えば、抵抗スイッチング材料がGeSeを含むいくつかの実施形態)では、堆積させた金属は銀を含む。いくつかの実施形態(例えば、抵抗スイッチング材料がSiO2である)では、ポリシリコンをビアに共形に堆積させ、ガルバニック置換を使用してポリシリコンを金属に置き換える(616)。
【0043】
こうして、方法600は、三次元メモリアレイ(例えば、図2のアーキテクチャ200を用いたアレイ)を製作するための効果的なプロセスを実現する。ビアおよびプログラム可能なメモリ素子の形成には、単一のマスキング工程(例えば、最小またはほぼ最小のフォトリソグラフィフィーチャサイズを伴う単一のマスキング工程)のみが必要とされる。追加のマスキング工程を実施して導電性平面をパターン形成することも可能だが、これらの追加のマスキング工程には、最小またはほぼ最小のフォトリソグラフィフィーチャサイズは伴わない。
【0044】
RRAMメモリアレイ(例えば、プログラム可能なメモリ素子206が抵抗スイッチング材料を備えるアーキテクチャ200を用いたアレイ)に関連する一課題は、寄生漏れ経路の存在である。例えば、図7Aは、いくつかの実施形態による、三次元RRAMアレイ700の概略縦断面図を示す。アレイ700では、複数の平行な水平な導電性平面702−0〜702−3は、複数の垂直な導電性列704−0および704−1と交差する。RRAMセル706は、平面702と列704のそれぞれの交差点に位置する。一シナリオでは、平面702−1と列704−0の交差点のセル706−0は高抵抗状態であり、他のセル706は低抵抗状態である。平面702−1をオンにすると、列704−0が選択され、他の平面702および列704は高インピーダンス状態となり、寄生漏れ経路が、例えば、低抵抗状態においてセル706−1、706−2および706−3を通して作成される可能性がある。
【0045】
寄生漏れ経路の影響は、それぞれのRRAMセルにおいて(すなわち、それぞれのプログラム可能なメモリ素子において)、抵抗スイッチング材料と直列に絶縁デバイスを備え、それぞれのRRAMセルを通して寄生漏れ電流の導通を低減または抑制することによって、低減することができる。図7Bは、いくつかの実施形態による、三次元RRAMアレイ710の概略縦断面図を示し、それぞれのプログラム可能なメモリ素子712は、抵抗スイッチング材料714と直列に絶縁デバイス716を備える。絶縁デバイス716は、並列だが逆向きに配線される2つのダイオードとして実装される。この構成により、絶縁デバイス716は双方向に導通するが、それは、絶縁デバイス716の両端間電圧の大きさが、ダイオードドロップに相当する閾値電圧VTHを超える場合のみに該当する。絶縁デバイス716の双方向導電性により、操作中に正と負の両方の電圧が抵抗スイッチング材料714に印加されるプログラム可能なメモリ素子712において、絶縁デバイス716を使用することが可能になる。アレイ710では、寄生漏れ経路は複数の絶縁デバイス716を直列に通過し、アレイ700(図7A)での類似した寄生漏れ経路と比較して、電流を数桁減少させる。あるいは、閾値電圧VTH(例えば、ダイオード)を超えると一方向導電性を有する絶縁デバイスは、単極性のプログラム可能なメモリ素子において、抵抗スイッチング材料と直列に位置する。
【0046】
いくつかの実施形態では、逆向きの並列ダイオードを使用して絶縁デバイス716を実装する代わりに、閾値電圧VTHを超えると双方向導電性を有する絶縁デバイスが、逆向きの並列ダイオードのI−V特性と等しいI−V特性を有する別の物理的構造体として実装される。例えば、絶縁デバイスに、2つの導体間に位置する誘電体材料または絶縁体を備えて、2つの導体が誘電体材料によって連結される金属・絶縁体・金属(MIM)構造体をもたらすことも可能である。こうして、2つの導体それぞれがMIM構造体の電極として機能し、絶縁デバイスとして機能する。図8は、いくつかの実施形態による、プログラム可能なメモリ素子800(すなわち、メモリセル800)を示し、MIM構造体は、抵抗スイッチング材料808と直列に存在し、抵抗スイッチング材料808とは異なる絶縁デバイスを形成する。プログラム可能なメモリ素子800は、いくつかの実施形態による、プログラム可能なメモリ素子206(図2)の一例である。プログラム可能なメモリ素子800は、いくつかの実施形態による、メモリアーキテクチャ200(図2)などの三次元アレイ状に配置してもよい。
【0047】
プログラム可能なメモリ素子800では、水平な導電性平面802は、MIM構造体の第1の導体を形成する。導電性平面802の開口部に位置する絶縁膜804および金属層806の同心円状のリングはそれぞれ、MIM構造体の絶縁体および第2の導体を形成する。いくつかの実施形態では、絶縁膜804は、20Å未満またはわずか10Åの厚さを有する。金属層806は、開口部における絶縁膜804および金属806のリングと同心円状の抵抗スイッチング材料808のリングに対する第1の電極としても機能する。金属810は、開口部を通過する垂直な導電性列を形成し、抵抗スイッチング材料808のリングに対する第2の電極として機能する。図8では、絶縁膜804、金属層806および抵抗スイッチング材料808は同心円状のリングとして示されているが、それに限定されない。より一般的には、絶縁膜804、金属層806および抵抗スイッチング材料808はそれぞれ、MIM構造体が抵抗スイッチング材料808と直列に存在するように、導電性平面802の開口部のそれぞれの部分を占有する。
【0048】
図9は、いくつかの実施形態による、MIM構造体のI−V特性900−1および900−2の例を示す。例えば、I−V特性900−1および900−2は、いくつかの実施形態による、導電性平面802、絶縁膜804および金属806(図8)によって形成されたMIM構造体に対応する。I−V特性900−1は、閾値電圧VTH902−1を超えると双方向導電性を示す。MIM構造体の両端間電圧が負であるか正であるかに関わらず、MIM構造体の両端間電圧の大きさがVTH902−1を超える場合に対応するMIM構造体が導通するため、導電性は双方向である。同様に、I−V特性900−2は、閾値電圧VTH902−2を超えると双方向導電性を示す。いくつかの実施形態では、I−V特性900−1および900−2は、同じ構造体に相当し、I−V特性900−1と900−2との違いは、処理の違いにより生じる。例えば、I−V特性900−2に相当するMIM構造体は、I−V特性900−1に相当する類似したMIM構造体よりも高い温度でアニール処理が施された可能性がある。I−V特性900−1および900−2はVTH902−1および902−2を超えると対称的な双方向コンダクタンスを示すが、双方向コンダクタンスは対称的である必要はない。
【0049】
図10A〜10Fは、いくつかの実施形態による、製作の連続段階でのプログラム可能なメモリ素子800(図8)のアレイの断面図を示す。図10Aでは、交互に位置する水平な絶縁平面410および導電性平面1000を、基板400(図4A)の上方に堆積させている。いくつかの実装形態では、導電性平面1000はアルミニウムである。いくつかの実施形態では、それぞれの導電性平面1000および/または絶縁層410は、およそ50nmの厚さを有する。
【0050】
図10Bでは、ビア1002に、絶縁平面410と導電性平面1000を貫通する形でエッチングを施す。いくつかの実施形態では、ビア1002は、0.2ミクロンの直径1005を有する。ビア1002は、トランジスタコンタクト406(図4A)で終止する。ビア1002を形成するエッチングにより、ビア1002の側壁に沿って露出するにつれて導電性平面1000にアンダーカットを入れ、側壁に沿って凹部1004を形成する。
【0051】
図10Cでは、絶縁体1006を凹部1004に形成する。絶縁体1006は、開口ビア1002から導電性平面1000を分離する。いくつかの実施形態では、導電性平面1000がアルミニウムの場合は、絶縁体1006は、凹部1004で露出しているアルミニウムに陽極酸化処理を施してAl2O3(サファイア)を形成することによって製作される。絶縁体1006は絶縁体804(図8)の一例である。
【0052】
図10Dでは、凹部1004は、ビア1002にポリシリコン(「ポリ−Si」)1008を共形に堆積させ、次いで、エッチングを施し、ビア1002の側面および底部からポリ−Siを除去し、凹部1004にのみポリ−Siを残留させることによって、ポリ−Siで充填している。次いで、図10Eで示されるように、ガルバニック置換を行い、ポリ−Si1008を金属1010(例えば、不活性金属、例えば、Pt、TiWまたはTiN)と置き換える。金属1010は金属806(図8)の一例である。
【0053】
あるいは、ポリ−Si1008の堆積を省略し、ビア1002に金属1010を共形に堆積させ、次いで、エッチングを施して凹部1004以外の金属1010を除去する。
【0054】
図10Fで示されるように、抵抗スイッチング材料1012(例えば、純粋またはCuがドープされたSiO2)をビア1012の側壁に共形に堆積させる。抵抗スイッチング材料1012は抵抗スイッチング材料808(図8)の一例である。次いで、図10Gで示されるように、ビア1002を金属1014(例えば、Cu)で充填し、それぞれのトランジスタコンタクト406に接続する垂直な導電性列を形成する。金属1014は金属810(図8)の一例である。こうして、図10A〜10Gは、導電性平面1000とビア1002との各交差点におけるプログラム可能なメモリ素子800(図8)の形成を示す。導電性平面1002、絶縁体1006および金属1010は、絶縁デバイスとして機能するMIM構造体および抵抗スイッチング材料1012と直列に存在するMIM構造体を形成する。金属1010は、絶縁デバイスおよび抵抗スイッチング材料1012の両方に共通の電極である。
【0055】
図11は、いくつかの実施形態による、三次元メモリアレイの製作方法1100を示すフロー図である。例えば、方法1100を使用して、図2のアーキテクチャ200を用いてメモリアレイを製作し、これは、閾値電圧を超えると双方向コンダクタンスを有する絶縁デバイスと直列に抵抗スイッチング材料を備える、プログラム可能なメモリ素子206(例えば、プログラム可能なメモリ素子800、図8)を備える。図10A〜10Gは、方法1100のさまざまな段階での、そのような三次元メモリアレイの素子の例を示す。
【0056】
方法1100では、平面基板において、複数の平行な信号線を製作する(602)。複数のトランジスタを製作し、それぞれの信号線を、後段の作業で製作されるそれぞれの垂直な導電性列に連結する。それぞれのトランジスタセットのゲートに連結する選択線を製作する。作業602は、方法600(図6)に対して説明されるように行う。
【0057】
平面基板(例えば、基板400、図10A)の上方に、複数の交互に位置する絶縁平面と導電性平面(例えば、絶縁層410と導電性平面1000、図10A)を製作する(604)。いくつかの実施形態では、導電性平面は、アルミニウムを使用して製作する(1106)。
【0058】
複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビア(例えば、ビア1002、図10B)にエッチングを施す(1108)。ビアの側壁に沿って導電性平面にアンダーカットを入れ、側壁に沿って凹部(例えば、凹部1004、図10B)を形成する。
【0059】
絶縁体(例えば、絶縁体1006、図10C)を凹部に形成する(1110)。導電性平面がアルミニウムであるいくつかの実施形態では、凹部で露出しているアルミニウムに陽極酸化処理を施してAl2O3を形成する(1112)。
【0060】
金属を凹部の絶縁体に堆積させる(1114)。いくつかの実施形態では、ガルバニック置換を使用して金属を堆積させる。ビアの側壁に沿って凹部にポリ−Si(例えば、ポリ−Si1008、図10D)を堆積させ、GDを行い、ポリ−Siを金属(例えば、金属1010、図10E)(例えば、不活性金属、例えば、Pt、TiWまたはTiN)と置き換える。あるいは、ビアの側壁に沿って金属を共形に堆積させ、次いで、エッチングを施して凹部以外の金属を除去する。
【0061】
抵抗スイッチング材料(例えば、抵抗スイッチング材料1012、図10F)をビアの側壁に共形に堆積させる(1116)。ビアに金属(例えば、金属1014、図10G)を堆積させ、抵抗スイッチング材料に電気コンタクトを設ける(1118)。堆積させた金属は垂直な導電性列を形成する。
【0062】
こうして、方法1100は、三次元メモリアレイを製作するための効果的なプロセスを実現する。ビアおよびプログラム可能なメモリ素子の形成には、単一のマスキング工程のみが必要とされる。いくつかの実施形態では、GDにより、不活性金属にエッチングを施す必要なしに不活性金属を堆積させることができる。
【0063】
ここで、メモリアーキテクチャ200(図2)におけるRRAMのプログラム可能なメモリ素子(すなわち、RRAMセル)の読み取りおよび書き込みに注目する。RRAMセルに書き込む(すなわち、プログラミング)ための操作タイプは、相変化メモリのための単極性パルス形成、双極性パルス形成および時間依存性パルス形成を含む。メモリアーキテクチャ200(図2)におけるRRAMセルは、例えば、単極性もしくは双極性のいずれかであってよく、または、相変化メモリであってもよい。一般に、RRAMを絶縁するのは単極性である。一般に、固体電解質RRAMは双極性であり、単極性モードで操作できる場合もある。双極性デバイスは、典型的に、何らかの物理的な非対称性、例えば、異なる材料からなる電極を有する。RRAMセルにおける低抵抗状態の作出は「SET」操作と呼ばれ、RRAMセルにおける高抵抗状態の作出は「RESET」操作と呼ばれる。
【0064】
図12Aは、いくつかの実施形態による、単極性RRAMセル(例えば、単極性RRAMのプログラム可能なメモリ素子206、図2)に対する電流対電圧曲線を示す。単極性セルの場合、RESET操作1206に対して示されているように、セルに印加されるパルスの電圧がRESET電圧VR1202以上であり、SET電圧VS1204未満であれば、高抵抗状態が作出される。SET操作1208に対して示されているように、セルに印加されるパルスの電圧がSET電圧VS1204以上であれば、低抵抗状態が作出される。
【0065】
図12Bは、いくつかの実施形態による、双極性RRAMセル(例えば、双極性RRAMのプログラム可能なメモリ素子206、図2)に対する電流対電圧曲線を示す。双極性セルの抵抗スイッチング材料は双方向性とされる。双極性セルの場合、RESET操作において印加される電圧の極性は、SET操作において印加される電圧の極性と反対である。RESET操作1216に対して示されているように、セルに印加されるパルスの電圧が第1の極性(図12Bでは、負として示される)を有し、その大きさがRESET電圧VR1212以上であれば、高抵抗状態が作出される。SET操作1218に対して示されているように、セルに印加されるパルスの電圧が第1の極性とは反対の第2の極性(図12Bでは、正として示される)を有し、その大きさがSET電圧VS1214以上であれば、低抵抗状態が作出される。
【0066】
相変化メモリ素子の時間依存性パルス形成の場合、SET操作は、印加された電流パルスを素早く消滅させることによって実行され、RESET操作は、印加された電流パルスを徐々に減少させることによって実行される。電流パルスは、抵抗素子材料の融解に使用される。この電流パルスが素早く消滅されれば、材料は急速に冷却され、低導電性を有する非晶質状態に材料をクエンチする。電流を時間とともに徐々に減少させれば、材料は高導電性を有する結晶構造を形成する。
【0067】
導電性平面202と垂直な導電性列204との交差点に位置する、単一のプログラム可能なメモリ素子206(図2)に対するSETおよびRESET操作は、導電性平面202と、垂直な導電性列204に連結されるビット線210との間に電圧を印加することによって実行される。ビット線210は、選択線212に電圧を印加して、垂直な導電性列204に連結されるトランジスタ208を含むトランジスタ208をオンにすることによって、垂直な導電性列204に連結される。特定のSETまたはRESET操作に関与しない導電性平面204は、高インピーダンス「Z」状態(すなわち、トライステート状態である)に保持し、選択線212によって選択された列204に付随するこれらの平面における素子206の意図せぬプログラミングを防ぐ。SETおよびRESET操作の両方に対してそれぞれのプログラム可能なメモリ素子206を個別に割り当てることが可能なため、別々の消去操作は不要である。
【0068】
図13Aは、いくつかの実施形態による、メモリアーキテクチャ200における、単極性のプログラム可能なメモリ素子206のSETおよびRESET操作を示す。具体的には、図13Aは、プログラム可能なメモリ素子206−1および206−2に対して同時に行われるSET操作、ならびに、プログラム可能なメモリ素子206−0に対するRESET操作を示す。導電性平面202−1は平面202−1を接地する(GND222)ことによって選択されるが、他の導電性平面202−0および202−2はトライステート状態(「Z」220)であるため非選択状態である。行をなして配置された垂直な導電性列204−0、204−1および204−2は、論理レベルH(「1」230)に相当する電圧を選択線212−1に印加することによって選択され、それにより、トランジスタ208−0、208−1および208−2をオンにする。トランジスタ208−0、208−1および208−2をオンにすることにより、垂直な導電性列204−0、204−1および204−2がそれぞれのビット線210−0、210−1および210−2に連結される。他の行の垂直な導電性列204は、論理レベルL(「0」228)に相当する電圧(例えば、GND)を選択線212−0および212−2に印加することによって示されるように、非選択状態のままである。ゲートが選択線212−0および212−2に連結される対応するトランジスタ208は、オフ状態のままであり、したがって、それらの対応する列204をビット線210に連結しない。SET電圧VS224が同時にビット線210−1および210−2に印加され、それにより、素子206−1および206−2に印加され、素子206−1および206−2において低抵抗状態が作出される。同時に、RESET電圧VR226がビット線210−0に印加され、それにより、素子206−0に印加され、素子206−0において高抵抗状態が作出される。低抵抗状態が論理レベルL(「0」)と見なされ、高抵抗状態が論理レベルH(「1」)と見なされる場合、図13Aは、単極性素子206−0、206−1および206−2への書き込み「100」を示す。
【0069】
図13Bは、いくつかの実施形態による、メモリアーキテクチャ200における、双極性のプログラム可能なメモリ素子206のSETおよびRESET操作を示す。具体的には、図13Bは、プログラム可能なメモリ素子206−1および206−2に対して同時に行われるSET操作、ならびに、プログラム可能なメモリ素子206−0に対するRESET操作を示す。導電性平面202−1はSET電圧VS234を平面202−1に印加することによって選択されるが、他の導電性平面202−0および202−2はトライステート状態(「Z」220)であるため非選択状態である。垂直な導電性列204−0、204−1および204−2は、図13Aに関して論じられたように選択される。ビット線210−1および210−2は接地(GND222)され、その結果、SET電圧VS234が素子206−1および206−2に印加される。こうして、素子206−1および206−2は、低抵抗状態にプログラミングされる。同時に、電圧VS+VR232がビット線210−0に印加され、その結果、RESET電圧−VRが素子206−0に印加される。こうして、素子206−0は、高抵抗状態にプログラミングされる。低抵抗状態が論理レベルL(「0」)と見なされ、高抵抗状態が論理レベルH(「1」)と見なされる場合、図13Bは、単極性素子206−0、206−1および206−2への書き込み「100」を示す。
【0070】
プログラム可能なメモリ素子が、抵抗スイッチング材料と直列に配置され、閾値電圧VTHを超えると双方向導電性を有する絶縁デバイスを備える場合、プログラム可能なメモリ素子に印加される電圧は、VTHと、絶縁デバイスを備えない場合に印加されるであろう電圧との合計である。そのような絶縁デバイスを備えた単極性セルの場合、セルに印加されるパルスの電圧がVR+VTH以上であり、VS+VTH未満であれば、高抵抗状態が作出される。セルに印加されるパルスの電圧がVS+VTH以上であれば、低抵抗状態が作出される。そのような絶縁デバイスを備えた双極性セルの場合、セルに印加されるパルスの電圧が第1の極性を有し、その大きさがVR+VTH以上であれば、高抵抗状態が作出される。セルに印加されるパルスの電圧が第1の極性とは反対の第2の極性を有し、その大きさがVS+VTH以上であれば、低抵抗状態が作出される。
【0071】
図14Aは、いくつかの実施形態による、プログラム可能なメモリ素子へ書き込む方法1400を示すフロー図である。方法1400は、複数の絶縁された水平な導電性平面(例えば、平面202、図2および13A〜13B)と、複数の水平な導電性平面において開口部を通過する垂直な導電性列(例えば、列204、図2および13A〜13B)のアレイと、水平な導電性平面を垂直な導電性列に連結する複数のプログラム可能なメモリ素子(例えば、素子206、図2および13A〜13B)とを備えるメモリデバイスにおいて実行される。
【0072】
方法1400では、水平な導電性平面(例えば、平面202−1、図13Aまたは13B)を選択する(1402)。
【0073】
垂直な導電性列(例えば、列204−0、204−1および204−2のいずれか、図13Aまたは13B)を選択する(1404)。いくつかの実施形態では、トランジスタ(例えば、トランジスタ208−0、208−1および208−2のいずれか、図13Aまたは13B)をオンにし、垂直な導電性列を信号線(例えば、ビット線210−0、210−1および210−2のいずれか、図13Aまたは13B)に連結する(1406)。
【0074】
選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子(例えば、素子206−0、206−1および206−2のいずれか、図13Aまたは13B)をプログラミングする(1408)。いくつかの実施形態では、選択された水平な導電性平面と信号線との間に電圧を印加する(1410)。この電圧は、例えば、抵抗スイッチング材料に関連するプログラミング電圧(例えば、VR1202またはVS1204、図12A)(例えば、−VR1212またはVS1214、図12B)に相当する(1412)。あるいは、この電圧は、抵抗スイッチング材料に関連するプログラミング電圧と、閾値電圧を超えると双方向導電性を有する絶縁デバイスに関連する閾値電圧VTHとの合計に相当する(1414)。
【0075】
こうして、方法1400は、アーキテクチャ200(図2)などのメモリアーキテクチャにおける書き込み操作を可能にする。方法1400には特定の順番で行われるように見えるいくつかの作業が含まれているが、方法1400にはより多くのまたはより少ない作業を含めることができ、これらの作業を、連続的にもしくは並行して行うことができ、2つ以上の作業の順番を変更してもよく、および/または、2つ以上の作業を単一の作業に組み合わせてもよいことは明らかであろう。
【0076】
メモリアーキテクチャ200(図2)におけるRRAMのプログラム可能なメモリ素子(すなわち、RRAMセル)に対する読み取り操作は、読み取り操作を行うためにプログラム可能なメモリ素子に印加される電圧がVR未満に保持される以外は、書き込み操作と同様である。プログラム可能なメモリ素子が、閾値電圧VTHを超えると双方向導電性を有する絶縁デバイスを備える場合は、読み取り操作のために印加される電圧は、VTHを超えるが、VR+VTH未満である。
【0077】
図14Bは、いくつかの実施形態による、プログラム可能なメモリ素子を読み取る方法1430を示すフロー図である。方法1430は、複数の絶縁された水平な導電性平面(例えば、平面202、図2および13A〜13B)と、複数の水平な導電性平面において開口部を通過する垂直な導電性列(例えば、列204、図2および13A〜13B)のアレイと、水平な導電性平面を垂直な導電性列に連結する複数のプログラム可能なメモリ素子(例えば、素子206、図2および13A〜13B)とを備えるメモリデバイスにおいて実行される。
【0078】
方法1430では、方法1400(図14A)で説明されるように、選択作業1402および1404を行う。
【0079】
選択された水平な導電性平面(例えば、平面202−1、図13Aまたは13B)と、選択された垂直な導電性列(例えば、列204−0、204−1および204−2のいずれか、図13Aまたは13B)に連結された信号線(例えば、ビット線210−0、210−1および210−2のいずれか、図13Aまたは13B)との間の抵抗に相当する電流または電圧を参照と比較し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子(例えば、素子206−0、206−1および206−2のいずれか、図13Aまたは13B)の状態を判断する(1432)。
【0080】
いくつかの実施形態では、抵抗スイッチング材料(例えば、材料420、図5A〜5D)の読み取り電圧に相当する電圧を、選択された水平な平面と信号線との間に印加することによって、参照と比較するための電流を生成する(1434)。抵抗スイッチング材料は、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子内にある。
【0081】
いくつかの実施形態では、抵抗スイッチング材料(例えば、材料808、図8)の読み取り電圧と、閾値電圧を超えると双方向導電性を有する絶縁デバイス(例えば、MIM構造体802−804−806、図8)の閾値電圧との合計に相当する電圧を、選択された水平な平面と信号線との間に印加することによって、参照と比較するための電流を生成する(1436)。抵抗スイッチング材料および絶縁デバイスは、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子内にある。
【0082】
あるいは、読み取り操作は、一定時間以内におけるコンデンサの充電または放電のために、選択された水平な平面と信号線との間に印加された電圧によって発生した電流を使用することを含む。
【0083】
こうして、方法1430は、アーキテクチャ200(図2)などのメモリアーキテクチャにおける読み取り操作を可能にする。方法1430には特定の順番で行われるように見えるいくつかの作業が含まれているが、方法1430にはより多くのまたはより少ない作業を含めることができ、これらの作業を、連続的にもしくは並行して行うことができ、2つ以上の作業の順番を変更してもよく、および/または、2つ以上の作業を単一の作業に組み合わせてもよいことは明らかであろう。
【0084】
図15は、いくつかの実施形態による、メモリアレイを実装するためにコンポーネントのソフトウェア記述を含むコンピュータ可読ファイルを格納するためのシステム1500の一実施形態のブロック図である。システム1500は、1つまたは複数のデータ処理装置もしくは中央演算処理装置(CPU)1510と、メモリ1514と、(場合により)他のコンピュータシステムもしくはデバイスと情報を交換するための1つまたは複数の通信インターフェース1515と、これらのコンポーネントを互いに連結するための1つまたは複数の信号線もしくはコミュニケーションバス1512とを備えることができる。コミュニケーションバス1512は、システムコンポーネント間の通信を相互接続および制御する回路(チップセットと呼ばれる場合もある)を備えることができる。メモリ1514は、高速ランダムアクセスメモリ、例えば、DRAM、SRAM、DDR RAMまたは他のランダムアクセスソリッドステートメモリデバイスを含み、不揮発性メモリ、例えば、1つまたは複数の磁気ディスク記憶装置、光ディスク記憶装置、フラッシュメモリデバイスまたは他の不揮発性ソリッドステート記憶装置を含むことができる。メモリ1514は、場合により、CPU1510から離れて位置する1つまたは複数の記憶装置を含むことができる。メモリ1514またはその代わりのメモリ1514内の不揮発性メモリデバイスは、コンピュータ可読記憶媒体を備える。いくつかの実施形態では、メモリ1514は、上述の1つまたは複数のメモリデバイスに、回路コンパイラ1516、メモリアレイ記述1518および受光回路記述842を格納する。CPU1510などのプロセッサによって実行されると、回路コンパイラ1516は、1つまたは複数のメモリアレイ記述1518を処理し、1つまたは複数の対応する回路1517を統合する。
【0085】
いくつかの実施形態では、メモリアレイ記述1518は、導電性平面1520、導電性列1522、トランジスタ1524、ビット線1526、選択線1528、プログラム可能なメモリ素子1530、読み取り回路1538および書き込み回路1540の記述を含む。いくつかの実施形態では、プログラム可能なメモリ素子1530の記述は、絶縁デバイス1532、抵抗スイッチング材料1534および電極1536の記述を含む。
【0086】
解釈する目的で、前述の説明は、特定の実施形態を参照して説明されている。しかし、上記の例示的考察は、網羅的であることまたは開示されたものと全く同一の形態に本発明を制限することを意図しない。上記の教示を考慮して、多くの変更形態および変形形態が可能である。実施形態は、本発明の原理および実用性を最も良く解釈するために選択および説明され、それにより、当業者は、企図される特定の用途に適したさまざまな変更形態を伴うさまざまな実施形態を実践することができる。
【技術分野】
【0001】
開示された実施形態は、概して、メモリデバイスに関し、より具体的には、三次元メモリアーキテクチャに関する。
【背景技術】
【0002】
三次元メモリアレイの設計および製作は、重要な工学的課題を提示する。例えば、三次元抵抗スイッチングランダムアクセスメモリ(RRAM)のアーキテクチャは、メモリアレイを製作するための多くのフォトリソグラフィ処理工程を必要とする場合があり、1ビットあたりのコストが高い複雑な製造プロセスをもたらす。高い寄生配線抵抗もまた、三次元RRAMの従来のアーキテクチャにおける課題を提示する。それに応じて、三次元メモリ(例えば、RRAM)アーキテクチャの改善が必要とされる。
【図面の簡単な説明】
【0003】
【図1】積層クロスポイントアレイアーキテクチャにおけるプログラム可能なメモリ素子および付随する金属線の平面図を示す。
【図2】いくつかの実施形態による、水平な導電性平面の積層体を用いた三次元メモリアーキテクチャの概略図を示す。
【図3A】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3B】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3C】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3D】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3E】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3F】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3G】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図3H】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4A】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4B】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4C】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4D】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4E】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4F】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4G】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図4H】いくつかの実施形態による、三次元メモリアレイの製作段階を示す。
【図5A】いくつかの実施形態による、プログラム可能なメモリ素子の断面図を示す。
【図5B】いくつかの実施形態による、プログラム可能なメモリ素子の平面図を示す。
【図5C】いくつかの実施形態による、プログラム可能なメモリ素子の断面図を示す。
【図5D】いくつかの実施形態による、プログラム可能なメモリ素子の平面図を示す。
【図6】いくつかの実施形態による、三次元メモリアレイの製作方法を示すフロー図である。
【図7A】いくつかの実施形態による、三次元RRAMアレイの概略断面図である。
【図7B】いくつかの実施形態による、三次元RRAMアレイの概略断面図であり、それぞれのプログラム可能なメモリ素子は抵抗スイッチング材料と直列に絶縁デバイスを備える。
【図8】いくつかの実施形態による、プログラム可能なメモリ素子を示し、金属・絶縁体・金属(MIM)絶縁デバイスは抵抗スイッチング材料と直列に存在する。
【図9】いくつかの実施形態による、MIM構造体のI−V特性の例を示す。
【図10A】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10B】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10C】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10D】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10E】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10F】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図10G】いくつかの実施形態による、製作の連続段階の一段階でのプログラム可能なメモリ素子のアレイの断面図を示す。
【図11】いくつかの実施形態による、三次元メモリアレイの製作方法を示すフロー図である。
【図12A】いくつかの実施形態による、単極性RRAMセルのSETおよびRESET操作を示す。
【図12B】いくつかの実施形態による、双極性RRAMセルのSETおよびRESET操作を示す。
【図13A】いくつかの実施形態による、水平な導電性平面および垂直な導電性列を備えたメモリアーキテクチャにおける、単極性のプログラム可能なメモリ素子のSETおよびRESET操作を示す。
【図13B】いくつかの実施形態による、水平な導電性平面および垂直な導電性列を備えたメモリアーキテクチャにおける、双極性のプログラム可能なメモリ素子のSETおよびRESET操作を示す。
【図14A】いくつかの実施形態による、プログラム可能なメモリ素子へ書き込む方法を示すフロー図である。
【図14B】いくつかの実施形態による、プログラム可能なメモリ素子を読み取る方法を示すフロー図である。
【図15】いくつかの実施形態による、メモリアレイを実装するためにコンポーネントのソフトウェア記述を含むコンピュータ可読ファイルを格納するためのシステムの一実施形態のブロック図である。
【0004】
類似の参照番号は、図面全体を通して対応する部分を参照する。
【発明を実施するための形態】
【0005】
メモリデバイスは、三次元アレイ積層構造体を有する。構造体は、平面基板と、平面基板の上方の複数の水平な導電性平面と、複数の水平な導電性平面と交互に配置される複数の水平な絶縁層とを備える。導電性平面および絶縁層と直角である垂直な導電性列は、導電性平面および絶縁層における開口部を通過する。最終的に、メモリデバイスの各メモリ素子は、水平な導電性平面の1つをそれぞれの垂直な導電性列に連結する。
【0006】
このメモリデバイスにおいてプログラミングするまたは情報を格納するため、水平な導電性平面および垂直な導電性列を選択し、次いで、選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子をプログラミングする。
【0007】
このメモリデバイスから情報を読み取るため、水平な導電性平面および垂直な導電性列を選択する。次いで、選択された水平な導電性平面と、選択された垂直な導電性列に連結する信号線との間の抵抗に対応する電流または電圧を参照と比較し、選択された水平な導電性平面を選択された垂直な導電性列に連結するメモリ素子においてどの情報が格納されたかを判断する。
【0008】
メモリセル、例えば、三次元アレイ積層構造体または他のメモリアレイにおけるメモリセルは、抵抗スイッチング材料を備え、抵抗スイッチング材料と直列に、閾値電圧を超えると双方向導電性を有する絶縁デバイスも備える。
【0009】
ここで、実施形態を詳細に言及し、その例を添付の図面に示す。しかし、当業者であれば、これらの具体的な詳細がなくとも、いくつかの実施形態を実践することができることは明らかであろう。さらに、以下の説明では、実施形態の態様を不必要に曖昧にしないように、周知の方法、手順、コンポーネントおよび回路については詳細には説明していない。
【0010】
さまざまなタイプの不揮発性メモリはメモリ素子(すなわち、メモリセル)を使用し、メモリ素子は状態を変化させることができる材料から形成され、その結果、異なる状態には異なるデータ値が伴う。メモリ素子は、プログラミングされるべきデータ値に対応する状態の変化を含めることによってプログラミングされ、状態間で変動する物理的パラメータを測定することによって読み取られる。例えば、RRAMのメモリセルは、抵抗スイッチングメモリ素子を使用して形成される。本明細書で論じられる実施形態の多くがRRAMとの関連で提示されるが、他の実施形態は、状態を変化させるメモリ素子を備えた他のタイプのメモリを使用して実施することができる。
【0011】
RRAMのメモリ素子は、2つの電極間に位置する抵抗スイッチング材料を備える。抵抗スイッチング材料は、2つの状態、すなわち、高抵抗状態および低抵抗状態を有し、電極に適切な電圧を印加することによってこれらの2つの状態間でサイクルを繰り返すことができ、こうして、メモリ素子のプログラミングを可能にする。本明細書で使用される用語「RRAM」は、高抵抗状態と低抵抗状態との間でサイクルを繰り返すことができる抵抗スイッチング材料を備えるメモリ素子を備えた任意のメモリを含む。4つの一般的な抵抗スイッチング材料のクラスは、相変化材料、絶縁材料、固体電解質材料および有機材料である。したがって、本明細書で使用される用語「RRAM」は、これらに限定されないが、抵抗スイッチング材料のこれらのクラスのいずれかを使用するメモリ(例えば、相変化メモリ)を含む。抵抗スイッチング絶縁材料の例として、TiO2、NiO、SrZrO3、SrTiO3、ZrO2、MO、MgO、WO3およびHfO2が挙げられる。抵抗スイッチング電解質材料の例として、GexSe1−x、GexS1−x、Cu2S、CuO、Ag2SおよびSiO2が挙げられる。
【0012】
抵抗スイッチング材料として固体電解質材料を使用するプログラム可能なメモリ素子は、典型的に、第1の電極として固体電解質においてイオン導電性を呈する金属(すなわち、固体電解質に対する金属イオン供給源)を使用し、第2の電極として不活性金属を使用して製作される。適切な第1の電圧の印加により、第1の電極から固体電解質へのイオン注入が行われ、イオンはフィラメント状に沈殿し、電極間に低抵抗性経路が形成され、固体電解質において低抵抗状態(例えば、「オン」状態)が形成される。第1の電圧とは異なる適切な第2の電圧の印加により、フィラメントの溶解が起こり、固体電解質において高抵抗状態(例えば、「オフ」状態)が形成される。他のタイプの抵抗スイッチング材料は、他の物理的機構に従って操作することができるが、材料は、低抵抗および高抵抗(例えば、オンおよびオフ)状態にプログラミングすることもできる。
【0013】
図1は、積層クロスポイントアレイアーキテクチャにおけるプログラム可能なメモリ素子および付随する金属線の平面図を示す。不活性金属の平行線102は第1の層に製作される。固体電解質に対する金属イオン供給源として機能する金属の平行線100は第2の層に製作される。第2の層は、誘電体層(例えば、層間誘電体(ILD))によって第1の層から分離され、平行線100は、平行線102に直角に形成される。線102が線100と交差する各点において、抵抗スイッチング材料が充填されたビア104は2本の線を接続する。各ビア104は、線100および線102において、その上下の金属に沿って延在し、メモリセルを構成する。線102は不活性電極として機能し、線100は金属イオン供給源として機能する。図1に示されるように、線100の層および線102の層を互いに繰り返し積み重ね、線をビア104と連結することによって、三次元メモリアレイが生成される。
【0014】
図1のメモリアレイの各層は、少なくとも2つの高分解能のフォトリソグラフィ処理工程、すなわち、ビアをパターン形成する工程および金属線100または102をパターン形成する工程を使用して製作される可能性がある。したがって、N層の積層体は、少なくとも2N+1のフォトリソグラフィマスキング工程を使用して製作されることになり、正しく位置合わせされなければならない。狭い金属線100または102では、高い抵抗にも悩まされ、アレイ内における位置によってはメモリセルの寄生抵抗が高くなる。
【0015】
図1のメモリアレイに関連する問題は、絶縁層と交互に配置される水平な導電性平面の積層体を使用する代替のメモリアーキテクチャを使用して緩和することができる。図2は、いくつかの実施形態による、水平な導電性平面202の積層体を用いた三次元メモリアーキテクチャ200の概略図を示す。図2では、視覚的簡略化のため、3つの導電性平面202が示されているが、いくつかの実施形態では、アーキテクチャ200を伴うデバイスは、少なくとも2つの水平な導電性平面202または少なくとも16の水平な導電性平面202または128以上の水平な導電性平面202を備える。アーキテクチャ200は、水平な導電性平面202と直角である垂直な導電性列204のアレイも備える。複数のプログラム可能なメモリ素子206は、三次元アレイ状に配置される。それぞれのプログラム可能なメモリ素子206は、水平な導電性平面202を垂直な導電性列204に連結する。トランジスタ208は、垂直な導電性列204をビット線210に選択的に連結し、これらは順に読み取り回路および書き込み回路(図示せず)に連結される。図2で示されるように、垂直な導電性列204の行(または列)は、それぞれのビット線210に選択的に連結される。選択線212は、トランジスタ208のゲートに連結され、トランジスタ208が垂直な導電性列204をビット線210に選択的に連結することを可能にする。図2で示されるように、トランジスタ208の列(または行)は、それぞれの選択線212に連結される。
【0016】
図3A〜3Hおよび4A〜4Hは、いくつかの実施形態による、アーキテクチャ200などの三次元メモリアーキテクチャのさまざまな製作段階を示す。図3A〜3Hは、いくつかの実施形態による、ビット線210(図2)およびトランジスタ208(図2)の製作を示す。
【0017】
図3Aでは、シリコン300の最上層を組み込み、導電性とする。シリコン300にトレンチ302をエッチングする。トレンチ302には、標準技法を使用してシリコン300に酸化物を堆積させることによって酸化物を充填する。次いで、化学機械研磨(CMP)を行い、トレンチ302の上方または外側にあるすべての酸化物を除去する。いくつかの実施形態では、平行なトレンチ302のセット(図示せず)をシリコン300に形成し、前述のように酸化物で充填する。その結果、導電性のビット線304が製作される。いくつかの実施形態に従って、導電性のビット線304は、ビット線210(図2)として機能する。
【0018】
図3Bでは、酸化物層306をビット線304および酸化物が充填されたトレンチ302に堆積させ、酸化物層306にトレンチ307をエッチングする。トレンチ307は、垂直トランジスタが製作される開口部を設け、トレンチ307の真下にあるビット線304の一部は、垂直トランジスタのソースとして機能する。酸化物層305(例えば、熱酸化物)をトレンチ307内で成長させる。
【0019】
図3Cでは、窒化ケイ素(SiN)スペーサ(「窒化物スペーサ」)308を酸化物層305(図3B)の上方のトレンチ307の側面に形成し、窒化物スペーサ308で覆われていない酸化物層305の一部をエッチングで除去する。図3Dでは、シリコンを窒化物スペーサ308間の空間内で成長させる(例えば、選択的なエピタキシャル成長を使用)。シリコンの最上層を組み込み、その結果、その真下にチャネル310を備えたドレイン312が形成される。図3Eでは、適切なエッチング(例えば、ウェットエッチングまたはドライエッチング)を使用して窒化物スペーサ308を除去する。それまで窒化物スペーサ308によって占有されていた空間は、垂直トランジスタに対するゲートの製作に使用される。
【0020】
図3Fでは、ゲート絶縁体314を、ドレイン312およびチャネル310の上部と側面に形成する。例えば、熱酸化物314を、ドレイン312およびチャネル310の上部と側面で成長させる。チャネル310の側面の熱酸化物314の一部がゲート絶縁体として機能する。
【0021】
図3Gに示されるように、ドープされたポリシリコンを堆積させ、異方性エッチバックを行い、それまで窒化物スペーサ308によって占有されていた空間内にドープされたポリシリコンを残留させ、ポリシリコンゲート316を形成する。いくつかの実施形態では、ドープされたポリシリコンをチャネル310の上部の下方でエッチバックを行い、後段の酸化処理後にゲート316が埋設されていること、ならびに、ドレイン312のコンタクトに対して短くならないようにすることを確実にする。熱酸化処理を行い、後段のCMPを妨げる可能性のあるポリシリコンストリンガを低減または除去する(例えば、酸化物406の側壁に沿って)。次いで、酸化物(例えば、低温酸化物)を堆積させ、ドレイン312のエンドポイントでCMPを行い、図3Hの構造体を得る。図3Hでは、チャネル310は、ドレイン312と、ソース318として機能するビット線304の一部との間に垂直に位置する。以下の図4A〜4Hで示されるように、チャネル310、ドレイン312、ソース318、ゲート絶縁体314およびポリシリコンゲート316は、垂直トランジスタを構成し、ビット線304を、垂直トランジスタの上方に製作される垂直な導電性列に選択的に連結する。
【0022】
こうして図3A〜3Hは、ビット線210を垂直な導電性列204に連結するトランジスタ208(図2)を製作する方法の例を提供する。図3A〜3Hで示されるように製作されたトランジスタは、ドレイン312、チャネル310およびソース318が垂直に積み重ねられ、チャネル310を通じて流れる電流が実質的に垂直であるため、垂直トランジスタである。しかし、他の実施形態では、トランジスタ208(図2)は、他のタイプのトランジスタとして製作される。例えば、トランジスタ208(図2)は、ソース、チャネルおよびドレインが水平に配置される従来の水平シリコントランジスタとしてまたは薄膜トランジスタ(TFT)として製作することができる。さらに、図3A〜3Hでは、ビット線304は、ドープされたシリコンである。しかし、他の実施形態では、ビット線210(図2)は、例えば、ドープされたポリシリコンまたは金属を使用して実装される。
【0023】
図4A〜4Hは、いくつかの実施形態による、基板の上方の三次元メモリアレイの製作を示す。図4A〜4Hは固体電解質抵抗スイッチング材料を使用するプログラム可能なメモリ素子のアレイを製作するためのプロセスを示すが、類似したプロセスを使用して、他のタイプの抵抗スイッチング材料を使用するプログラム可能なメモリ素子のアレイを製作してもよい。
【0024】
図4Aは、いくつかの実施形態による平面基板400を示し、その上には、交互に位置する水平な絶縁層と導電性平面を製作する。本明細書で使用される用語「基板」は、単にバルクシリコンまたは他の半導体材料(例えば、シリコン300、図3A〜3H)ばかりではなく、バルクシリコン上に製作される1つまたは複数の層(例えば、1つまたは複数のポリシリコンおよび/または金属層)も含み、したがって、パターン形成、堆積または他の処理の対象であった1つまたは複数の層を含むことができる。基板は、その上に製作される、交互に位置する水平な絶縁層と導電性平面を支持する。基板400は、ビット線210(図2)として機能する複数の平行な信号線/ビット線402を備える。いくつかの実施形態では、信号線/ビット線402は、ドープされたシリコンにおいて製作される(例えば、ビット線304、図3A〜3H)。あるいは、ビット線402は、ドープされたポリシリコンまたは金属を使用して製作される。基板400は、選択線212(図2)の一例である複数の平行な選択線404や、対応するトランジスタ208(図2;図4Aではトランジスタは視覚的簡略化のために示されていない)に接触するトランジスタコンタクト406のアレイも備える。垂直な導電性列は、それぞれのトランジスタコンタクト406の上方に製作される。いくつかの実施形態では、それぞれのトランジスタコンタクト406は、垂直トランジスタのドレイン(例えば、ドレイン312、図3H)である。あるいは、それぞれのトランジスタコンタクト406は、それぞれのビット線402を垂直な導電性列に選択的に連結するよう構成される別のタイプのトランジスタ(例えば、従来の水平シリコントランジスタまたはTFT)のソースまたはドレインに連結する。こうして、それぞれのビット線402は、複数のトランジスタによって、基板400において行(または列)をなして配置された複数のトランジスタコンタクト406に選択的に連結するよう構成される。それぞれの選択線404は、コンタクト406の列(または行)に連結されたトランジスタのゲートに連結し、トランジスタがビット線402をコンタクト406に選択的に連結することを可能にする。いくつかの実施形態では、選択線404は、ドープされたポリシリコンまたはその代わりの金属である。
【0025】
図4Bでは、交互に位置する水平な絶縁層410と導電性平面412を、公知の技法を使用して基板400の上方に堆積させる。こうして、層410および412が交互に配置され、それぞれの絶縁層410は、連続的な導電性平面412を分離するILDを形成する。導電性平面412は、導電性平面202(図2)の例である。図4Bでは、簡略化のため、2つの導電性平面412が示されているが、いくつかの実施形態では、メモリデバイスは、少なくとも2つの水平な導電性平面412または少なくとも16の水平な導電性平面412または128の水平な導電性平面412またはそれ以上を備える。導電性平面412はパターン形成されるが、そのサイズは、最小のフォトリソグラフィフィーチャサイズと比べて大きく、その結果、最小またはほぼ最小のフォトリソグラフィフィーチャサイズを伴うフォトリソグラフィマスキング工程は、連続的な平面410および412の堆積間では行わない。通常、それぞれの絶縁層410の堆積後に、CMP工程を行い、平面性を確保する。いくつかの実施形態では、それぞれの導電性平面412および/または絶縁層410は、およそ50nmの厚さを有する。
【0026】
いくつかの実施形態では、各絶縁層410は、二酸化ケイ素(SiO2)を含むか、またはその代わりに、合理的な選択性でフォトレジストに異方的にエッチングを施すことができる低k誘電体を含む。いくつかの実施形態では、各導電性平面412は、不活性金属(例えば、白金、Pt)の層を含む複数の金属層の積層体(例えば、Ti−Pt−Ti積層体)である。
【0027】
図4Cでは、フォトレジスト層414を、絶縁層410と導電性平面412の積層体に堆積させ、フォトリソグラフィによってパターン形成してビア416のアレイを形成する。いくつかの実施形態では、ビア416は、最小の利用可能なフォトリソグラフィの線幅(例えば、メモリを製作する製造工場で利用可能な最高分解能のフォトリソグラフィツールによって提供される最小のフィーチャサイズ)に対応する直径およびピッチを有する。例えば、ビア416の直径およびピッチは、45ナノメートル(nm)、または32nm、または25nm、または20nmでよい。いくつかの実施形態では、このパターンは、積層体とレジスト414との間の「ハードマスク」材料に移行される。例えば、導電性平面412におけるチタン(Ti)層をハードマスクとして使用してもよい。次いで、ビア416に、交互に位置する水平な絶縁層410と導電性平面412を貫通する形でエッチングを施す。導電性平面412がTi−Pt−Ti積層体であるいくつかの実施形態では、チタン膜には、フッ素化学(例えば、CHF3/O2またはSF6)でドライエッチングを施し、白金には、CO/NH3/Xeでエッチングを施す。最終の絶縁体エッチングは、シリコンに関して良好な選択性を呈し、コンタクト406がドープされたシリコンである実施形態に対してコンタクト406(図4A)で停止するエッチングを可能にする。図4Dは、得られた構造体の切断図を示す。この切断図では、ビア416の側壁418を見ることができる。図4Eに示されるように、レジスト414は剥ぎ取られる。
【0028】
図4Fでは、抵抗スイッチング材料420を、ビア416の側壁418(図4E)に共形に堆積させる。いくつかの実施形態では、抵抗スイッチング材料420は、CuがドープされたSiO2または純粋なSiO2である。エッチングを施し、ビア416の底部でコンタクト406(図4A)を開口する。次いで、図4Gで示されるように、金属422(例えば、銅、Cu)を、ビア416に共形に堆積させ(例えば、原子層堆積法(ALD)を使用)、ビア416を充填する。各ビア416における金属422は、垂直な導電性列(例えば、列204、図2)を構成する。特定のビア416における抵抗スイッチング材料420および金属422と導電性平面412との各交差点は、プログラム可能なメモリ素子またはメモリセルであり、これは導電性平面412をそのビア416に対応する垂直な導電性列に連結する。抵抗スイッチング材料420および金属422で充填されたビア416は、絶縁層410および導電性平面412において開口部を効果的に形成する。抵抗スイッチング材料420および金属422によって形成された垂直な導電性列は、これらの開口部を通過する。
【0029】
こうして、図4A〜4Gでは、プログラム可能なメモリ素子のアレイは、単一のフォトリソグラフィマスキング工程を使用して形成されるが、その理由は、ビア416が1つのマスキング工程で画定されるためである。こうして、この設計は、多くのマスキング工程を必要とする設計と比較して重要な利益を提示する。
【0030】
図4A〜4Gで示された構造体のいくつかの実施形態では、導電性平面412は、白金などの不活性金属を含む。特定のビア416を囲む導電性平面412の領域は、それぞれのプログラム可能なメモリ素子の不活性電極として機能する。しかし、不活性金属の処理は、重要な課題および費用を提示する。例えば、不活性金属はエッチングするのが難しい。したがって、いくつかの実施形態では、導電性平面412はドープされたポリシリコンであり、不活性電極はガルバニック置換(「GD」)として知られているプロセスを使用して製作される。導電性平面412に対するポリシリコンの使用により、従来の反応性イオンエッチング(RIE)化学を使用してビア416にエッチングを施すことが可能になる。これらの従来のRIE化学は、高アスペクト比のビアの生成が可能な標準の製造工場ツールを使用して実施される。
【0031】
導電性平面412がポリシリコンであるため、ビア416を開口するエッチングにより、導電性平面412がビア416と交差する各点において、側壁418に沿ってポリシリコン表面が露出する。GDプロセスを行うため、側壁418は、後に堆積するフッ化水素酸(HF)および金属塩(例えば、不活性金属)を含有する水溶液電解槽に曝される。槽内の金属イオンは、側壁418に沿って露出したポリシリコン表面の酸化によって還元され、露出したポリシリコンへの金属膜の選択的な自己制限堆積が生じる。こうして、金属は、側壁418に沿って、露出したポリシリコンに堆積するが、露出した絶縁体には堆積しない。図4Hは、白金430を堆積させるためにHFおよびヘキサクロロ白金酸塩の溶液を使用してGDプロセスを行った結果の予測例を示す。いくつかの実施形態では、図4H(例えば、ガルバニック置換による不活性金属の堆積を表す)は、図4E(ビア416のエッチングを表す)の後段であり、図4F(すなわち、ビア416の側壁418に沿って抵抗スイッチング材料420の堆積前)の前段である。図4Hで示されるように、白金430は、ポリシリコンの導電性平面412がビア416と交差する側壁の部分に堆積しているが、絶縁層410がビア416と交差する側壁418の部分には堆積していない。次いで、図4F〜4Gに関して上述したように、抵抗スイッチング材料420および金属422をビア416に堆積させる。GDによって堆積させた白金430は、得られたプログラム可能なメモリ素子において、不活性電極として機能する。GDによって堆積させ、不活性電極として機能することができる他の不活性金属の例として、TiWおよびTiNが挙げられる。
【0032】
図5A〜5Dは、図4A〜4Hに従って製作されたプログラム可能なメモリ素子の断面図および平面図をそれぞれ示す。図5A〜5Bは、いくつかの実施形態による、メモリアレイの一部の断面図および平面図をそれぞれ示し、導電性平面412は、アレイにおいてプログラム可能なメモリ素子の不活性電極として機能する不活性金属(例えば、Pt)を含む。導電性平面412は、抵抗スイッチング材料420(例えば、純粋なSiO2またはCuがドープされたSiO2)をビア416の外側に沿って、金属422(例えば、Cu)をビア416の内側に沿って堆積させたビア416と交差する。抵抗スイッチング材料420は、片側が導電性平面412の不活性金属に接触し、反対側が金属422に接触し、こうして、RRAMのプログラム可能なメモリ素子を作成する。抵抗スイッチング材料420のリングは、金属422に対して同心円状に配置される。図5Bの平面図は、アレイにおけるそのような4つのプログラム可能なメモリ素子を示す。抵抗スイッチング材料420の抵抗特性のため、同列の金属422に連結されたメモリ素子は、互いに電気的に絶縁される。
【0033】
特定のプログラム可能なメモリ素子のための抵抗スイッチング材料420および金属422の組合せは、導電性平面412の開口部を構成する。抵抗スイッチング材料420は開口部の第1の部分に位置し、金属422は開口部の第2の部分に位置する。図5Bでは、開口部の第1の部分は完全なリングとして示されているが、それに限定されない。例えば、抵抗スイッチング材料420は、金属422の周りに部分的なリングまたは他の適切な形状を形成することも可能である。
【0034】
図5C〜5Dは、いくつかの実施形態による、メモリアレイの一部の断面図および平面図をそれぞれ示し、導電性平面412は、ドープされたポリシリコンである。図4Hに関して上述したように、白金(または他の不活性金属、例えば、TiWまたはTiN)のリング430は、GDプロセスを使用して、導電性平面412とビア416との各交差点の周りに製作されている。それぞれの白金のリング430は、抵抗スイッチング材料420のリングに接触し、抵抗スイッチング材料420のリングに対して同心円状であり、抵抗スイッチング材料420は、金属422に接触し、金属422に対して同心円状に配置され、こうして、プログラム可能なメモリ素子を形成する。図5Dでは、リング420および422は完全なリングとして示されているが、それに限定されない。例えば、白金430および/または抵抗スイッチング材料420は、金属422の周りに部分的なリングまたは他の適切な形状を形成することも可能である。
【0035】
図6は、いくつかの実施形態による、三次元メモリアレイの製作方法600を示すフロー図である。例えば、方法600を使用して、図2のアーキテクチャ200を用いてメモリアレイを製作する。図3A〜3Hおよび4A〜4Hは、方法600のさまざまな段階での三次元メモリアレイの素子および付随する回路の例を示す。
【0036】
方法600では、平面基板(例えば、シリコン300、図3A;基板400、図4A)において、複数の平行な信号線(例えば、ビット線304、図3A;ビット線402、図4A)を製作する(602)。複数のトランジスタ(例えば、図3Hで示される、ソース318、ドレイン312、チャネル310およびゲート316を備える垂直トランジスタまたはその代わりのTFTもしくは従来の水平シリコントランジスタ)を製作し、それぞれの信号線を、後段の作業で製作されるそれぞれの垂直な導電性列に連結する。それぞれのトランジスタセットのゲートに連結する選択線(例えば、選択線404、図4A)を製作する。
【0037】
平面基板の上方に、複数の交互に位置する絶縁平面(例えば、絶縁層410、図4B)と導電性平面(例えば、導電性平面412、図4B)を製作する(604)。いくつかの実施形態では、それぞれの導電性平面は、不活性金属を含む。いくつかの実施形態では、それぞれの導電性平面は、ドープされたポリシリコンを含む。
【0038】
いくつかのこれらの実施形態では、それぞれの導電性平面は、導体が積み重なった積層体を含む。例えば、各導電性層は、隣接する絶縁平面に接面する金属層間に位置する不活性金属層(例えば、Ti−Pt−Ti積層体)を含む。
【0039】
複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビア(例えば、416、図4C〜4E)にエッチングを施す(606)。
【0040】
いくつかの実施形態では、ガルバニック置換を使用して、金属(例えば、不活性金属、例えば、白金430(図4H)、TiWまたはTiN)を、ビアの側壁で露出したポリシリコンに堆積させる(608)。
【0041】
抵抗スイッチング材料(例えば、材料420、図4F)をビアの側壁(例えば、側壁418、図4E)に共形に堆積させる(610)。いくつかの実施形態では、抵抗スイッチング材料はSiO2を含み、SiO2は、本質的なものまたはドープされたもの(例えば、Cuがドープされたもの)でよい。あるいは、抵抗スイッチング材料は、GeSe、GeSまたはCuOを含む。
【0042】
金属(例えば、金属422、図4G)をビアに堆積させ、抵抗スイッチング材料に電気コンタクトを設ける(612)。堆積させた金属は、垂直な導電性列を形成する。例えば(例えば、抵抗スイッチング材料がSiO2、GeSe、GeSまたはCuOを含むいくつかの実施形態)、抵抗スイッチング材料にCu膜を共形に堆積させる(614)。別の例(例えば、抵抗スイッチング材料がGeSeを含むいくつかの実施形態)では、堆積させた金属は銀を含む。いくつかの実施形態(例えば、抵抗スイッチング材料がSiO2である)では、ポリシリコンをビアに共形に堆積させ、ガルバニック置換を使用してポリシリコンを金属に置き換える(616)。
【0043】
こうして、方法600は、三次元メモリアレイ(例えば、図2のアーキテクチャ200を用いたアレイ)を製作するための効果的なプロセスを実現する。ビアおよびプログラム可能なメモリ素子の形成には、単一のマスキング工程(例えば、最小またはほぼ最小のフォトリソグラフィフィーチャサイズを伴う単一のマスキング工程)のみが必要とされる。追加のマスキング工程を実施して導電性平面をパターン形成することも可能だが、これらの追加のマスキング工程には、最小またはほぼ最小のフォトリソグラフィフィーチャサイズは伴わない。
【0044】
RRAMメモリアレイ(例えば、プログラム可能なメモリ素子206が抵抗スイッチング材料を備えるアーキテクチャ200を用いたアレイ)に関連する一課題は、寄生漏れ経路の存在である。例えば、図7Aは、いくつかの実施形態による、三次元RRAMアレイ700の概略縦断面図を示す。アレイ700では、複数の平行な水平な導電性平面702−0〜702−3は、複数の垂直な導電性列704−0および704−1と交差する。RRAMセル706は、平面702と列704のそれぞれの交差点に位置する。一シナリオでは、平面702−1と列704−0の交差点のセル706−0は高抵抗状態であり、他のセル706は低抵抗状態である。平面702−1をオンにすると、列704−0が選択され、他の平面702および列704は高インピーダンス状態となり、寄生漏れ経路が、例えば、低抵抗状態においてセル706−1、706−2および706−3を通して作成される可能性がある。
【0045】
寄生漏れ経路の影響は、それぞれのRRAMセルにおいて(すなわち、それぞれのプログラム可能なメモリ素子において)、抵抗スイッチング材料と直列に絶縁デバイスを備え、それぞれのRRAMセルを通して寄生漏れ電流の導通を低減または抑制することによって、低減することができる。図7Bは、いくつかの実施形態による、三次元RRAMアレイ710の概略縦断面図を示し、それぞれのプログラム可能なメモリ素子712は、抵抗スイッチング材料714と直列に絶縁デバイス716を備える。絶縁デバイス716は、並列だが逆向きに配線される2つのダイオードとして実装される。この構成により、絶縁デバイス716は双方向に導通するが、それは、絶縁デバイス716の両端間電圧の大きさが、ダイオードドロップに相当する閾値電圧VTHを超える場合のみに該当する。絶縁デバイス716の双方向導電性により、操作中に正と負の両方の電圧が抵抗スイッチング材料714に印加されるプログラム可能なメモリ素子712において、絶縁デバイス716を使用することが可能になる。アレイ710では、寄生漏れ経路は複数の絶縁デバイス716を直列に通過し、アレイ700(図7A)での類似した寄生漏れ経路と比較して、電流を数桁減少させる。あるいは、閾値電圧VTH(例えば、ダイオード)を超えると一方向導電性を有する絶縁デバイスは、単極性のプログラム可能なメモリ素子において、抵抗スイッチング材料と直列に位置する。
【0046】
いくつかの実施形態では、逆向きの並列ダイオードを使用して絶縁デバイス716を実装する代わりに、閾値電圧VTHを超えると双方向導電性を有する絶縁デバイスが、逆向きの並列ダイオードのI−V特性と等しいI−V特性を有する別の物理的構造体として実装される。例えば、絶縁デバイスに、2つの導体間に位置する誘電体材料または絶縁体を備えて、2つの導体が誘電体材料によって連結される金属・絶縁体・金属(MIM)構造体をもたらすことも可能である。こうして、2つの導体それぞれがMIM構造体の電極として機能し、絶縁デバイスとして機能する。図8は、いくつかの実施形態による、プログラム可能なメモリ素子800(すなわち、メモリセル800)を示し、MIM構造体は、抵抗スイッチング材料808と直列に存在し、抵抗スイッチング材料808とは異なる絶縁デバイスを形成する。プログラム可能なメモリ素子800は、いくつかの実施形態による、プログラム可能なメモリ素子206(図2)の一例である。プログラム可能なメモリ素子800は、いくつかの実施形態による、メモリアーキテクチャ200(図2)などの三次元アレイ状に配置してもよい。
【0047】
プログラム可能なメモリ素子800では、水平な導電性平面802は、MIM構造体の第1の導体を形成する。導電性平面802の開口部に位置する絶縁膜804および金属層806の同心円状のリングはそれぞれ、MIM構造体の絶縁体および第2の導体を形成する。いくつかの実施形態では、絶縁膜804は、20Å未満またはわずか10Åの厚さを有する。金属層806は、開口部における絶縁膜804および金属806のリングと同心円状の抵抗スイッチング材料808のリングに対する第1の電極としても機能する。金属810は、開口部を通過する垂直な導電性列を形成し、抵抗スイッチング材料808のリングに対する第2の電極として機能する。図8では、絶縁膜804、金属層806および抵抗スイッチング材料808は同心円状のリングとして示されているが、それに限定されない。より一般的には、絶縁膜804、金属層806および抵抗スイッチング材料808はそれぞれ、MIM構造体が抵抗スイッチング材料808と直列に存在するように、導電性平面802の開口部のそれぞれの部分を占有する。
【0048】
図9は、いくつかの実施形態による、MIM構造体のI−V特性900−1および900−2の例を示す。例えば、I−V特性900−1および900−2は、いくつかの実施形態による、導電性平面802、絶縁膜804および金属806(図8)によって形成されたMIM構造体に対応する。I−V特性900−1は、閾値電圧VTH902−1を超えると双方向導電性を示す。MIM構造体の両端間電圧が負であるか正であるかに関わらず、MIM構造体の両端間電圧の大きさがVTH902−1を超える場合に対応するMIM構造体が導通するため、導電性は双方向である。同様に、I−V特性900−2は、閾値電圧VTH902−2を超えると双方向導電性を示す。いくつかの実施形態では、I−V特性900−1および900−2は、同じ構造体に相当し、I−V特性900−1と900−2との違いは、処理の違いにより生じる。例えば、I−V特性900−2に相当するMIM構造体は、I−V特性900−1に相当する類似したMIM構造体よりも高い温度でアニール処理が施された可能性がある。I−V特性900−1および900−2はVTH902−1および902−2を超えると対称的な双方向コンダクタンスを示すが、双方向コンダクタンスは対称的である必要はない。
【0049】
図10A〜10Fは、いくつかの実施形態による、製作の連続段階でのプログラム可能なメモリ素子800(図8)のアレイの断面図を示す。図10Aでは、交互に位置する水平な絶縁平面410および導電性平面1000を、基板400(図4A)の上方に堆積させている。いくつかの実装形態では、導電性平面1000はアルミニウムである。いくつかの実施形態では、それぞれの導電性平面1000および/または絶縁層410は、およそ50nmの厚さを有する。
【0050】
図10Bでは、ビア1002に、絶縁平面410と導電性平面1000を貫通する形でエッチングを施す。いくつかの実施形態では、ビア1002は、0.2ミクロンの直径1005を有する。ビア1002は、トランジスタコンタクト406(図4A)で終止する。ビア1002を形成するエッチングにより、ビア1002の側壁に沿って露出するにつれて導電性平面1000にアンダーカットを入れ、側壁に沿って凹部1004を形成する。
【0051】
図10Cでは、絶縁体1006を凹部1004に形成する。絶縁体1006は、開口ビア1002から導電性平面1000を分離する。いくつかの実施形態では、導電性平面1000がアルミニウムの場合は、絶縁体1006は、凹部1004で露出しているアルミニウムに陽極酸化処理を施してAl2O3(サファイア)を形成することによって製作される。絶縁体1006は絶縁体804(図8)の一例である。
【0052】
図10Dでは、凹部1004は、ビア1002にポリシリコン(「ポリ−Si」)1008を共形に堆積させ、次いで、エッチングを施し、ビア1002の側面および底部からポリ−Siを除去し、凹部1004にのみポリ−Siを残留させることによって、ポリ−Siで充填している。次いで、図10Eで示されるように、ガルバニック置換を行い、ポリ−Si1008を金属1010(例えば、不活性金属、例えば、Pt、TiWまたはTiN)と置き換える。金属1010は金属806(図8)の一例である。
【0053】
あるいは、ポリ−Si1008の堆積を省略し、ビア1002に金属1010を共形に堆積させ、次いで、エッチングを施して凹部1004以外の金属1010を除去する。
【0054】
図10Fで示されるように、抵抗スイッチング材料1012(例えば、純粋またはCuがドープされたSiO2)をビア1012の側壁に共形に堆積させる。抵抗スイッチング材料1012は抵抗スイッチング材料808(図8)の一例である。次いで、図10Gで示されるように、ビア1002を金属1014(例えば、Cu)で充填し、それぞれのトランジスタコンタクト406に接続する垂直な導電性列を形成する。金属1014は金属810(図8)の一例である。こうして、図10A〜10Gは、導電性平面1000とビア1002との各交差点におけるプログラム可能なメモリ素子800(図8)の形成を示す。導電性平面1002、絶縁体1006および金属1010は、絶縁デバイスとして機能するMIM構造体および抵抗スイッチング材料1012と直列に存在するMIM構造体を形成する。金属1010は、絶縁デバイスおよび抵抗スイッチング材料1012の両方に共通の電極である。
【0055】
図11は、いくつかの実施形態による、三次元メモリアレイの製作方法1100を示すフロー図である。例えば、方法1100を使用して、図2のアーキテクチャ200を用いてメモリアレイを製作し、これは、閾値電圧を超えると双方向コンダクタンスを有する絶縁デバイスと直列に抵抗スイッチング材料を備える、プログラム可能なメモリ素子206(例えば、プログラム可能なメモリ素子800、図8)を備える。図10A〜10Gは、方法1100のさまざまな段階での、そのような三次元メモリアレイの素子の例を示す。
【0056】
方法1100では、平面基板において、複数の平行な信号線を製作する(602)。複数のトランジスタを製作し、それぞれの信号線を、後段の作業で製作されるそれぞれの垂直な導電性列に連結する。それぞれのトランジスタセットのゲートに連結する選択線を製作する。作業602は、方法600(図6)に対して説明されるように行う。
【0057】
平面基板(例えば、基板400、図10A)の上方に、複数の交互に位置する絶縁平面と導電性平面(例えば、絶縁層410と導電性平面1000、図10A)を製作する(604)。いくつかの実施形態では、導電性平面は、アルミニウムを使用して製作する(1106)。
【0058】
複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビア(例えば、ビア1002、図10B)にエッチングを施す(1108)。ビアの側壁に沿って導電性平面にアンダーカットを入れ、側壁に沿って凹部(例えば、凹部1004、図10B)を形成する。
【0059】
絶縁体(例えば、絶縁体1006、図10C)を凹部に形成する(1110)。導電性平面がアルミニウムであるいくつかの実施形態では、凹部で露出しているアルミニウムに陽極酸化処理を施してAl2O3を形成する(1112)。
【0060】
金属を凹部の絶縁体に堆積させる(1114)。いくつかの実施形態では、ガルバニック置換を使用して金属を堆積させる。ビアの側壁に沿って凹部にポリ−Si(例えば、ポリ−Si1008、図10D)を堆積させ、GDを行い、ポリ−Siを金属(例えば、金属1010、図10E)(例えば、不活性金属、例えば、Pt、TiWまたはTiN)と置き換える。あるいは、ビアの側壁に沿って金属を共形に堆積させ、次いで、エッチングを施して凹部以外の金属を除去する。
【0061】
抵抗スイッチング材料(例えば、抵抗スイッチング材料1012、図10F)をビアの側壁に共形に堆積させる(1116)。ビアに金属(例えば、金属1014、図10G)を堆積させ、抵抗スイッチング材料に電気コンタクトを設ける(1118)。堆積させた金属は垂直な導電性列を形成する。
【0062】
こうして、方法1100は、三次元メモリアレイを製作するための効果的なプロセスを実現する。ビアおよびプログラム可能なメモリ素子の形成には、単一のマスキング工程のみが必要とされる。いくつかの実施形態では、GDにより、不活性金属にエッチングを施す必要なしに不活性金属を堆積させることができる。
【0063】
ここで、メモリアーキテクチャ200(図2)におけるRRAMのプログラム可能なメモリ素子(すなわち、RRAMセル)の読み取りおよび書き込みに注目する。RRAMセルに書き込む(すなわち、プログラミング)ための操作タイプは、相変化メモリのための単極性パルス形成、双極性パルス形成および時間依存性パルス形成を含む。メモリアーキテクチャ200(図2)におけるRRAMセルは、例えば、単極性もしくは双極性のいずれかであってよく、または、相変化メモリであってもよい。一般に、RRAMを絶縁するのは単極性である。一般に、固体電解質RRAMは双極性であり、単極性モードで操作できる場合もある。双極性デバイスは、典型的に、何らかの物理的な非対称性、例えば、異なる材料からなる電極を有する。RRAMセルにおける低抵抗状態の作出は「SET」操作と呼ばれ、RRAMセルにおける高抵抗状態の作出は「RESET」操作と呼ばれる。
【0064】
図12Aは、いくつかの実施形態による、単極性RRAMセル(例えば、単極性RRAMのプログラム可能なメモリ素子206、図2)に対する電流対電圧曲線を示す。単極性セルの場合、RESET操作1206に対して示されているように、セルに印加されるパルスの電圧がRESET電圧VR1202以上であり、SET電圧VS1204未満であれば、高抵抗状態が作出される。SET操作1208に対して示されているように、セルに印加されるパルスの電圧がSET電圧VS1204以上であれば、低抵抗状態が作出される。
【0065】
図12Bは、いくつかの実施形態による、双極性RRAMセル(例えば、双極性RRAMのプログラム可能なメモリ素子206、図2)に対する電流対電圧曲線を示す。双極性セルの抵抗スイッチング材料は双方向性とされる。双極性セルの場合、RESET操作において印加される電圧の極性は、SET操作において印加される電圧の極性と反対である。RESET操作1216に対して示されているように、セルに印加されるパルスの電圧が第1の極性(図12Bでは、負として示される)を有し、その大きさがRESET電圧VR1212以上であれば、高抵抗状態が作出される。SET操作1218に対して示されているように、セルに印加されるパルスの電圧が第1の極性とは反対の第2の極性(図12Bでは、正として示される)を有し、その大きさがSET電圧VS1214以上であれば、低抵抗状態が作出される。
【0066】
相変化メモリ素子の時間依存性パルス形成の場合、SET操作は、印加された電流パルスを素早く消滅させることによって実行され、RESET操作は、印加された電流パルスを徐々に減少させることによって実行される。電流パルスは、抵抗素子材料の融解に使用される。この電流パルスが素早く消滅されれば、材料は急速に冷却され、低導電性を有する非晶質状態に材料をクエンチする。電流を時間とともに徐々に減少させれば、材料は高導電性を有する結晶構造を形成する。
【0067】
導電性平面202と垂直な導電性列204との交差点に位置する、単一のプログラム可能なメモリ素子206(図2)に対するSETおよびRESET操作は、導電性平面202と、垂直な導電性列204に連結されるビット線210との間に電圧を印加することによって実行される。ビット線210は、選択線212に電圧を印加して、垂直な導電性列204に連結されるトランジスタ208を含むトランジスタ208をオンにすることによって、垂直な導電性列204に連結される。特定のSETまたはRESET操作に関与しない導電性平面204は、高インピーダンス「Z」状態(すなわち、トライステート状態である)に保持し、選択線212によって選択された列204に付随するこれらの平面における素子206の意図せぬプログラミングを防ぐ。SETおよびRESET操作の両方に対してそれぞれのプログラム可能なメモリ素子206を個別に割り当てることが可能なため、別々の消去操作は不要である。
【0068】
図13Aは、いくつかの実施形態による、メモリアーキテクチャ200における、単極性のプログラム可能なメモリ素子206のSETおよびRESET操作を示す。具体的には、図13Aは、プログラム可能なメモリ素子206−1および206−2に対して同時に行われるSET操作、ならびに、プログラム可能なメモリ素子206−0に対するRESET操作を示す。導電性平面202−1は平面202−1を接地する(GND222)ことによって選択されるが、他の導電性平面202−0および202−2はトライステート状態(「Z」220)であるため非選択状態である。行をなして配置された垂直な導電性列204−0、204−1および204−2は、論理レベルH(「1」230)に相当する電圧を選択線212−1に印加することによって選択され、それにより、トランジスタ208−0、208−1および208−2をオンにする。トランジスタ208−0、208−1および208−2をオンにすることにより、垂直な導電性列204−0、204−1および204−2がそれぞれのビット線210−0、210−1および210−2に連結される。他の行の垂直な導電性列204は、論理レベルL(「0」228)に相当する電圧(例えば、GND)を選択線212−0および212−2に印加することによって示されるように、非選択状態のままである。ゲートが選択線212−0および212−2に連結される対応するトランジスタ208は、オフ状態のままであり、したがって、それらの対応する列204をビット線210に連結しない。SET電圧VS224が同時にビット線210−1および210−2に印加され、それにより、素子206−1および206−2に印加され、素子206−1および206−2において低抵抗状態が作出される。同時に、RESET電圧VR226がビット線210−0に印加され、それにより、素子206−0に印加され、素子206−0において高抵抗状態が作出される。低抵抗状態が論理レベルL(「0」)と見なされ、高抵抗状態が論理レベルH(「1」)と見なされる場合、図13Aは、単極性素子206−0、206−1および206−2への書き込み「100」を示す。
【0069】
図13Bは、いくつかの実施形態による、メモリアーキテクチャ200における、双極性のプログラム可能なメモリ素子206のSETおよびRESET操作を示す。具体的には、図13Bは、プログラム可能なメモリ素子206−1および206−2に対して同時に行われるSET操作、ならびに、プログラム可能なメモリ素子206−0に対するRESET操作を示す。導電性平面202−1はSET電圧VS234を平面202−1に印加することによって選択されるが、他の導電性平面202−0および202−2はトライステート状態(「Z」220)であるため非選択状態である。垂直な導電性列204−0、204−1および204−2は、図13Aに関して論じられたように選択される。ビット線210−1および210−2は接地(GND222)され、その結果、SET電圧VS234が素子206−1および206−2に印加される。こうして、素子206−1および206−2は、低抵抗状態にプログラミングされる。同時に、電圧VS+VR232がビット線210−0に印加され、その結果、RESET電圧−VRが素子206−0に印加される。こうして、素子206−0は、高抵抗状態にプログラミングされる。低抵抗状態が論理レベルL(「0」)と見なされ、高抵抗状態が論理レベルH(「1」)と見なされる場合、図13Bは、単極性素子206−0、206−1および206−2への書き込み「100」を示す。
【0070】
プログラム可能なメモリ素子が、抵抗スイッチング材料と直列に配置され、閾値電圧VTHを超えると双方向導電性を有する絶縁デバイスを備える場合、プログラム可能なメモリ素子に印加される電圧は、VTHと、絶縁デバイスを備えない場合に印加されるであろう電圧との合計である。そのような絶縁デバイスを備えた単極性セルの場合、セルに印加されるパルスの電圧がVR+VTH以上であり、VS+VTH未満であれば、高抵抗状態が作出される。セルに印加されるパルスの電圧がVS+VTH以上であれば、低抵抗状態が作出される。そのような絶縁デバイスを備えた双極性セルの場合、セルに印加されるパルスの電圧が第1の極性を有し、その大きさがVR+VTH以上であれば、高抵抗状態が作出される。セルに印加されるパルスの電圧が第1の極性とは反対の第2の極性を有し、その大きさがVS+VTH以上であれば、低抵抗状態が作出される。
【0071】
図14Aは、いくつかの実施形態による、プログラム可能なメモリ素子へ書き込む方法1400を示すフロー図である。方法1400は、複数の絶縁された水平な導電性平面(例えば、平面202、図2および13A〜13B)と、複数の水平な導電性平面において開口部を通過する垂直な導電性列(例えば、列204、図2および13A〜13B)のアレイと、水平な導電性平面を垂直な導電性列に連結する複数のプログラム可能なメモリ素子(例えば、素子206、図2および13A〜13B)とを備えるメモリデバイスにおいて実行される。
【0072】
方法1400では、水平な導電性平面(例えば、平面202−1、図13Aまたは13B)を選択する(1402)。
【0073】
垂直な導電性列(例えば、列204−0、204−1および204−2のいずれか、図13Aまたは13B)を選択する(1404)。いくつかの実施形態では、トランジスタ(例えば、トランジスタ208−0、208−1および208−2のいずれか、図13Aまたは13B)をオンにし、垂直な導電性列を信号線(例えば、ビット線210−0、210−1および210−2のいずれか、図13Aまたは13B)に連結する(1406)。
【0074】
選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子(例えば、素子206−0、206−1および206−2のいずれか、図13Aまたは13B)をプログラミングする(1408)。いくつかの実施形態では、選択された水平な導電性平面と信号線との間に電圧を印加する(1410)。この電圧は、例えば、抵抗スイッチング材料に関連するプログラミング電圧(例えば、VR1202またはVS1204、図12A)(例えば、−VR1212またはVS1214、図12B)に相当する(1412)。あるいは、この電圧は、抵抗スイッチング材料に関連するプログラミング電圧と、閾値電圧を超えると双方向導電性を有する絶縁デバイスに関連する閾値電圧VTHとの合計に相当する(1414)。
【0075】
こうして、方法1400は、アーキテクチャ200(図2)などのメモリアーキテクチャにおける書き込み操作を可能にする。方法1400には特定の順番で行われるように見えるいくつかの作業が含まれているが、方法1400にはより多くのまたはより少ない作業を含めることができ、これらの作業を、連続的にもしくは並行して行うことができ、2つ以上の作業の順番を変更してもよく、および/または、2つ以上の作業を単一の作業に組み合わせてもよいことは明らかであろう。
【0076】
メモリアーキテクチャ200(図2)におけるRRAMのプログラム可能なメモリ素子(すなわち、RRAMセル)に対する読み取り操作は、読み取り操作を行うためにプログラム可能なメモリ素子に印加される電圧がVR未満に保持される以外は、書き込み操作と同様である。プログラム可能なメモリ素子が、閾値電圧VTHを超えると双方向導電性を有する絶縁デバイスを備える場合は、読み取り操作のために印加される電圧は、VTHを超えるが、VR+VTH未満である。
【0077】
図14Bは、いくつかの実施形態による、プログラム可能なメモリ素子を読み取る方法1430を示すフロー図である。方法1430は、複数の絶縁された水平な導電性平面(例えば、平面202、図2および13A〜13B)と、複数の水平な導電性平面において開口部を通過する垂直な導電性列(例えば、列204、図2および13A〜13B)のアレイと、水平な導電性平面を垂直な導電性列に連結する複数のプログラム可能なメモリ素子(例えば、素子206、図2および13A〜13B)とを備えるメモリデバイスにおいて実行される。
【0078】
方法1430では、方法1400(図14A)で説明されるように、選択作業1402および1404を行う。
【0079】
選択された水平な導電性平面(例えば、平面202−1、図13Aまたは13B)と、選択された垂直な導電性列(例えば、列204−0、204−1および204−2のいずれか、図13Aまたは13B)に連結された信号線(例えば、ビット線210−0、210−1および210−2のいずれか、図13Aまたは13B)との間の抵抗に相当する電流または電圧を参照と比較し、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子(例えば、素子206−0、206−1および206−2のいずれか、図13Aまたは13B)の状態を判断する(1432)。
【0080】
いくつかの実施形態では、抵抗スイッチング材料(例えば、材料420、図5A〜5D)の読み取り電圧に相当する電圧を、選択された水平な平面と信号線との間に印加することによって、参照と比較するための電流を生成する(1434)。抵抗スイッチング材料は、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子内にある。
【0081】
いくつかの実施形態では、抵抗スイッチング材料(例えば、材料808、図8)の読み取り電圧と、閾値電圧を超えると双方向導電性を有する絶縁デバイス(例えば、MIM構造体802−804−806、図8)の閾値電圧との合計に相当する電圧を、選択された水平な平面と信号線との間に印加することによって、参照と比較するための電流を生成する(1436)。抵抗スイッチング材料および絶縁デバイスは、選択された水平な導電性平面を選択された垂直な導電性列に連結するプログラム可能なメモリ素子内にある。
【0082】
あるいは、読み取り操作は、一定時間以内におけるコンデンサの充電または放電のために、選択された水平な平面と信号線との間に印加された電圧によって発生した電流を使用することを含む。
【0083】
こうして、方法1430は、アーキテクチャ200(図2)などのメモリアーキテクチャにおける読み取り操作を可能にする。方法1430には特定の順番で行われるように見えるいくつかの作業が含まれているが、方法1430にはより多くのまたはより少ない作業を含めることができ、これらの作業を、連続的にもしくは並行して行うことができ、2つ以上の作業の順番を変更してもよく、および/または、2つ以上の作業を単一の作業に組み合わせてもよいことは明らかであろう。
【0084】
図15は、いくつかの実施形態による、メモリアレイを実装するためにコンポーネントのソフトウェア記述を含むコンピュータ可読ファイルを格納するためのシステム1500の一実施形態のブロック図である。システム1500は、1つまたは複数のデータ処理装置もしくは中央演算処理装置(CPU)1510と、メモリ1514と、(場合により)他のコンピュータシステムもしくはデバイスと情報を交換するための1つまたは複数の通信インターフェース1515と、これらのコンポーネントを互いに連結するための1つまたは複数の信号線もしくはコミュニケーションバス1512とを備えることができる。コミュニケーションバス1512は、システムコンポーネント間の通信を相互接続および制御する回路(チップセットと呼ばれる場合もある)を備えることができる。メモリ1514は、高速ランダムアクセスメモリ、例えば、DRAM、SRAM、DDR RAMまたは他のランダムアクセスソリッドステートメモリデバイスを含み、不揮発性メモリ、例えば、1つまたは複数の磁気ディスク記憶装置、光ディスク記憶装置、フラッシュメモリデバイスまたは他の不揮発性ソリッドステート記憶装置を含むことができる。メモリ1514は、場合により、CPU1510から離れて位置する1つまたは複数の記憶装置を含むことができる。メモリ1514またはその代わりのメモリ1514内の不揮発性メモリデバイスは、コンピュータ可読記憶媒体を備える。いくつかの実施形態では、メモリ1514は、上述の1つまたは複数のメモリデバイスに、回路コンパイラ1516、メモリアレイ記述1518および受光回路記述842を格納する。CPU1510などのプロセッサによって実行されると、回路コンパイラ1516は、1つまたは複数のメモリアレイ記述1518を処理し、1つまたは複数の対応する回路1517を統合する。
【0085】
いくつかの実施形態では、メモリアレイ記述1518は、導電性平面1520、導電性列1522、トランジスタ1524、ビット線1526、選択線1528、プログラム可能なメモリ素子1530、読み取り回路1538および書き込み回路1540の記述を含む。いくつかの実施形態では、プログラム可能なメモリ素子1530の記述は、絶縁デバイス1532、抵抗スイッチング材料1534および電極1536の記述を含む。
【0086】
解釈する目的で、前述の説明は、特定の実施形態を参照して説明されている。しかし、上記の例示的考察は、網羅的であることまたは開示されたものと全く同一の形態に本発明を制限することを意図しない。上記の教示を考慮して、多くの変更形態および変形形態が可能である。実施形態は、本発明の原理および実用性を最も良く解釈するために選択および説明され、それにより、当業者は、企図される特定の用途に適したさまざまな変更形態を伴うさまざまな実施形態を実践することができる。
【特許請求の範囲】
【請求項1】
平面基板と、
前記平面基板の上方の複数の水平な導電性平面と、
前記複数の水平な導電性平面と交互に配置される複数の水平な絶縁層と、
前記複数の導電性平面および絶縁層における開口部を通過する、前記複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイと、
それぞれが前記水平な導電性平面の1つをそれぞれの垂直な導電性列に連結する、複数のプログラム可能なメモリ素子と
を備える、メモリデバイス。
【請求項2】
それぞれのプログラム可能なメモリ素子が、第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料を備える、請求項1に記載のメモリデバイス。
【請求項3】
前記抵抗スイッチング材料が固体状電解質を含む、請求項2に記載のメモリデバイス。
【請求項4】
前記抵抗スイッチング材料がSiO2を含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項5】
前記抵抗スイッチング材料がGeSeを含み、
前記垂直な導電性列がAgを含む、請求項2に記載のメモリデバイス。
【請求項6】
前記抵抗スイッチング材料がGeSeを含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項7】
前記抵抗スイッチング材料がGeSを含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項8】
前記抵抗スイッチング材料がCuOを含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項9】
前記抵抗スイッチング材料が絶縁材料を含む、請求項2に記載のメモリデバイス。
【請求項10】
前記絶縁材料が、TiO2、NiO、SrZrO3、SrTiO3、ZrO2、MO、MgO、WO3およびHfO2からなる群から選択される、請求項9に記載のメモリデバイス。
【請求項11】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備える、請求項2に記載のメモリデバイス。
【請求項12】
前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、第1および第2の導体を連結する誘電体材料を備える、請求項11に記載のメモリデバイス。
【請求項13】
前記絶縁デバイスが、閾値電圧を超えると一方向導電性を有する、請求項11に記載のメモリデバイス。
【請求項14】
前記絶縁デバイスが、ダイオードを備える、請求項13に記載のメモリデバイス。
【請求項15】
前記それぞれのプログラム可能なメモリ素子の前記抵抗スイッチング材料が、前記導電性平面の第1の平面におけるそれぞれの開口部の第1の部分に位置する、請求項2に記載のメモリデバイス。
【請求項16】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記それぞれの開口部の第2の部分に位置する絶縁材料の膜を備える、請求項15に記載のメモリデバイス。
【請求項17】
前記絶縁デバイスおよび前記抵抗スイッチング材料が、前記それぞれの開口部において共通の電極を共有する、請求項16に記載のメモリデバイス。
【請求項18】
前記それぞれのプログラム可能なメモリ素子が、前記導電性平面の第1の平面におけるそれぞれの開口部に位置し、それぞれの垂直な導電性列を囲む前記抵抗スイッチング材料のリングを備える、請求項2に記載のメモリデバイス。
【請求項19】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記導電性平面の前記第1の平面における前記抵抗スイッチング材料のリングと同心円状の絶縁材料のリングを備える、請求項18に記載のメモリデバイス。
【請求項20】
前記導電性平面の前記第1の平面がAlを含み、前記絶縁材料のリングがAl2O3を含む、請求項19に記載のメモリデバイス。
【請求項21】
前記絶縁材料のリングおよび前記抵抗スイッチング材料のリングが、前記導電性平面の前記第1の平面において前記絶縁材料のリングと前記抵抗スイッチング材料のリングとの間に同心円状に金属リングを備える共通の電極を共有する、請求項19に記載のメモリデバイス。
【請求項22】
前記共通の電極が不活性金属を含む、請求項21に記載のメモリデバイス。
【請求項23】
それぞれの導電性平面が50nm以下の厚さを有する、請求項1に記載のメモリデバイス。
【請求項24】
それぞれの絶縁層が50nm以下の厚さを有する、請求項23に記載のメモリデバイス。
【請求項25】
それぞれの導電性平面が、不活性金属の層を含む金属層の積層体を備える、請求項1に記載のメモリデバイス。
【請求項26】
前記プログラム可能なメモリ素子が、第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料を備え、
前記金属層の積層体の前記不活性金属が、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項25に記載のメモリデバイス。
【請求項27】
それぞれの導電性平面がTi−Pt−Ti積層体を備える、請求項1に記載のメモリデバイス。
【請求項28】
前記プログラム可能なメモリ素子が、第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料を備え、
前記Ti−Pt−Ti積層体のPtが、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項27に記載のメモリデバイス。
【請求項29】
それぞれの導電性平面がドープされたポリシリコンを含む、請求項1に記載のメモリデバイス。
【請求項30】
前記アレイにおいてそれぞれの垂直な導電性列に連結され、それぞれの垂直な導電性列を選択する、複数のトランジスタをさらに備える、請求項1に記載のメモリデバイス。
【請求項31】
それぞれのトランジスタが垂直トランジスタを含む、請求項30に記載のメモリデバイス。
【請求項32】
それぞれのトランジスタが、前記平面基板においてそれぞれの垂直な導電性列を信号線に選択的に連結するよう構成される、請求項30に記載のメモリデバイス。
【請求項33】
前記信号線が、それぞれのトランジスタを通じて、複数の垂直な導電性列に選択的に連結するよう構成される、請求項32に記載のメモリデバイス。
【請求項34】
前記複数の垂直な導電性列が、前記垂直な導電性列のアレイにおいて行を形成する、請求項33に記載のメモリデバイス。
【請求項35】
複数の絶縁された水平な導電性平面と、前記複数の水平な導電性平面において開口部を通過する垂直な導電性列のアレイと、前記水平な導電性平面を前記垂直な導電性列に連結する複数のプログラム可能なメモリ素子とを備えるメモリデバイスにおいて、
水平な導電性平面を選択する工程と、
垂直な導電性列を選択する工程と、
前記選択された水平な導電性平面と前記選択された垂直な導電性列との間に電圧を印加し、前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結するそれぞれのプログラム可能なメモリ素子をプログラミングする工程と
を含む、メモリデバイスをプログラミングする方法。
【請求項36】
前記垂直な導電性列を選択する工程が、トランジスタをオンにして前記垂直な導電性列を信号線に連結する工程を含み、
前記選択された水平な導電性平面と前記選択された垂直な導電性列との間に電圧を印加する工程が、前記選択された水平な導電性平面と前記信号線との間に電圧を印加する工程を含む、請求項35に記載の方法。
【請求項37】
前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結する前記プログラム可能なメモリ素子が、関連するプログラミング電圧を有する抵抗スイッチング材料と、閾値電圧を超えると双方向導電性を有する絶縁デバイスとを備え、
前記選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加する工程が、前記関連するプログラミング電圧と前記閾値電圧との合計に対応するバイアスを印加する工程を含む、請求項35に記載の方法。
【請求項38】
複数の絶縁された水平な導電性平面と、前記複数の水平な導電性平面において開口部を通過する垂直な導電性列のアレイと、前記垂直な導電性列を前記水平な導電性平面に連結する複数のプログラム可能なメモリ素子とを備えるメモリデバイスにおいて、
水平な導電性平面を選択する工程と、
垂直な導電性列を選択する工程と、
前記選択された水平な導電性平面と、前記選択された垂直な導電性列に連結された信号線との間の抵抗に相当する電流または電圧を参照と比較し、前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結するそれぞれのプログラム可能なメモリ素子の状態を判断する工程と
を含む、メモリデバイスを読み取る方法。
【請求項39】
前記垂直な導電性列を選択する工程が、トランジスタをオンにして前記垂直な導電性列を前記信号線に連結する工程を含む、請求項38に記載の方法。
【請求項40】
それぞれのプログラム可能なメモリ素子が、関連する読み取り電圧を有する抵抗スイッチング材料と、閾値電圧を超えると双方向導電性を有する絶縁デバイスとを備え、
前記比較する工程が、前記読み取り電圧と前記閾値電圧との合計に対応する電圧を、前記選択された水平な導電性平面と、前記選択された垂直な導電性列に連結する信号線との間に印加する工程を含む、請求項38に記載の方法。
【請求項41】
第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料であって、前記第2の抵抗状態が前記第1の抵抗状態より低い抵抗を有する、抵抗スイッチング材料と、
前記抵抗スイッチング材料と直列に配置され、閾値電圧を超えると双方向導電性を有する絶縁デバイスと
を備える、メモリセル。
【請求項42】
前記絶縁デバイスが、前記閾値電圧を超えると対称的な双方向コンダクタンスを有する、請求項41に記載のメモリセル。
【請求項43】
前記抵抗スイッチング材料が双方向性である、請求項41に記載のメモリセル。
【請求項44】
前記絶縁デバイスが、金属・絶縁体・金属構造体を備える、請求項41に記載のメモリセル。
【請求項45】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項41に記載のメモリセル。
【請求項46】
前記抵抗スイッチング材料が、水平な導電性平面の開口部の第1の部分に位置し、前記開口部の第2の部分において垂直なビット線に連結し、
前記絶縁デバイスが、前記開口部の第3の部分に位置する絶縁材料を備える、請求項41に記載のメモリセル。
【請求項47】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項46に記載のメモリセル。
【請求項48】
前記抵抗スイッチング材料が、前記抵抗スイッチング材料の平面リングを備え、前記平面リングが、垂直なビット線を取り囲み、
前記絶縁デバイスが、前記抵抗スイッチング材料の平面リングと同心円状の絶縁材料の平面リングを備える、請求項41に記載のメモリセル。
【請求項49】
前記抵抗スイッチング材料の平面リングが前記垂直なビット線と接触する、請求項48に記載のメモリセル。
【請求項50】
前記絶縁材料の平面リングと前記抵抗スイッチング材料の平面リングとの間に同心円状に位置する平面金属リングを備える、前記抵抗スイッチング材料および前記絶縁デバイスに対する共通の電極を備える、請求項48に記載のメモリセル。
【請求項51】
前記平面金属リング、絶縁材料の平面リングおよび前記抵抗スイッチング材料の平面リングが、水平な導電性平面における開口部に位置し、前記水平な導電性平面を前記垂直なビット線に電気的に連結する、請求項50に記載のメモリセル。
【請求項52】
前記水平な導電性平面がAlを含み、
前記絶縁材料の平面リングがAl2O3を含む、請求項51に記載のメモリセル。
【請求項53】
前記平面金属リングが不活性金属を含む、請求項50に記載のメモリセル。
【請求項54】
前記抵抗スイッチング材料がSiO2を含み、前記垂直なビット線がCuを含む、請求項50に記載のメモリセル。
【請求項55】
前記抵抗スイッチング材料がGeSeを含み、前記垂直なビット線がAgを含む、請求項50に記載のメモリセル。
【請求項56】
平面基板の上方に、複数の交互に位置する絶縁平面と導電性平面を製作する工程と、
前記複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビアにエッチングを施す工程と、
抵抗スイッチング材料を前記複数のビアの側壁に共形に堆積させる工程と、
第1の金属を前記ビアに堆積させ、前記抵抗スイッチング材料に電気コンタクトを設ける工程であって、前記堆積させた第1の金属が導電性列を形成する、工程と
を含む、三次元メモリアレイを製作する方法。
【請求項57】
前記平面基板において複数の平行な信号線を製作する工程と、
複数のトランジスタを製作してそれぞれの信号線をそれぞれの導電性列に連結する工程とをさらに含む、請求項56に記載の方法。
【請求項58】
前記抵抗スイッチング材料がSiO2を含む、請求項56に記載の方法。
【請求項59】
前記ビアに堆積させた前記第1の金属がCuを含む、請求項58に記載の方法。
【請求項60】
それぞれの導電性平面を製作する工程が、Ti−Pt−Ti積層体を堆積させる工程を含む、請求項56に記載の方法。
【請求項61】
前記抵抗スイッチング材料がGeSeを含む、請求項56に記載の方法。
【請求項62】
前記ビアに堆積させた前記第1の金属がAgを含む、請求項61に記載の方法。
【請求項63】
前記第1の金属を前記ビアに堆積させる工程が、前記抵抗スイッチング材料にCu膜を共形に堆積させる工程を含む、請求項56に記載の方法。
【請求項64】
前記第1の金属を前記ビアに堆積させる工程が、
前記ビアにポリシリコンを堆積させる工程と、
ガルバニック置換を使用して前記ポリシリコンを前記第1の金属と置き換える工程とを含む、請求項56に記載の方法。
【請求項65】
前記導電性平面がドープされたポリシリコンを含む、請求項56に記載の方法。
【請求項66】
前記複数のビアにエッチングを施した後および前記抵抗スイッチング材料を共形に堆積させる前に、ガルバニック置換を使用して前記ビアの側壁に露出したポリシリコンに第2の金属を堆積させる工程をさらに含み、
前記抵抗スイッチング材料を前記第2の金属に堆積させる、請求項65に記載の方法。
【請求項67】
前記第2の金属が不活性金属を含む、請求項66に記載の方法。
【請求項68】
前記抵抗スイッチング材料がSiO2を含み、
前記第1の金属を前記ビアに堆積させる工程が、Cu膜を前記SiO2に共形に堆積させる工程を含む、請求項66に記載の方法。
【請求項69】
前記Cu膜を前記SiO2に共形に堆積させる工程が、
ポリシリコンを前記ビアに共形に堆積させる工程と、
ガルバニック置換を使用して、堆積させたポリシリコンをCuと置き換える工程とを含む、請求項68に記載の方法。
【請求項70】
前記複数のビアにエッチングを施す工程が、前記ビアの側壁に沿って露出するにつれて前記導電性平面にアンダーカットを入れ、前記側壁に沿って凹部を形成する工程を含み、
前記抵抗スイッチング材料を共形に堆積させる前に、
前記凹部に絶縁体を形成する工程と、
第2の金属を前記凹部の絶縁体に堆積させる工程とをさらに含み、
前記抵抗スイッチング材料を前記第2の金属に堆積させる、請求項56に記載の方法。
【請求項71】
前記導電性平面がAlを含み、
前記絶縁体を形成する工程が、前記凹部で露出しているAlに陽極酸化処理を施してAl2O3を形成する工程を含む、請求項70に記載の方法。
【請求項72】
前記第2の金属を前記凹部の前記絶縁体に堆積させる工程が、
前記第2の金属を前記側壁に沿って堆積させる工程と、
前記堆積させた第2の金属にエッチングを施して、前記凹部以外の第2の金属を除去する工程とを含む、請求項70に記載の方法。
【請求項73】
前記第2の金属を、前記絶縁体を形成する前記凹部の前記絶縁体に堆積させる工程が、
ポリシリコンを前記側壁に沿って堆積させる工程と、
ガルバニック置換を使用して前記ポリシリコンを前記第2の金属と置き換える工程とを含む、請求項70に記載の方法。
【請求項74】
前記第2の金属がPtを含む、請求項73に記載の方法。
【請求項1】
平面基板と、
前記平面基板の上方の複数の水平な導電性平面と、
前記複数の水平な導電性平面と交互に配置される複数の水平な絶縁層と、
前記複数の導電性平面および絶縁層における開口部を通過する、前記複数の導電性平面および絶縁層と直角である垂直な導電性列のアレイと、
それぞれが前記水平な導電性平面の1つをそれぞれの垂直な導電性列に連結する、複数のプログラム可能なメモリ素子と
を備える、メモリデバイス。
【請求項2】
それぞれのプログラム可能なメモリ素子が、第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料を備える、請求項1に記載のメモリデバイス。
【請求項3】
前記抵抗スイッチング材料が固体状電解質を含む、請求項2に記載のメモリデバイス。
【請求項4】
前記抵抗スイッチング材料がSiO2を含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項5】
前記抵抗スイッチング材料がGeSeを含み、
前記垂直な導電性列がAgを含む、請求項2に記載のメモリデバイス。
【請求項6】
前記抵抗スイッチング材料がGeSeを含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項7】
前記抵抗スイッチング材料がGeSを含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項8】
前記抵抗スイッチング材料がCuOを含み、
前記垂直な導電性列がCuを含む、請求項2に記載のメモリデバイス。
【請求項9】
前記抵抗スイッチング材料が絶縁材料を含む、請求項2に記載のメモリデバイス。
【請求項10】
前記絶縁材料が、TiO2、NiO、SrZrO3、SrTiO3、ZrO2、MO、MgO、WO3およびHfO2からなる群から選択される、請求項9に記載のメモリデバイス。
【請求項11】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備える、請求項2に記載のメモリデバイス。
【請求項12】
前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、第1および第2の導体を連結する誘電体材料を備える、請求項11に記載のメモリデバイス。
【請求項13】
前記絶縁デバイスが、閾値電圧を超えると一方向導電性を有する、請求項11に記載のメモリデバイス。
【請求項14】
前記絶縁デバイスが、ダイオードを備える、請求項13に記載のメモリデバイス。
【請求項15】
前記それぞれのプログラム可能なメモリ素子の前記抵抗スイッチング材料が、前記導電性平面の第1の平面におけるそれぞれの開口部の第1の部分に位置する、請求項2に記載のメモリデバイス。
【請求項16】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記それぞれの開口部の第2の部分に位置する絶縁材料の膜を備える、請求項15に記載のメモリデバイス。
【請求項17】
前記絶縁デバイスおよび前記抵抗スイッチング材料が、前記それぞれの開口部において共通の電極を共有する、請求項16に記載のメモリデバイス。
【請求項18】
前記それぞれのプログラム可能なメモリ素子が、前記導電性平面の第1の平面におけるそれぞれの開口部に位置し、それぞれの垂直な導電性列を囲む前記抵抗スイッチング材料のリングを備える、請求項2に記載のメモリデバイス。
【請求項19】
前記それぞれのプログラム可能なメモリ素子が、前記抵抗スイッチング材料と直列に絶縁デバイスをさらに備え、前記絶縁デバイスが、閾値電圧を超えると双方向導電性を有し、前記導電性平面の前記第1の平面における前記抵抗スイッチング材料のリングと同心円状の絶縁材料のリングを備える、請求項18に記載のメモリデバイス。
【請求項20】
前記導電性平面の前記第1の平面がAlを含み、前記絶縁材料のリングがAl2O3を含む、請求項19に記載のメモリデバイス。
【請求項21】
前記絶縁材料のリングおよび前記抵抗スイッチング材料のリングが、前記導電性平面の前記第1の平面において前記絶縁材料のリングと前記抵抗スイッチング材料のリングとの間に同心円状に金属リングを備える共通の電極を共有する、請求項19に記載のメモリデバイス。
【請求項22】
前記共通の電極が不活性金属を含む、請求項21に記載のメモリデバイス。
【請求項23】
それぞれの導電性平面が50nm以下の厚さを有する、請求項1に記載のメモリデバイス。
【請求項24】
それぞれの絶縁層が50nm以下の厚さを有する、請求項23に記載のメモリデバイス。
【請求項25】
それぞれの導電性平面が、不活性金属の層を含む金属層の積層体を備える、請求項1に記載のメモリデバイス。
【請求項26】
前記プログラム可能なメモリ素子が、第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料を備え、
前記金属層の積層体の前記不活性金属が、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項25に記載のメモリデバイス。
【請求項27】
それぞれの導電性平面がTi−Pt−Ti積層体を備える、請求項1に記載のメモリデバイス。
【請求項28】
前記プログラム可能なメモリ素子が、第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料を備え、
前記Ti−Pt−Ti積層体のPtが、前記抵抗スイッチング材料に電気コンタクトを設ける、請求項27に記載のメモリデバイス。
【請求項29】
それぞれの導電性平面がドープされたポリシリコンを含む、請求項1に記載のメモリデバイス。
【請求項30】
前記アレイにおいてそれぞれの垂直な導電性列に連結され、それぞれの垂直な導電性列を選択する、複数のトランジスタをさらに備える、請求項1に記載のメモリデバイス。
【請求項31】
それぞれのトランジスタが垂直トランジスタを含む、請求項30に記載のメモリデバイス。
【請求項32】
それぞれのトランジスタが、前記平面基板においてそれぞれの垂直な導電性列を信号線に選択的に連結するよう構成される、請求項30に記載のメモリデバイス。
【請求項33】
前記信号線が、それぞれのトランジスタを通じて、複数の垂直な導電性列に選択的に連結するよう構成される、請求項32に記載のメモリデバイス。
【請求項34】
前記複数の垂直な導電性列が、前記垂直な導電性列のアレイにおいて行を形成する、請求項33に記載のメモリデバイス。
【請求項35】
複数の絶縁された水平な導電性平面と、前記複数の水平な導電性平面において開口部を通過する垂直な導電性列のアレイと、前記水平な導電性平面を前記垂直な導電性列に連結する複数のプログラム可能なメモリ素子とを備えるメモリデバイスにおいて、
水平な導電性平面を選択する工程と、
垂直な導電性列を選択する工程と、
前記選択された水平な導電性平面と前記選択された垂直な導電性列との間に電圧を印加し、前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結するそれぞれのプログラム可能なメモリ素子をプログラミングする工程と
を含む、メモリデバイスをプログラミングする方法。
【請求項36】
前記垂直な導電性列を選択する工程が、トランジスタをオンにして前記垂直な導電性列を信号線に連結する工程を含み、
前記選択された水平な導電性平面と前記選択された垂直な導電性列との間に電圧を印加する工程が、前記選択された水平な導電性平面と前記信号線との間に電圧を印加する工程を含む、請求項35に記載の方法。
【請求項37】
前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結する前記プログラム可能なメモリ素子が、関連するプログラミング電圧を有する抵抗スイッチング材料と、閾値電圧を超えると双方向導電性を有する絶縁デバイスとを備え、
前記選択された水平な導電性平面と選択された垂直な導電性列との間に電圧を印加する工程が、前記関連するプログラミング電圧と前記閾値電圧との合計に対応するバイアスを印加する工程を含む、請求項35に記載の方法。
【請求項38】
複数の絶縁された水平な導電性平面と、前記複数の水平な導電性平面において開口部を通過する垂直な導電性列のアレイと、前記垂直な導電性列を前記水平な導電性平面に連結する複数のプログラム可能なメモリ素子とを備えるメモリデバイスにおいて、
水平な導電性平面を選択する工程と、
垂直な導電性列を選択する工程と、
前記選択された水平な導電性平面と、前記選択された垂直な導電性列に連結された信号線との間の抵抗に相当する電流または電圧を参照と比較し、前記選択された水平な導電性平面を前記選択された垂直な導電性列に連結するそれぞれのプログラム可能なメモリ素子の状態を判断する工程と
を含む、メモリデバイスを読み取る方法。
【請求項39】
前記垂直な導電性列を選択する工程が、トランジスタをオンにして前記垂直な導電性列を前記信号線に連結する工程を含む、請求項38に記載の方法。
【請求項40】
それぞれのプログラム可能なメモリ素子が、関連する読み取り電圧を有する抵抗スイッチング材料と、閾値電圧を超えると双方向導電性を有する絶縁デバイスとを備え、
前記比較する工程が、前記読み取り電圧と前記閾値電圧との合計に対応する電圧を、前記選択された水平な導電性平面と、前記選択された垂直な導電性列に連結する信号線との間に印加する工程を含む、請求項38に記載の方法。
【請求項41】
第1の抵抗状態および第2の抵抗状態を有する抵抗スイッチング材料であって、前記第2の抵抗状態が前記第1の抵抗状態より低い抵抗を有する、抵抗スイッチング材料と、
前記抵抗スイッチング材料と直列に配置され、閾値電圧を超えると双方向導電性を有する絶縁デバイスと
を備える、メモリセル。
【請求項42】
前記絶縁デバイスが、前記閾値電圧を超えると対称的な双方向コンダクタンスを有する、請求項41に記載のメモリセル。
【請求項43】
前記抵抗スイッチング材料が双方向性である、請求項41に記載のメモリセル。
【請求項44】
前記絶縁デバイスが、金属・絶縁体・金属構造体を備える、請求項41に記載のメモリセル。
【請求項45】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項41に記載のメモリセル。
【請求項46】
前記抵抗スイッチング材料が、水平な導電性平面の開口部の第1の部分に位置し、前記開口部の第2の部分において垂直なビット線に連結し、
前記絶縁デバイスが、前記開口部の第3の部分に位置する絶縁材料を備える、請求項41に記載のメモリセル。
【請求項47】
前記抵抗スイッチング材料および前記絶縁デバイスが、共通の電極を共有する、請求項46に記載のメモリセル。
【請求項48】
前記抵抗スイッチング材料が、前記抵抗スイッチング材料の平面リングを備え、前記平面リングが、垂直なビット線を取り囲み、
前記絶縁デバイスが、前記抵抗スイッチング材料の平面リングと同心円状の絶縁材料の平面リングを備える、請求項41に記載のメモリセル。
【請求項49】
前記抵抗スイッチング材料の平面リングが前記垂直なビット線と接触する、請求項48に記載のメモリセル。
【請求項50】
前記絶縁材料の平面リングと前記抵抗スイッチング材料の平面リングとの間に同心円状に位置する平面金属リングを備える、前記抵抗スイッチング材料および前記絶縁デバイスに対する共通の電極を備える、請求項48に記載のメモリセル。
【請求項51】
前記平面金属リング、絶縁材料の平面リングおよび前記抵抗スイッチング材料の平面リングが、水平な導電性平面における開口部に位置し、前記水平な導電性平面を前記垂直なビット線に電気的に連結する、請求項50に記載のメモリセル。
【請求項52】
前記水平な導電性平面がAlを含み、
前記絶縁材料の平面リングがAl2O3を含む、請求項51に記載のメモリセル。
【請求項53】
前記平面金属リングが不活性金属を含む、請求項50に記載のメモリセル。
【請求項54】
前記抵抗スイッチング材料がSiO2を含み、前記垂直なビット線がCuを含む、請求項50に記載のメモリセル。
【請求項55】
前記抵抗スイッチング材料がGeSeを含み、前記垂直なビット線がAgを含む、請求項50に記載のメモリセル。
【請求項56】
平面基板の上方に、複数の交互に位置する絶縁平面と導電性平面を製作する工程と、
前記複数の交互に位置する導電性平面および絶縁平面を貫通する形で複数のビアにエッチングを施す工程と、
抵抗スイッチング材料を前記複数のビアの側壁に共形に堆積させる工程と、
第1の金属を前記ビアに堆積させ、前記抵抗スイッチング材料に電気コンタクトを設ける工程であって、前記堆積させた第1の金属が導電性列を形成する、工程と
を含む、三次元メモリアレイを製作する方法。
【請求項57】
前記平面基板において複数の平行な信号線を製作する工程と、
複数のトランジスタを製作してそれぞれの信号線をそれぞれの導電性列に連結する工程とをさらに含む、請求項56に記載の方法。
【請求項58】
前記抵抗スイッチング材料がSiO2を含む、請求項56に記載の方法。
【請求項59】
前記ビアに堆積させた前記第1の金属がCuを含む、請求項58に記載の方法。
【請求項60】
それぞれの導電性平面を製作する工程が、Ti−Pt−Ti積層体を堆積させる工程を含む、請求項56に記載の方法。
【請求項61】
前記抵抗スイッチング材料がGeSeを含む、請求項56に記載の方法。
【請求項62】
前記ビアに堆積させた前記第1の金属がAgを含む、請求項61に記載の方法。
【請求項63】
前記第1の金属を前記ビアに堆積させる工程が、前記抵抗スイッチング材料にCu膜を共形に堆積させる工程を含む、請求項56に記載の方法。
【請求項64】
前記第1の金属を前記ビアに堆積させる工程が、
前記ビアにポリシリコンを堆積させる工程と、
ガルバニック置換を使用して前記ポリシリコンを前記第1の金属と置き換える工程とを含む、請求項56に記載の方法。
【請求項65】
前記導電性平面がドープされたポリシリコンを含む、請求項56に記載の方法。
【請求項66】
前記複数のビアにエッチングを施した後および前記抵抗スイッチング材料を共形に堆積させる前に、ガルバニック置換を使用して前記ビアの側壁に露出したポリシリコンに第2の金属を堆積させる工程をさらに含み、
前記抵抗スイッチング材料を前記第2の金属に堆積させる、請求項65に記載の方法。
【請求項67】
前記第2の金属が不活性金属を含む、請求項66に記載の方法。
【請求項68】
前記抵抗スイッチング材料がSiO2を含み、
前記第1の金属を前記ビアに堆積させる工程が、Cu膜を前記SiO2に共形に堆積させる工程を含む、請求項66に記載の方法。
【請求項69】
前記Cu膜を前記SiO2に共形に堆積させる工程が、
ポリシリコンを前記ビアに共形に堆積させる工程と、
ガルバニック置換を使用して、堆積させたポリシリコンをCuと置き換える工程とを含む、請求項68に記載の方法。
【請求項70】
前記複数のビアにエッチングを施す工程が、前記ビアの側壁に沿って露出するにつれて前記導電性平面にアンダーカットを入れ、前記側壁に沿って凹部を形成する工程を含み、
前記抵抗スイッチング材料を共形に堆積させる前に、
前記凹部に絶縁体を形成する工程と、
第2の金属を前記凹部の絶縁体に堆積させる工程とをさらに含み、
前記抵抗スイッチング材料を前記第2の金属に堆積させる、請求項56に記載の方法。
【請求項71】
前記導電性平面がAlを含み、
前記絶縁体を形成する工程が、前記凹部で露出しているAlに陽極酸化処理を施してAl2O3を形成する工程を含む、請求項70に記載の方法。
【請求項72】
前記第2の金属を前記凹部の前記絶縁体に堆積させる工程が、
前記第2の金属を前記側壁に沿って堆積させる工程と、
前記堆積させた第2の金属にエッチングを施して、前記凹部以外の第2の金属を除去する工程とを含む、請求項70に記載の方法。
【請求項73】
前記第2の金属を、前記絶縁体を形成する前記凹部の前記絶縁体に堆積させる工程が、
ポリシリコンを前記側壁に沿って堆積させる工程と、
ガルバニック置換を使用して前記ポリシリコンを前記第2の金属と置き換える工程とを含む、請求項70に記載の方法。
【請求項74】
前記第2の金属がPtを含む、請求項73に記載の方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【図2】
【図3A】
【図3B】
【図3C】
【図3D】
【図3E】
【図3F】
【図3G】
【図3H】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図4G】
【図4H】
【図5A】
【図5B】
【図5C】
【図5D】
【図6】
【図7A】
【図7B】
【図8】
【図9】
【図10A】
【図10B】
【図10C】
【図10D】
【図10E】
【図10F】
【図10G】
【図11】
【図12A】
【図12B】
【図13A】
【図13B】
【図14A】
【図14B】
【図15】
【公表番号】特表2013−510438(P2013−510438A)
【公表日】平成25年3月21日(2013.3.21)
【国際特許分類】
【出願番号】特願2012−537877(P2012−537877)
【出願日】平成22年8月26日(2010.8.26)
【国際出願番号】PCT/US2010/046831
【国際公開番号】WO2011/056281
【国際公開日】平成23年5月12日(2011.5.12)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.RRAM
【出願人】(501055961)ラムバス・インコーポレーテッド (89)
【Fターム(参考)】
【公表日】平成25年3月21日(2013.3.21)
【国際特許分類】
【出願日】平成22年8月26日(2010.8.26)
【国際出願番号】PCT/US2010/046831
【国際公開番号】WO2011/056281
【国際公開日】平成23年5月12日(2011.5.12)
【公序良俗違反の表示】
(特許庁注:以下のものは登録商標)
1.RRAM
【出願人】(501055961)ラムバス・インコーポレーテッド (89)
【Fターム(参考)】
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