抵抗変化型不揮発性メモリ素子、および、抵抗変化型不揮発性メモリ素子の製造方法
【課題】高集積化および低消費電力化可能な抵抗変化型不揮発性メモリ素子を提供する。
【解決手段】メモリ素子１０は、基板１上に少なくとも電極２ａおよび電極２ｂが配置されており、電極２ａおよび電極２ｂの間に、ＭｇＯなどの無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたナノワイヤ構造体３が形成されている。無機酸化物にｐ型酸化物半導体であるシェル層が形成されているため、製造されたナノワイヤ構造体３の表面が酸化され難くなる。ｐ型半導体であるシェル層を構成する無機酸化物としては、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２などである。
【解決手段】メモリ素子１０は、基板１上に少なくとも電極２ａおよび電極２ｂが配置されており、電極２ａおよび電極２ｂの間に、ＭｇＯなどの無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたナノワイヤ構造体３が形成されている。無機酸化物にｐ型酸化物半導体であるシェル層が形成されているため、製造されたナノワイヤ構造体３の表面が酸化され難くなる。ｐ型半導体であるシェル層を構成する無機酸化物としては、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２などである。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性メモリ素子、および、抵抗変化型不揮発性メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、データ保存に用いられるメモリとして、ＤＲＡＭ、フラッシュメモリなどが用いられている。上記ＤＲＡＭは揮発性メモリであり、電力を用いない状態ではデータを保存することができない。これに対して、フラッシュメモリは、電力を用いずとも、データの保存が可能である。このため、データ保存の媒体として非常に有用である。
【０００３】
フラッシュメモリは、電源オフの状態であってもデータが消失しないため、携帯電話、デジタルカメラ等に代表される多様な用途に用いられている。
【０００４】
しかしながら、フラッシュメモリでは、セルの微細化が非常に困難であるため、高集積化が困難であるという問題がある。このため、フラッシュメモリに代わる高集積な不揮発性メモリとして、抵抗変化型不揮発性メモリ（Resistance Random Access Memory、以下適宜、「ＲｅＲＡＭ」と称する）素子の研究が産官学で盛んに行われている。
【０００５】
ＲｅＲＡＭの高集積化を行うためには、ＲｅＲＡＭの構造を微細化する手法が挙げられる。一方、微細化がなされるに伴って、消費電力が増大するという問題が生じる。そこで、消費電力の増大という問題解消を目的として、特許文献１に抵抗変化型メモリセルが開示されている。上記抵抗変化型メモリセルは、メモリセルの状態変化を加速するための温度バイアスを与えるヒータを有するため、低消費電力化を実現することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０２６４号公報（２００９年１月１５公開）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の抵抗変化型メモリセルは、低消費電力化を達成可能であるものの、ヒータを備えるためサイズの増大を余儀なくされるという問題がある。この問題は、高集積化の目的に反するといえる。
【０００８】
さらに、ＲｅＲＡＭの作製に関して、微細化を行う場合、以下の（１）〜（３）の問題点がある。すなわち、（１）従来の微細加工プロセス、例えば、フォトリソグラフィーによるプロセスでは、加工材料へ損傷を及ぼすこと、および、約５０ｎｍの加工下限サイズが存在する点が挙げられる。また、（２）微細化されたＲｅＲＡＭの動作は大きな消費電力を必要とする点が挙げられる。
【０００９】
しかしながら、上記（１）に関する製造プロセスは確立されておらず、（２）を満たす構成のＲｅＲＡＭ、すなわち、低消費電力であっても安定に動作可能なＲｅＲＡＭの材料設計に関する指針は見出されていない。
【００１０】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、高集積化および低消費電力化可能な抵抗変化型不揮発性メモリ素子、および、抵抗変化型不揮発性メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の抵抗変化型不揮発性メモリ素子は、上記課題を解決するために、基板上に少なくとも第１電極および第２電極が配置されており、上記第１電極および第２電極の間に、無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体が形成されていることを特徴としている。
【００１２】
上記の発明によれば、上記抵抗変化型不揮発性メモリ素子は、微細なナノオーダーにて構成されている。このため、メモリの動作部位をナノスケールの範囲に収めることができ、高集積化が可能である。さらに、サイズ効果により、当該メモリ素子の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、当該メモリ素子によれば低消費電力化をも達成することができる。また、上記コアシェル型へテロナノワイヤ構造体におけるシェル層はＰ型半導体である。従って、コアシェル型へテロナノワイヤ構造体の製造過程において上記無機酸化物の表面における酸化を効率的に抑制することができる。その結果、安定した当該メモリ素子の動作が可能となる。
【００１３】
また、本発明の抵抗変化型不揮発性メモリ素子では、上記コアシェル型へテロナノワイヤ構造体はアニール処理が施されていることが好ましい。
【００１４】
これにより、コアシェル型へテロナノワイヤ構造体において結晶欠陥を減少させ、高品質なものとすることができる。その結果、最終的に得られる抵抗変化型不揮発性メモリ素子の動作をより安定なものとすることができる。
【００１５】
また、本発明の抵抗変化型不揮発性メモリ素子では、上記ｐ型半導体であるシェル層が、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２からなる群から選ばれた１種から構成されていることが好ましい。
【００１６】
上記の金属であれば、簡便にコアシェル型へテロナノワイヤ構造体を形成することができ、簡便に抵抗変化型不揮発性メモリ素子を製造することが可能である。
【００１７】
また、本発明の、抵抗変化型不揮発性メモリ素子では、上記コアシェル型へテロナノワイヤ構造体の直径が１ｎｍ以上、５０ｎｍ以下であることが好ましい。
【００１８】
これにより、抵抗変化型不揮発性メモリ素子をより安定して動作させることが可能となる。
【００１９】
本発明の抵抗変化型不揮発性メモリ素子の製造方法は、上記課題を解決するために、基板上に金を蒸着させ、蒸着層を形成する蒸着工程と、酸素の存在下、無機原子を上記蒸着層上に供給して、無機酸化物ナノワイヤを形成するナノワイヤ形成工程と、形成された無機酸化物ナノワイヤにｐ型酸化物半導体であるシェル層を形成してコアシェル型へテロナノワイヤ構造体を形成するシェル層形成工程と、２つの固定電極間に上記コアシェル型へテロナノワイヤ構造体が固定されるように、固定電極を形成する固定工程と、固定されたコアシェル型へテロナノワイヤ構造体の両端に第１電極および第２電極を形成する電極形成工程とを含むことを特徴としている。
【００２０】
上記の発明によれば、上記抵抗変化型不揮発性メモリ素子を製造することができる。製造された当該メモリ素子は、微細なナノオーダーにて構成されている。このため、メモリの動作部位をナノスケールの範囲に収めることができ、高集積化が可能である。さらに、サイズ効果により、当該メモリ素子の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、当該メモリ素子は低消費電力化をも達成することができる。また、上記コアシェル型へテロナノワイヤ構造体におけるシェル層はｐ型半導体である。従って、コアシェル型へテロナノワイヤ構造体の製造過程において上記無機酸化物の表面における酸化を効率的に抑制することができる。その結果、安定したメモリの動作が可能となる。
【００２１】
また、本発明の抵抗変化型不揮発性メモリ素子の製造方法では、上記シェル層形成工程および固定工程の間に、形成されたコアシェル型へテロナノワイヤ構造体をアニール処理するアニール処理工程を含むことが好ましい。
【００２２】
アニール処理によってナノワイヤ構造体において結晶欠陥を減少させ、高品質なナノワイヤ構造体とすることができる。その結果、最終的に得られる不揮発性メモリ素子の動作をより安定なものとすることができる。
【発明の効果】
【００２３】
本発明の抵抗変化型不揮発性メモリ素子は、以上のように、基板上に少なくとも第１電極および第２電極が配置されており、上記第１電極および第２電極の間に、無機酸化物ナノワイヤにｐ型酸化物半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体が形成されているものである。
【００２４】
それゆえ、当該メモリ素子の動作部位をナノスケールの範囲に収めることができ、当該メモリ素子に関して高集積化を実現できる。さらに、サイズ効果により、動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、上記メモリ素子によれば低消費電力化をも達成することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】本実施の形態に係る不揮発性メモリ素子を示す断面図である。
【図２】本実施の形態に係る蒸着工程、ナノワイヤ形成工程およびシェル層形成工程を示す断面図である。
【図３】本実施の形態に係る固定工程を示す断面図である。
【図４】本実施の形態に係る電極形成工程を示す断面図である。
【図５】本実施の形態に係る不揮発性メモリ素子のメモリ動作電流領域を示すグラフである。
【発明を実施するための形態】
【００２６】
本発明の一実施形態に係る抵抗変化型不揮発性メモリ（Resistance Random Access Memory）素子について図１〜図５に基づいて以下に説明する。
【００２７】
＜抵抗変化型不揮発性メモリ素子の構成＞
図１は、本実施の形態に係る抵抗変化型不揮発性メモリ素子であるメモリ素子１０を示す断面図である。メモリ素子１０では、基板１上に電極（第１電極）２ａおよび電極（第２電極）２ｂが配置されている。また、ナノワイヤ構造体（コアシェル型へテロナノワイヤ構造体）３が、電極２ａおよび電極２ｂの間に配置されている。
【００２８】
基板１は、ナノワイヤ構造体３等の土台となる部材であり、酸化物単結晶の材料から構成されている。上記材料としては、不揮発性メモリ素子の基板として用いることができれば特に限定されず、例えば、シリコン、ガラス、プラスティックなどを挙げることができる。この中でも、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）との融合の観点からシリコンが特に好ましい。
【００２９】
電極２ａおよび電極２ｂは、ナノワイヤ構造体３の両端に形成されている。電極２ａ・２ｂ（電極２ａおよび電極２ｂを、適宜「電極２ａ・２ｂ」と示す）は、単層構造であってもよいし、多層構造であってもよい。電極２ａ・２ｂの材料としては、Ａｕ、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ｎｉなどを用いることができ、多層構造の場合、上記の材料を併用すればよく、Ａｕ／Ｐｔ、Ａｕ/Ｔｉなどの組み合わせが挙げられる。
【００３０】
また、電極２ａ・２ｂの膜厚は特に限定されるものではないが、微細なナノワイヤ構造体３の両端に備えられる観点から、１０ｎｍ以上、１０００ｎｍ以下であることが好ましい。
【００３１】
ナノワイヤ構造体３は、無機酸化物ナノワイヤにｐ型酸化物半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体である。上記無機酸化物にｐ型酸化物半導体であるシェル層が形成されているため、製造されたナノワイヤ構造体３の表面が酸化され難くなる。その結果、メモリ素子１０の安定な動作が可能となる。
【００３２】
なお、ナノワイヤ構造体３が「ｎ型半導体」であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体によって構成されている場合、製造過程において、ナノワイヤ構造体の表面に酸化が生じるため、所望のナノワイヤ構造体を得ることができない。このようなナノワイヤ構造体から構成されるメモリ素子は、動作が非常に不安定となる。
【００３３】
コアとなる無機酸化物ナノワイヤの材料としては、特に限定されないが。ＭｇＯなどを用いることができる。
【００３４】
ｐ型半導体であるシェル層を構成する無機酸化物としては、具体的にはＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２を挙げることができる。上記の中でも、メモリ特性の安定性の観点から、ＮｉＯ、ＣｏＯ、Ｔａ２Ｏ５を好ましく用いることができる。上記の金属であれば、簡便にコアシェル型ナノワイヤ構造体を形成することができ、簡便にメモリ素子１０を製造することが可能である。
【００３５】
上記シェル層を高品質なものとするためには、シェル層が形成された後にアニール処理がなされていることが望ましい。アニール処理によって、ナノワイヤ構造体３において結晶欠陥を減少させ、高品質なナノワイヤ構造体とすることができる。その結果、最終的に得られるメモリ素子１０の動作をより安定なものとすることができる。ナノワイヤ構造体３がアニール処理を施されたか否かは、透過電子顕微鏡法などによって、結晶性を測定することによって判別することが可能である。なお、アニール処理の具体的な処理内容については、後述する。
【００３６】
電極２ａ・２ｂ間におけるナノワイヤ構造体３の長さＷは、無機酸化物の種類にもよるが、概して１０ｎｍ以上、１００００ｎｍ以下とすることができる。また、製造工程においてより簡便にナノワイヤ構造体３を形成する観点から、２００ｎｍ以上、１０００ｎｍ以下であることがより好ましい。また、ナノワイヤ構造体３の直径（実効径）Ｄも特に限定されないが、１ｎｍ以上、５０ｎｍ以下であることが好ましい。上記の範囲であれば、メモリ素子１０をより安定して動作させることができる。
【００３７】
上記のように、本発明に係るメモリ素子１０によれば、電極２ａ・２ｂおよびナノワイヤ構造体３のサイズがナノスケールであり、メモリの動作部位をナノスケールの範囲に収めることができる。すなわち、メモリ素子１０は微細な構造であり、本発明によれば、高集積化可能な抵抗変化型不揮発性メモリ素子を提供することができる。さらに、サイズ効果により、メモリ素子１０の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、上記メモリ素子１０によれば低消費電力化をも達成することができる。
【００３８】
＜抵抗変化型不揮発性メモリ素子の製造方法＞
以下、本発明に係る抵抗変化型不揮発性メモリ素子の製造方法の製造方法について説明する。当該製造方法では、１．蒸着工程、２．ナノワイヤ形成工程、３．シェル層形成工程、４．固定工程、および、５．電極形成工程を含む。また、シェル層形成工程および固定工程の間に、３‐ａ．アニール処理工程を含むことが好ましい。図２〜図４は、本製造方法に係る製造工程を示す断面図である。
【００３９】
〔１．蒸着工程〕
まず、図２（ａ）に示すように、蒸着工程では、基板４上に触媒量の金を蒸着させ、蒸着層５を形成する。蒸着方法は特に限定されず、公知の蒸着方法を用いることができる。例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、アトミックレイヤーデポジションなどの公知の蒸着方法を用いることができる。
【００４０】
基板４上に形成する蒸着層５の膜厚は、金を蒸着する場合、１ｎｍ以上、１０００ｎｍ以下であることが好ましい。上記膜厚の制御は非常に重要であり、上記範囲内であれば、次のナノワイヤ形成工程において、ナノワイヤ構造体を安定して生成することができる。
【００４１】
〔２．ナノワイヤ形成工程〕
次に、図２（ｂ）に示すように、ナノワイヤ形成工程では、無機原子を基板４上に形成した蒸着層５上に供給して無機酸化物ナノワイヤ６を形成する。無機酸化物ナノワイヤ６の形成方法としては、レーザーＭＢＥ（laser Molecular Beam Epitaxy）法、スパッタ法などを用いることができる。
【００４２】
以下、レーザーＭＢＥ法を用いる場合について説明する。まず、ＭｇＯのナノワイヤを形成する場合、蒸着層に供給する無機原子としては、Ｍｇを用いることができる。
【００４３】
本工程では、単結晶の酸化物ナノワイヤを形成するために、ナノワイヤ形成時の条件を制御することが非常に重要である。制御条件としては、温度、圧力および反応系に供給する混合ガスの種類が挙げられる。
【００４４】
具体的には、温度を、５００℃以上、１２００℃以下に制御する必要がある。さらに、圧力は、０．００１Ｐａ以上、１０００Ｐａ以下である。混合ガスは、不活性ガスおよび必須成分である酸素から構成される。上記不活性ガスとしては、アルゴン、窒素などを使用可能である。また、無機酸化物のナノワイヤを安定して形成する観点から、上記酸素および不活性ガスの比率は、１：１０００００〜１：１０とすることが好ましい。
【００４５】
上記各条件にて、蒸着層５上に無機原子を供給することによって、自己集合的に無機酸化物ナノワイヤ６を形成でき、その結果、ナノワイヤ構造体３を形成することができる。上記「自己集合的」とは、より明確には金属触媒を介した気体-液体-固体（ＶＬＳ）反応を利用したナノ構造形成と換言することができる。
【００４６】
〔３．シェル層形成工程〕
シェル層形成工程では、ナノワイヤ形成工程にて形成された無機酸化物ナノワイヤ６にシェル層７を形成する。その結果、ナノワイヤ構造体３を形成する。シェル層７を形成する方法としては、レーザーＭＢＥ法などを使用可能であり、特に限定されるものではない。
【００４７】
シェル層７を構成する無機物としては、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２などが挙げられる。レーザーＭＢＥ法において、無機原子としてＮｉ、Ｃｏ，Ｔａ、Ｈｆ、Ｔｉなどを無機酸化物ナノワイヤ６に対して供給することによって、シェル層７を形成することができる。なお、上記シェル層７の厚さは、１ｎｍ以上、５０ｎｍ以下であることが好ましい。
【００４８】
〔３‐ａ．アニール処理工程〕
図示しないが、本製造方法では、シェル層形成工程および固定工程の間にアニール処理工程を含むことが好ましい。当該工程では、ナノワイヤ構造体３をアニール処理する。アニール処理によって、ナノワイヤ構造体３において結晶欠陥を減少させ、高品質なナノワイヤ構造体とすることができる。その結果、最終的に得られるメモリ素子の動作をより安定なものとすることができる。
【００４９】
アニール処理の処理温度は、高品質なナノワイヤ構造体を得る観点から３００℃以上、８００℃以下である。また、処理時間は特に限定されないが、概して３０分以上、２時間以下であることが好ましい。
【００５０】
〔４．固定工程〕
さらに、図３（５）に示すように、固定工程では、基板１上にナノワイヤ構造体３を配置し、２つの電極（固定電極）２ｃ間にナノワイヤ構造体３が固定されるように、電極２ｃ・２ｃを形成する。本工程は、次の電極形成工程において、ナノワイヤ構造体３を電極２ａおよび電極２ｂによって架橋するために必要である。
【００５１】
当該工程において使用可能な方法としては、公知の方法を挙げることができ、特に限定されるものではない。一例として、フォトリソグラフィーおよび電子線リソグラフィーを挙げることができる。
【００５２】
まず、図３（１）に示すように、基板１に対してレジスト８を塗布する。その後、電極２ａ・２ｂを形成する位置のレジスト８を除去する（図３（２））。さらに、基板１およびレジスト８に対して、蒸着によって電極２ｃを形成する（図３（３））。そして、レジスト８を除去することによって、基板１上の２箇所に電極２ｃが残存することとなる（図３（４））。最後に、図３（５）に示すように、２つの電極２ｃ間にナノワイヤ構造体３を配置することによって、ナノワイヤ構造体３を固定することができる。
【００５３】
図３（１）〜（５）では、説明の便宜のため、１つのナノワイヤ構造体３を固定する過程を示したが、複数のナノワイヤ構造体３を同時に固定してももちろんよい。また、図３（５）におけるナノワイヤ構造体３の配置位置は、基板１上の所望の位置とすればよく特に限定されるものではない。
【００５４】
〔５．電極形成工程〕
最後に、電極形成工程では、上記ナノワイヤ構造体３の両端に電極を形成する。これにより、本実施の形態に係る抵抗変化型不揮発性メモリ素子を製造することができる。当該工程において使用可能な方法としては、公知の方法を挙げることができ、特に限定されるものではない。一例として、電子線リソグラフィーおよび金属蒸着法を挙げることができる。上記金属蒸着法としては、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、アトミックレイヤーデポジションなどを挙げることができる。
【００５５】
所望の位置に電極２ａ・２ｂを形成するために、まず、図４（１）に示すように、電子線リソグラフィーにてナノワイヤ構造体を電極架橋するための描画を行う。さらに、図４（２）に示すように、リフトオフにより描画部分のレジストを除去し、図４（３）に示すように、金属蒸着法にて、電極２ａ・２ｂを形成する。最後に、レジストを除去して、図４（４）に示すように、本発明に係るメモリ素子１０を製造できる。
【００５６】
メモリ素子１０は、電極２ａ・２ｂおよびナノワイヤ構造体３のサイズがナノスケールであり、メモリの動作部位をナノスケールの範囲に収めることができる。すなわち、メモリ素子１０は微細な構造であり、本発明によれば、高集積化可能な抵抗変化型不揮発性メモリ素子を提供することができる。さらに、サイズ効果により、メモリ素子１０の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、上記メモリ素子１０によれば低消費電力化をも達成することができる。
【００５７】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【実施例】
【００５８】
〔実施例１〕
以下、本発明に係る抵抗変化型不揮発性メモリ素子の製造方法に関してさらに具体的に説明する。まず、真空蒸着装置（サンユ−電子社製、品番ＳＣ-７０１ＨＭＣ）内で、シリコン基板に金蒸着を施した。蒸着条件は、温度２５℃、圧力０．１Ｐａの条件にて、基板の所望の位置に金を２ｎｍ〜３ｎｍの膜厚にて蒸着した。
【００５９】
その後、ＭＢＥ（Molecular Beam Epitaxy）装置（誠南工業社製、品番ＰＬＤ-Ａ001）レーザーＭＢＥ法によって、温度８００℃、圧力１０Ｐａ、および、混合ガス（Ａｒ：Ｏ２ ＝１０００：１）の雰囲気下にて、Ｍｇ原子を基板の金の蒸着層上に供給した。これにより、ｐ型半導体であるＭｇＯを自己集合的に形成させた。形成されたＭｇＯの長さは５０００ｎｍであり、直径は１０ｎｍであった。
【００６０】
次に、得られたＭｇＯのナノワイヤに対してＮｉＯのシェル層を形成した。シェル層の形成は、ＭＢＥ（Molecular Beam Epitaxy）装置（誠南工業社製、品番ＰＬＤ-Ａ001）を用いて、温度を室温（２５℃）〜８００℃、圧力を０．１Ｐａ〜１０Ｐａまで変化させて行った。シェル層を形成することによって、ＮｉＯによって覆われたコアシェル型へテロナノワイヤ構造体を得た。
【００６１】
さらに、電子線リソグラフィーおよび金属蒸着法によって、コアシェル型へテロナノワイヤ構造体を電極架橋した。具体的には、イソプロパノールに液中分散されたナノワイヤ構造体をシリコン基板上に展開し、有機レジスト塗布をスピンコーターにより行い、真空条件下でナノワイヤ構造体を電極架橋するための電子線描画を行い、さらにリフトオフにより描画部分のレジストを除去し、最後に金属蒸着法を用いてＰｔを蒸着し、次いでＡｕ電極を形成することによって、不揮発性メモリ素子を得た。
【００６２】
＜電気測定＞
本発明に係る不揮発性メモリ素子の電流測定は、電流測定装置としてケースレー社製の半導体特性評価装置（品番４２００）を用いて、室温、遮光、大気圧下の条件にて行った。得られた結果を図５のグラフに示す。
【００６３】
図５から分かるように、実施例１にて得られた不揮発性メモリ素子は、典型的なバイポーラ動作駆動の不揮発性メモリ効果を示した。また、上記不揮発性メモリ素子のメモリ動作電流領域は、１０−１１〜１０−１０Ａである。さらに、上記不揮発性メモリ素子が１０−１２〜１０−６Ａの電流領域にて動作可能であることも確認した。
【産業上の利用可能性】
【００６４】
本発明に係る抵抗変化型不揮発性メモリ素子は、半導体装置に関する分野、および、半導体装置を部品として用いる種々の分野において利用可能である。
【符号の説明】
【００６５】
１ 基板
２ａ 電極（第１電極）
２ｂ 電極（第２電極）
２ｃ 電極（固定電極）
３ ナノワイヤ構造体（コアシェル型へテロナノワイヤ構造体）
４ 基板
５ 蒸着層
６ 無機酸化物ナノワイヤ
７ シェル層
８ レジスト
１０ メモリ素子（抵抗変化型不揮発性メモリ素子）
【技術分野】
【０００１】
本発明は、抵抗変化型不揮発性メモリ素子、および、抵抗変化型不揮発性メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
従来、データ保存に用いられるメモリとして、ＤＲＡＭ、フラッシュメモリなどが用いられている。上記ＤＲＡＭは揮発性メモリであり、電力を用いない状態ではデータを保存することができない。これに対して、フラッシュメモリは、電力を用いずとも、データの保存が可能である。このため、データ保存の媒体として非常に有用である。
【０００３】
フラッシュメモリは、電源オフの状態であってもデータが消失しないため、携帯電話、デジタルカメラ等に代表される多様な用途に用いられている。
【０００４】
しかしながら、フラッシュメモリでは、セルの微細化が非常に困難であるため、高集積化が困難であるという問題がある。このため、フラッシュメモリに代わる高集積な不揮発性メモリとして、抵抗変化型不揮発性メモリ（Resistance Random Access Memory、以下適宜、「ＲｅＲＡＭ」と称する）素子の研究が産官学で盛んに行われている。
【０００５】
ＲｅＲＡＭの高集積化を行うためには、ＲｅＲＡＭの構造を微細化する手法が挙げられる。一方、微細化がなされるに伴って、消費電力が増大するという問題が生じる。そこで、消費電力の増大という問題解消を目的として、特許文献１に抵抗変化型メモリセルが開示されている。上記抵抗変化型メモリセルは、メモリセルの状態変化を加速するための温度バイアスを与えるヒータを有するため、低消費電力化を実現することが可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１０２６４号公報（２００９年１月１５公開）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の抵抗変化型メモリセルは、低消費電力化を達成可能であるものの、ヒータを備えるためサイズの増大を余儀なくされるという問題がある。この問題は、高集積化の目的に反するといえる。
【０００８】
さらに、ＲｅＲＡＭの作製に関して、微細化を行う場合、以下の（１）〜（３）の問題点がある。すなわち、（１）従来の微細加工プロセス、例えば、フォトリソグラフィーによるプロセスでは、加工材料へ損傷を及ぼすこと、および、約５０ｎｍの加工下限サイズが存在する点が挙げられる。また、（２）微細化されたＲｅＲＡＭの動作は大きな消費電力を必要とする点が挙げられる。
【０００９】
しかしながら、上記（１）に関する製造プロセスは確立されておらず、（２）を満たす構成のＲｅＲＡＭ、すなわち、低消費電力であっても安定に動作可能なＲｅＲＡＭの材料設計に関する指針は見出されていない。
【００１０】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、高集積化および低消費電力化可能な抵抗変化型不揮発性メモリ素子、および、抵抗変化型不揮発性メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の抵抗変化型不揮発性メモリ素子は、上記課題を解決するために、基板上に少なくとも第１電極および第２電極が配置されており、上記第１電極および第２電極の間に、無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体が形成されていることを特徴としている。
【００１２】
上記の発明によれば、上記抵抗変化型不揮発性メモリ素子は、微細なナノオーダーにて構成されている。このため、メモリの動作部位をナノスケールの範囲に収めることができ、高集積化が可能である。さらに、サイズ効果により、当該メモリ素子の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、当該メモリ素子によれば低消費電力化をも達成することができる。また、上記コアシェル型へテロナノワイヤ構造体におけるシェル層はＰ型半導体である。従って、コアシェル型へテロナノワイヤ構造体の製造過程において上記無機酸化物の表面における酸化を効率的に抑制することができる。その結果、安定した当該メモリ素子の動作が可能となる。
【００１３】
また、本発明の抵抗変化型不揮発性メモリ素子では、上記コアシェル型へテロナノワイヤ構造体はアニール処理が施されていることが好ましい。
【００１４】
これにより、コアシェル型へテロナノワイヤ構造体において結晶欠陥を減少させ、高品質なものとすることができる。その結果、最終的に得られる抵抗変化型不揮発性メモリ素子の動作をより安定なものとすることができる。
【００１５】
また、本発明の抵抗変化型不揮発性メモリ素子では、上記ｐ型半導体であるシェル層が、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２からなる群から選ばれた１種から構成されていることが好ましい。
【００１６】
上記の金属であれば、簡便にコアシェル型へテロナノワイヤ構造体を形成することができ、簡便に抵抗変化型不揮発性メモリ素子を製造することが可能である。
【００１７】
また、本発明の、抵抗変化型不揮発性メモリ素子では、上記コアシェル型へテロナノワイヤ構造体の直径が１ｎｍ以上、５０ｎｍ以下であることが好ましい。
【００１８】
これにより、抵抗変化型不揮発性メモリ素子をより安定して動作させることが可能となる。
【００１９】
本発明の抵抗変化型不揮発性メモリ素子の製造方法は、上記課題を解決するために、基板上に金を蒸着させ、蒸着層を形成する蒸着工程と、酸素の存在下、無機原子を上記蒸着層上に供給して、無機酸化物ナノワイヤを形成するナノワイヤ形成工程と、形成された無機酸化物ナノワイヤにｐ型酸化物半導体であるシェル層を形成してコアシェル型へテロナノワイヤ構造体を形成するシェル層形成工程と、２つの固定電極間に上記コアシェル型へテロナノワイヤ構造体が固定されるように、固定電極を形成する固定工程と、固定されたコアシェル型へテロナノワイヤ構造体の両端に第１電極および第２電極を形成する電極形成工程とを含むことを特徴としている。
【００２０】
上記の発明によれば、上記抵抗変化型不揮発性メモリ素子を製造することができる。製造された当該メモリ素子は、微細なナノオーダーにて構成されている。このため、メモリの動作部位をナノスケールの範囲に収めることができ、高集積化が可能である。さらに、サイズ効果により、当該メモリ素子の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、当該メモリ素子は低消費電力化をも達成することができる。また、上記コアシェル型へテロナノワイヤ構造体におけるシェル層はｐ型半導体である。従って、コアシェル型へテロナノワイヤ構造体の製造過程において上記無機酸化物の表面における酸化を効率的に抑制することができる。その結果、安定したメモリの動作が可能となる。
【００２１】
また、本発明の抵抗変化型不揮発性メモリ素子の製造方法では、上記シェル層形成工程および固定工程の間に、形成されたコアシェル型へテロナノワイヤ構造体をアニール処理するアニール処理工程を含むことが好ましい。
【００２２】
アニール処理によってナノワイヤ構造体において結晶欠陥を減少させ、高品質なナノワイヤ構造体とすることができる。その結果、最終的に得られる不揮発性メモリ素子の動作をより安定なものとすることができる。
【発明の効果】
【００２３】
本発明の抵抗変化型不揮発性メモリ素子は、以上のように、基板上に少なくとも第１電極および第２電極が配置されており、上記第１電極および第２電極の間に、無機酸化物ナノワイヤにｐ型酸化物半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体が形成されているものである。
【００２４】
それゆえ、当該メモリ素子の動作部位をナノスケールの範囲に収めることができ、当該メモリ素子に関して高集積化を実現できる。さらに、サイズ効果により、動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、上記メモリ素子によれば低消費電力化をも達成することができるという効果を奏する。
【図面の簡単な説明】
【００２５】
【図１】本実施の形態に係る不揮発性メモリ素子を示す断面図である。
【図２】本実施の形態に係る蒸着工程、ナノワイヤ形成工程およびシェル層形成工程を示す断面図である。
【図３】本実施の形態に係る固定工程を示す断面図である。
【図４】本実施の形態に係る電極形成工程を示す断面図である。
【図５】本実施の形態に係る不揮発性メモリ素子のメモリ動作電流領域を示すグラフである。
【発明を実施するための形態】
【００２６】
本発明の一実施形態に係る抵抗変化型不揮発性メモリ（Resistance Random Access Memory）素子について図１〜図５に基づいて以下に説明する。
【００２７】
＜抵抗変化型不揮発性メモリ素子の構成＞
図１は、本実施の形態に係る抵抗変化型不揮発性メモリ素子であるメモリ素子１０を示す断面図である。メモリ素子１０では、基板１上に電極（第１電極）２ａおよび電極（第２電極）２ｂが配置されている。また、ナノワイヤ構造体（コアシェル型へテロナノワイヤ構造体）３が、電極２ａおよび電極２ｂの間に配置されている。
【００２８】
基板１は、ナノワイヤ構造体３等の土台となる部材であり、酸化物単結晶の材料から構成されている。上記材料としては、不揮発性メモリ素子の基板として用いることができれば特に限定されず、例えば、シリコン、ガラス、プラスティックなどを挙げることができる。この中でも、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）との融合の観点からシリコンが特に好ましい。
【００２９】
電極２ａおよび電極２ｂは、ナノワイヤ構造体３の両端に形成されている。電極２ａ・２ｂ（電極２ａおよび電極２ｂを、適宜「電極２ａ・２ｂ」と示す）は、単層構造であってもよいし、多層構造であってもよい。電極２ａ・２ｂの材料としては、Ａｕ、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ｎｉなどを用いることができ、多層構造の場合、上記の材料を併用すればよく、Ａｕ／Ｐｔ、Ａｕ/Ｔｉなどの組み合わせが挙げられる。
【００３０】
また、電極２ａ・２ｂの膜厚は特に限定されるものではないが、微細なナノワイヤ構造体３の両端に備えられる観点から、１０ｎｍ以上、１０００ｎｍ以下であることが好ましい。
【００３１】
ナノワイヤ構造体３は、無機酸化物ナノワイヤにｐ型酸化物半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体である。上記無機酸化物にｐ型酸化物半導体であるシェル層が形成されているため、製造されたナノワイヤ構造体３の表面が酸化され難くなる。その結果、メモリ素子１０の安定な動作が可能となる。
【００３２】
なお、ナノワイヤ構造体３が「ｎ型半導体」であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体によって構成されている場合、製造過程において、ナノワイヤ構造体の表面に酸化が生じるため、所望のナノワイヤ構造体を得ることができない。このようなナノワイヤ構造体から構成されるメモリ素子は、動作が非常に不安定となる。
【００３３】
コアとなる無機酸化物ナノワイヤの材料としては、特に限定されないが。ＭｇＯなどを用いることができる。
【００３４】
ｐ型半導体であるシェル層を構成する無機酸化物としては、具体的にはＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２を挙げることができる。上記の中でも、メモリ特性の安定性の観点から、ＮｉＯ、ＣｏＯ、Ｔａ２Ｏ５を好ましく用いることができる。上記の金属であれば、簡便にコアシェル型ナノワイヤ構造体を形成することができ、簡便にメモリ素子１０を製造することが可能である。
【００３５】
上記シェル層を高品質なものとするためには、シェル層が形成された後にアニール処理がなされていることが望ましい。アニール処理によって、ナノワイヤ構造体３において結晶欠陥を減少させ、高品質なナノワイヤ構造体とすることができる。その結果、最終的に得られるメモリ素子１０の動作をより安定なものとすることができる。ナノワイヤ構造体３がアニール処理を施されたか否かは、透過電子顕微鏡法などによって、結晶性を測定することによって判別することが可能である。なお、アニール処理の具体的な処理内容については、後述する。
【００３６】
電極２ａ・２ｂ間におけるナノワイヤ構造体３の長さＷは、無機酸化物の種類にもよるが、概して１０ｎｍ以上、１００００ｎｍ以下とすることができる。また、製造工程においてより簡便にナノワイヤ構造体３を形成する観点から、２００ｎｍ以上、１０００ｎｍ以下であることがより好ましい。また、ナノワイヤ構造体３の直径（実効径）Ｄも特に限定されないが、１ｎｍ以上、５０ｎｍ以下であることが好ましい。上記の範囲であれば、メモリ素子１０をより安定して動作させることができる。
【００３７】
上記のように、本発明に係るメモリ素子１０によれば、電極２ａ・２ｂおよびナノワイヤ構造体３のサイズがナノスケールであり、メモリの動作部位をナノスケールの範囲に収めることができる。すなわち、メモリ素子１０は微細な構造であり、本発明によれば、高集積化可能な抵抗変化型不揮発性メモリ素子を提供することができる。さらに、サイズ効果により、メモリ素子１０の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、上記メモリ素子１０によれば低消費電力化をも達成することができる。
【００３８】
＜抵抗変化型不揮発性メモリ素子の製造方法＞
以下、本発明に係る抵抗変化型不揮発性メモリ素子の製造方法の製造方法について説明する。当該製造方法では、１．蒸着工程、２．ナノワイヤ形成工程、３．シェル層形成工程、４．固定工程、および、５．電極形成工程を含む。また、シェル層形成工程および固定工程の間に、３‐ａ．アニール処理工程を含むことが好ましい。図２〜図４は、本製造方法に係る製造工程を示す断面図である。
【００３９】
〔１．蒸着工程〕
まず、図２（ａ）に示すように、蒸着工程では、基板４上に触媒量の金を蒸着させ、蒸着層５を形成する。蒸着方法は特に限定されず、公知の蒸着方法を用いることができる。例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、アトミックレイヤーデポジションなどの公知の蒸着方法を用いることができる。
【００４０】
基板４上に形成する蒸着層５の膜厚は、金を蒸着する場合、１ｎｍ以上、１０００ｎｍ以下であることが好ましい。上記膜厚の制御は非常に重要であり、上記範囲内であれば、次のナノワイヤ形成工程において、ナノワイヤ構造体を安定して生成することができる。
【００４１】
〔２．ナノワイヤ形成工程〕
次に、図２（ｂ）に示すように、ナノワイヤ形成工程では、無機原子を基板４上に形成した蒸着層５上に供給して無機酸化物ナノワイヤ６を形成する。無機酸化物ナノワイヤ６の形成方法としては、レーザーＭＢＥ（laser Molecular Beam Epitaxy）法、スパッタ法などを用いることができる。
【００４２】
以下、レーザーＭＢＥ法を用いる場合について説明する。まず、ＭｇＯのナノワイヤを形成する場合、蒸着層に供給する無機原子としては、Ｍｇを用いることができる。
【００４３】
本工程では、単結晶の酸化物ナノワイヤを形成するために、ナノワイヤ形成時の条件を制御することが非常に重要である。制御条件としては、温度、圧力および反応系に供給する混合ガスの種類が挙げられる。
【００４４】
具体的には、温度を、５００℃以上、１２００℃以下に制御する必要がある。さらに、圧力は、０．００１Ｐａ以上、１０００Ｐａ以下である。混合ガスは、不活性ガスおよび必須成分である酸素から構成される。上記不活性ガスとしては、アルゴン、窒素などを使用可能である。また、無機酸化物のナノワイヤを安定して形成する観点から、上記酸素および不活性ガスの比率は、１：１０００００〜１：１０とすることが好ましい。
【００４５】
上記各条件にて、蒸着層５上に無機原子を供給することによって、自己集合的に無機酸化物ナノワイヤ６を形成でき、その結果、ナノワイヤ構造体３を形成することができる。上記「自己集合的」とは、より明確には金属触媒を介した気体-液体-固体（ＶＬＳ）反応を利用したナノ構造形成と換言することができる。
【００４６】
〔３．シェル層形成工程〕
シェル層形成工程では、ナノワイヤ形成工程にて形成された無機酸化物ナノワイヤ６にシェル層７を形成する。その結果、ナノワイヤ構造体３を形成する。シェル層７を形成する方法としては、レーザーＭＢＥ法などを使用可能であり、特に限定されるものではない。
【００４７】
シェル層７を構成する無機物としては、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２などが挙げられる。レーザーＭＢＥ法において、無機原子としてＮｉ、Ｃｏ，Ｔａ、Ｈｆ、Ｔｉなどを無機酸化物ナノワイヤ６に対して供給することによって、シェル層７を形成することができる。なお、上記シェル層７の厚さは、１ｎｍ以上、５０ｎｍ以下であることが好ましい。
【００４８】
〔３‐ａ．アニール処理工程〕
図示しないが、本製造方法では、シェル層形成工程および固定工程の間にアニール処理工程を含むことが好ましい。当該工程では、ナノワイヤ構造体３をアニール処理する。アニール処理によって、ナノワイヤ構造体３において結晶欠陥を減少させ、高品質なナノワイヤ構造体とすることができる。その結果、最終的に得られるメモリ素子の動作をより安定なものとすることができる。
【００４９】
アニール処理の処理温度は、高品質なナノワイヤ構造体を得る観点から３００℃以上、８００℃以下である。また、処理時間は特に限定されないが、概して３０分以上、２時間以下であることが好ましい。
【００５０】
〔４．固定工程〕
さらに、図３（５）に示すように、固定工程では、基板１上にナノワイヤ構造体３を配置し、２つの電極（固定電極）２ｃ間にナノワイヤ構造体３が固定されるように、電極２ｃ・２ｃを形成する。本工程は、次の電極形成工程において、ナノワイヤ構造体３を電極２ａおよび電極２ｂによって架橋するために必要である。
【００５１】
当該工程において使用可能な方法としては、公知の方法を挙げることができ、特に限定されるものではない。一例として、フォトリソグラフィーおよび電子線リソグラフィーを挙げることができる。
【００５２】
まず、図３（１）に示すように、基板１に対してレジスト８を塗布する。その後、電極２ａ・２ｂを形成する位置のレジスト８を除去する（図３（２））。さらに、基板１およびレジスト８に対して、蒸着によって電極２ｃを形成する（図３（３））。そして、レジスト８を除去することによって、基板１上の２箇所に電極２ｃが残存することとなる（図３（４））。最後に、図３（５）に示すように、２つの電極２ｃ間にナノワイヤ構造体３を配置することによって、ナノワイヤ構造体３を固定することができる。
【００５３】
図３（１）〜（５）では、説明の便宜のため、１つのナノワイヤ構造体３を固定する過程を示したが、複数のナノワイヤ構造体３を同時に固定してももちろんよい。また、図３（５）におけるナノワイヤ構造体３の配置位置は、基板１上の所望の位置とすればよく特に限定されるものではない。
【００５４】
〔５．電極形成工程〕
最後に、電極形成工程では、上記ナノワイヤ構造体３の両端に電極を形成する。これにより、本実施の形態に係る抵抗変化型不揮発性メモリ素子を製造することができる。当該工程において使用可能な方法としては、公知の方法を挙げることができ、特に限定されるものではない。一例として、電子線リソグラフィーおよび金属蒸着法を挙げることができる。上記金属蒸着法としては、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）、アトミックレイヤーデポジションなどを挙げることができる。
【００５５】
所望の位置に電極２ａ・２ｂを形成するために、まず、図４（１）に示すように、電子線リソグラフィーにてナノワイヤ構造体を電極架橋するための描画を行う。さらに、図４（２）に示すように、リフトオフにより描画部分のレジストを除去し、図４（３）に示すように、金属蒸着法にて、電極２ａ・２ｂを形成する。最後に、レジストを除去して、図４（４）に示すように、本発明に係るメモリ素子１０を製造できる。
【００５６】
メモリ素子１０は、電極２ａ・２ｂおよびナノワイヤ構造体３のサイズがナノスケールであり、メモリの動作部位をナノスケールの範囲に収めることができる。すなわち、メモリ素子１０は微細な構造であり、本発明によれば、高集積化可能な抵抗変化型不揮発性メモリ素子を提供することができる。さらに、サイズ効果により、メモリ素子１０の動作に必要な電流量をピコアンペアオーダー〜ナノアンペアオーダーの領域に減少させる効果を得ることができる。このため、上記メモリ素子１０によれば低消費電力化をも達成することができる。
【００５７】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【実施例】
【００５８】
〔実施例１〕
以下、本発明に係る抵抗変化型不揮発性メモリ素子の製造方法に関してさらに具体的に説明する。まず、真空蒸着装置（サンユ−電子社製、品番ＳＣ-７０１ＨＭＣ）内で、シリコン基板に金蒸着を施した。蒸着条件は、温度２５℃、圧力０．１Ｐａの条件にて、基板の所望の位置に金を２ｎｍ〜３ｎｍの膜厚にて蒸着した。
【００５９】
その後、ＭＢＥ（Molecular Beam Epitaxy）装置（誠南工業社製、品番ＰＬＤ-Ａ001）レーザーＭＢＥ法によって、温度８００℃、圧力１０Ｐａ、および、混合ガス（Ａｒ：Ｏ２ ＝１０００：１）の雰囲気下にて、Ｍｇ原子を基板の金の蒸着層上に供給した。これにより、ｐ型半導体であるＭｇＯを自己集合的に形成させた。形成されたＭｇＯの長さは５０００ｎｍであり、直径は１０ｎｍであった。
【００６０】
次に、得られたＭｇＯのナノワイヤに対してＮｉＯのシェル層を形成した。シェル層の形成は、ＭＢＥ（Molecular Beam Epitaxy）装置（誠南工業社製、品番ＰＬＤ-Ａ001）を用いて、温度を室温（２５℃）〜８００℃、圧力を０．１Ｐａ〜１０Ｐａまで変化させて行った。シェル層を形成することによって、ＮｉＯによって覆われたコアシェル型へテロナノワイヤ構造体を得た。
【００６１】
さらに、電子線リソグラフィーおよび金属蒸着法によって、コアシェル型へテロナノワイヤ構造体を電極架橋した。具体的には、イソプロパノールに液中分散されたナノワイヤ構造体をシリコン基板上に展開し、有機レジスト塗布をスピンコーターにより行い、真空条件下でナノワイヤ構造体を電極架橋するための電子線描画を行い、さらにリフトオフにより描画部分のレジストを除去し、最後に金属蒸着法を用いてＰｔを蒸着し、次いでＡｕ電極を形成することによって、不揮発性メモリ素子を得た。
【００６２】
＜電気測定＞
本発明に係る不揮発性メモリ素子の電流測定は、電流測定装置としてケースレー社製の半導体特性評価装置（品番４２００）を用いて、室温、遮光、大気圧下の条件にて行った。得られた結果を図５のグラフに示す。
【００６３】
図５から分かるように、実施例１にて得られた不揮発性メモリ素子は、典型的なバイポーラ動作駆動の不揮発性メモリ効果を示した。また、上記不揮発性メモリ素子のメモリ動作電流領域は、１０−１１〜１０−１０Ａである。さらに、上記不揮発性メモリ素子が１０−１２〜１０−６Ａの電流領域にて動作可能であることも確認した。
【産業上の利用可能性】
【００６４】
本発明に係る抵抗変化型不揮発性メモリ素子は、半導体装置に関する分野、および、半導体装置を部品として用いる種々の分野において利用可能である。
【符号の説明】
【００６５】
１ 基板
２ａ 電極（第１電極）
２ｂ 電極（第２電極）
２ｃ 電極（固定電極）
３ ナノワイヤ構造体（コアシェル型へテロナノワイヤ構造体）
４ 基板
５ 蒸着層
６ 無機酸化物ナノワイヤ
７ シェル層
８ レジスト
１０ メモリ素子（抵抗変化型不揮発性メモリ素子）
【特許請求の範囲】
【請求項１】
基板上に少なくとも第１電極および第２電極が配置されており、
上記第１電極および第２電極の間に、無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体が形成されていることを特徴とする抵抗変化型不揮発性メモリ素子。
【請求項２】
上記コアシェル型へテロナノワイヤ構造体はアニール処理が施されていることを特徴とする請求項１に記載の抵抗変化型不揮発性メモリ素子。
【請求項３】
上記ｐ型半導体であるシェル層が、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２からなる群から選ばれた１種から構成されていることを特徴とする請求項１または２に記載の抵抗変化型不揮発性メモリ素子。
【請求項４】
上記コアシェル型へテロナノワイヤ構造体の直径が１ｎｍ以上、５０ｎｍ以下であることを特徴とする請求項１〜３の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項５】
基板上に金を蒸着させ、蒸着層を形成する蒸着工程と、
酸素の存在下、無機原子を上記蒸着層上に供給して、無機酸化物ナノワイヤを形成するナノワイヤ形成工程と、
形成された無機酸化物ナノワイヤにｐ型半導体であるシェル層を形成してコアシェル型へテロナノワイヤ構造体を形成するシェル層形成工程と、
基板上に上記コアシェル型へテロナノワイヤ構造体を配置し、２つの固定電極間に上記コアシェル型へテロナノワイヤ構造体が固定されるように、固定電極を形成する固定工程と、
固定されたコアシェル型へテロナノワイヤ構造体の両端に第１電極および第２電極を形成する電極形成工程とを含むことを特徴とする抵抗変化型不揮発性メモリ素子の製造方法。
【請求項６】
上記シェル層形成工程および固定工程の間に、形成されたコアシェル型へテロナノワイヤ構造体をアニール処理するアニール処理工程を含むことを特徴とする請求項５に記載の抵抗変化型不揮発性メモリ素子の製造方法。
【請求項１】
基板上に少なくとも第１電極および第２電極が配置されており、
上記第１電極および第２電極の間に、無機酸化物ナノワイヤにｐ型半導体であるシェル層が形成されたコアシェル型へテロナノワイヤ構造体が形成されていることを特徴とする抵抗変化型不揮発性メモリ素子。
【請求項２】
上記コアシェル型へテロナノワイヤ構造体はアニール処理が施されていることを特徴とする請求項１に記載の抵抗変化型不揮発性メモリ素子。
【請求項３】
上記ｐ型半導体であるシェル層が、ＮｉＯ、ＣｏＯ、ＣｕＯ、Ｔａ２Ｏ５，ＨｆＯ２からなる群から選ばれた１種から構成されていることを特徴とする請求項１または２に記載の抵抗変化型不揮発性メモリ素子。
【請求項４】
上記コアシェル型へテロナノワイヤ構造体の直径が１ｎｍ以上、５０ｎｍ以下であることを特徴とする請求項１〜３の何れか１項に記載の抵抗変化型不揮発性メモリ素子。
【請求項５】
基板上に金を蒸着させ、蒸着層を形成する蒸着工程と、
酸素の存在下、無機原子を上記蒸着層上に供給して、無機酸化物ナノワイヤを形成するナノワイヤ形成工程と、
形成された無機酸化物ナノワイヤにｐ型半導体であるシェル層を形成してコアシェル型へテロナノワイヤ構造体を形成するシェル層形成工程と、
基板上に上記コアシェル型へテロナノワイヤ構造体を配置し、２つの固定電極間に上記コアシェル型へテロナノワイヤ構造体が固定されるように、固定電極を形成する固定工程と、
固定されたコアシェル型へテロナノワイヤ構造体の両端に第１電極および第２電極を形成する電極形成工程とを含むことを特徴とする抵抗変化型不揮発性メモリ素子の製造方法。
【請求項６】
上記シェル層形成工程および固定工程の間に、形成されたコアシェル型へテロナノワイヤ構造体をアニール処理するアニール処理工程を含むことを特徴とする請求項５に記載の抵抗変化型不揮発性メモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１１−２３６５１（Ｐ２０１１−２３６５１Ａ）
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願番号】特願２００９−１６８９１９（Ｐ２００９−１６８９１９）
【出願日】平成２１年７月１７日（２００９．７．１７）
【出願人】（５０４１７６９１１）国立大学法人大阪大学 (1,536)
【Ｆターム（参考）】
【公開日】平成２３年２月３日（２０１１．２．３）
【国際特許分類】
【出願日】平成２１年７月１７日（２００９．７．１７）
【出願人】（５０４１７６９１１）国立大学法人大阪大学 (1,536)
【Ｆターム（参考）】
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