半導体集積回路装置
【課題】パワーオン動作タイミング制御のための信号を供給するための配線の引き回しの容易化を図る。
【解決手段】複数の半導体チップ（１１，１２，１３）は、パワーオン制御信号を伝搬可能なボンディングワイヤによってデイジーチェーン接続される。上記複数の半導体チップのそれぞれは、取り込まれたパワーオン制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含む。上記タイミング調整回路は、上記パワーオン制御信号の処理タイミングを上記複数の半導体チップ間でずらすことによって電流の集中を回避する。
【解決手段】複数の半導体チップ（１１，１２，１３）は、パワーオン制御信号を伝搬可能なボンディングワイヤによってデイジーチェーン接続される。上記複数の半導体チップのそれぞれは、取り込まれたパワーオン制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含む。上記タイミング調整回路は、上記パワーオン制御信号の処理タイミングを上記複数の半導体チップ間でずらすことによって電流の集中を回避する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層して成る半導体集積回路装置に関し、例えばメモリカードに適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとカードコントローラとを有してカード状に形成されたメモリカードが知られている（例えば特許文献１における図１参照）。
【０００３】
メモリカードなどに内蔵されるメモリモジュールにおいては、供給電源の電位と独立してチップ内のパワーオン動作を制御できる外部信号を持っておらず、供給電源電位の検出を行い、その検出信号を元に内部論理のリセットやチップ内生成電源の立ち上げ等のパワーオン動作を行う。
【０００４】
また、スタンバイ制御等の端子によりスタンバイ動作後のリスタート動作としてパワーオン動作と同等のチップ内部電源活性化動作を行う機能を有するフラッシュメモリ等の製品においては、ディープスタンバイ制御用信号により内部電源等を非活性化して非動作時の消費電力を抑え、通常動作前に前もってディープスタンバイ制御信号を非活性化することにより内部電源等の再活性化を行い通常動作可能な状態に復帰する。
【０００５】
【特許文献１】特開２００５−２５８８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリモジュールに実装された複数チップが同じ電源電位、又は同じ制御信号を検出してパワーオン動作開始の判断を行う構成では、複数チップ間でパワーオン動作が重複してしまい、消費電流の平準化ができない。これを解決するためには、チップ内で生成または外部から供給される信号を使って複数チップ間のパワーオン動作タイミングを互いにずらす必要がある。この複数チップ間でのパワーオン動作タイミング制御について本願発明者が検討したところ、メモリモジュールに実装された複数チップの数が増えるに従い、パワーオン動作タイミング制御のためのパワーオン信号を供給するための配線の引き回しが煩雑になることが見いだされた。例えば、パワーオン動作タイミング制御のためのスタンバイ解除信号を生成するための制御回路を設け、この制御回路から各チップ毎に個別的に上記ウェイト解除信号を供給することが考えられるが、そうすると、上記制御回路には、リセット解除の対象となるチップの数に対応する数だけ、スタンバイ解除信号出力端子を設け、この端子から上記複数のチップとの間を、スタンバイ解除信号の配線により個別的に結合しなければならない。
【０００７】
本発明の目的は、パワーオン動作タイミング制御のための信号を供給するための配線の引き回しを積層チップ等においても容易に行うための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、それぞれ制御信号により内部回路の活性・非活性化が可能とされる複数の半導体チップを含む半導体集積回路装置において、上記複数の半導体チップは、上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、且つ、上記複数の半導体チップのそれぞれは、取り込まれた上記制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含んで成る。
【００１１】
上記の構成によれば、複数の半導体チップが上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、タイミング調整回路は、取り込まれた制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすことによって電流の集中を回避する。このことが上記制御信号を伝搬可能なボンディングワイヤによってデイジーチェーン接続を可能とし、パワーオン動作タイミング制御のための信号を供給するための配線の引き回しの容易化を達成する。
【００１２】
このとき、上記半導体チップは、第１端子と第２端子とを含み、上記第１端子及び上記第２端子の一方が上記制御信号の入力用とされるとき、他方は上記制御信号の出力用とされる。
【００１３】
上記第１端子から上記第２端子方向への信号伝達を可能とする正方向回路と、上記第２端子から上記第１端子方向への信号伝達を可能とする逆方向回路と、上記正方向回路と上記逆方向回路とを選択的に導通状態に制御可能な選択回路とを含み、上記正方向回路と上記逆方向回路とはそれぞれ上記タイミング調整回路を含んで構成することができる。
【００１４】
ヒューズや不揮発性メモリによる設定や、組立て時のボンディングオプションにより上記選択回路の選択状態を決定可能な選択端子を設けることができる。
【００１５】
上記タイミング調整回路は、上記第１端子における論理変化を遅延して上記第２端子へ伝達し、上記第２端子における論理変化を遅延して上記第１端子へ伝達するための制御論理を含んで構成することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１７】
すなわち、別々のタイミングを個々のチップへ夫々供給する場合に比べて、パワーオン動作タイミング制御のための信号を供給するための配線の引き回しを容易に行うことができる。
【発明を実施するための最良の形態】
【００１８】
図１には、本発明にかかる半導体集積回路装置の一例とされるメモリモジュールが示される。
【００１９】
図１に示されるメモリモジュール１は、複数のモジュール構成メモリチップ１１〜１３と、モジュール構成メモリチップ１１〜１３のパワーオン制御を可能とするモジュール制御チップ１０とを含む。複数のモジュール構成メモリチップは、それぞれパワーオン制御信号の取り込みを可能とするパワーオン制御入力端子ＲＩと、パワーオン制御信号の出力を可能とするパワーオン制御出力端子ＲＯとを有する。
【００２０】
上記モジュール制御チップ１０は、パワーオン制御信号の出力を可能とするパワーオン制御出力端子ＲＯを有する。モジュール制御チップ１０、モジュール構成チップ１１，１２，１３の順に配列されるとき、それらは次のように結合される。モジュール制御チップ１０のパワーオン制御出力端子ＲＯは、モジュール構成チップ１１のパワーオン制御入力端子ＲＩに結合される。このモジュール構成チップ１１のパワーオン制御出力端子ＲＯは、モジュール構成チップ１２のパワーオン制御入力端子ＲＩに結合される。このモジュール構成チップ１２のパワーオン制御出力端子ＲＯは、モジュール構成チップ１３のパワーオン制御入力端子ＲＩに結合される。このモジュール構成チップ１２のパワーオン制御出力端子ＲＯは、これ以降に同様に接続されるモジュール構成チップ（図示せず）のパワーオン制御入力端子に結合される。このように上記複数のモジュール構成チップ１１〜１３は、互いにデイジーチェーン接続されている。
【００２１】
上記の構成において、モジュール制御チップ１０のパワーオン制御出力端子ＲＯからパワーオン制御信号ＲＯ０が出力され、それが、モジュール構成チップ１１のパワーオン制御入力端子ＲＩに信号ＲＩ１として入力される。モジュール構成チップ１１のパワーオン制御出力端子ＲＯからはパワーオン制御信号ＲＯ１が出力され、それが、モジュール構成チップ１２のパワーオン制御入力端子ＲＩに信号ＲＩ２として入力される。モジュール構成チップ１２のパワーオン制御出力端子ＲＯからはパワーオン制御信号ＲＯ２が出力され、それがモジュール構成チップ１３のパワーオン制御入力端子ＲＩに信号ＲＩ３として入力される。
【００２２】
メモリモジュール１におけるパワーオンリセット期間又はスタンバイ期間において、モジュール制御チップ１０のパワーオン制御出力端子ＲＯからの出力信号ＲＯ０がローレベルとされ、パワーオン時又はリスタート時にはモジュール制御チップ１０のパワーオン制御出力端子ＲＯからの出力信号ＲＯ０がハイレベルにされるものとする。
【００２３】
ここで、上記パワーオン制御出力端子ＲＯやパワーオン制御入力端子ＲＩを介して入出力されるパワーオン制御信号が、本発明における制御信号の一例とされる。
【００２４】
図２には、図１に示される構成における主要部の動作タイミングが示される。
【００２５】
番号１１で示すチップ１１において、パワーオン制御入力端子ＲＩがハイレベルにされることでパワーオン状態への遷移を認識しチップ１１の内部回路を活性化させるチップ１１の内部リスタート信号ＲＳＴＲがハイレベルにされる。また、番号１２で示すチップ１２においてチップ１１の制御出力端子ＲＯと接続されたパワーオン制御入力端子ＲＩがハイレベルにされることでチップ１２の内部リスタート信号ＲＳＴＲがハイレベルにされる。モジュール構成チップ１１は、パワーオン制御入力端子ＲＩでハイレベルの信号Ｒｌ１を取り込んでから直ぐには出力信号ＲＯ１をハイレベルに遷移させない。内部電源の立上げ完了信号またはパワーオンを遅延したレディ信号ＲＥＡＤＹが有効になるまで待つ。これは、モジュール構成チップ１１の内部電源立ち上げ活性化を開始し、活性化終了または活性化電流ピークが重複しないに充分な時間を待ってから出力信号ＲＯ１をパワーオン状態レベルに遷移させることによって、次段のモジュール構成チップ１２との関係で、内部電源立ち上げ活性化期間が重複しないようにするためである。逆にパワーオン制御入力端子ＲＩによって、スタンバイ状態を示すローレベルを受け取った場合には、モジュール構成チップ１１の内部電源非活性化を開始するとともに、出力ＲＯ１を直ちにスタンバイ状態を示すローレベルに遷移させることによて、次段のモジュール構成チップ１２にもスタンバイ状態を示すローレベルを伝播させる。チップ１２もチップ１１と同様に動作し、パワーオン状態への遷移は遅延されスタンバイ状態への遷移は直ちに次の素子に伝播される。モジュール構成チップ１２，１３間においても、上記モジュール構成チップ１１，１２間の関係と同様にタイミング調整される。
【００２６】
このように、このデイジーチェーンに直列に接続されているモジュール搭載チップ間でチップ内部電源立ち上げタイミングをずらすことによりチップ内部電源立ち上げ時の消費電流の平均化を行い、多チップ搭載時にも各チップ内部電源立ち上げ時の一時的な消費電流の増大ピークが重畳してモジュール全体での最大消費電流値が増大しないようにすることができる。
【００２７】
図３には、上記モジュール構成チップ１１〜１３における主要部の構成が示される。
【００２８】
パワーオン制御入力端子ＲＩに対応するパッド３３と、パワーオン制御出力端子ＲＯに対応するパッド３４とが設けられる。上記モジュール構成チップ１１〜１３には、図２に示されるようなタイミング調整回路３０が内蔵される。このタイミング調整回路３０の入力端子は、パワーオン制御入力端子ＲＩに結合されると共に、ブルダウン抵抗３１を介してグランドＧＮＤに結合される。また、タイミング調整回路３０の出力端子は、パワーオン制御出力端子ＲＯに結合されると共にプルダウン抵抗３２を介してグランドＧＮＤに結合される。
【００２９】
上記タイミング調整回路３０は、バッファ３０１、出力端子ＲＯの遷移の間出力を有効に保つための遅延回路３０２、立ち上がりエッジ遅延回路を構成する遅延回路３０３、アンド論理３０４、オア論理３０５、及びバッファ３０６を含む。
【００３０】
パワーオン制御入力端子ＲＩからの１レベル信号は、バッファ３０１を介してR１信号としてバッファ３０６に伝達されると共に、当該チップの内部回路（図示せず）リスタート信号として上記内部回路に伝達され内部回路を活性化させる。モジュール構成チップは内部回路の活性化が終了するとＲＤ２信号を有効レベル(ここでは１レベル)に遷移する。ＲＤ２信号はオア論理３０５を介してＯＥを有効にするためバッファ３０６がオン状態となりパワーオン制御入力端子ＲＩの立上り遷移をパワーオン制御出力端子ＲＯに伝播する。
【００３１】
一方、バッファ３０１の出力は、出力バッファの遷移時間中ＯＥを有効に保つための遅延回路３０２、立上り遷移を遅延して伝達するための立上りエッジ遅延回路を構成する遅延回路３０３及びアンド論理３０４を介してＲＤ１信号としてＲＤ２信号と同様にＯＲ論理３０５に導かれ、バッファ３０６の出力イネーブル信号ＯＥが形成される。
【００３２】
上記の構成の作用を説明する。
【００３３】
図４には、図３に示される構成における主要部の動作タイミングが示される。
【００３４】
パワーオン制御入力端子ＲＩの立ち上がりを基点としてチップ内部電源リスタート信号ＲＳＴＲがハイレベルにされる。モジュール構成チップはＲＳＴＲが有効になると内部電源の活性化を行い、内部電源レディ信号ＲＤ２は、チップの内部電源の立ち上げが完了すると再びレディ状態（ハイレベル）に復帰する。このレディ状態への復帰により、出力イネーブル信号ＯＥがハイレベルにされることによりバッファ１７が導通され、それによって、パワーオン制御出力端子ＲＯより、上記パワーオン制御入力端子ＲＩからの立ち上がりエッジが次段のチップに伝播させる。
【００３５】
尚、上記パワーオン制御入力端子ＲＩがハイレベルの期間はパワーオン制御出力端子ＲＯもハイレベルを維持する。
【００３６】
上記パワーオン制御入力端子ＲＩにおける信号の立ち下がりを基点としてチップ内部電源をスタンバイ状態にさせる。また、上記パワーオン制御入力端子ＲＩにおける信号の立ち下がりは遅延させることなく、パワーオン制御出力端子ＲＯから次のチップに伝播させる。
【００３７】
回路ではパワーオン制御入力端子ＲＩがハイレベルの期間＋遅延回路の遅延期間分は出力バッファを動作させ、パワーオン制御入力端子ＲＩのハイレベル及び立ち上がり立ち下がりをパワーオン制御出力端子ＲＯに伝播する。パワーオン制御入力端子ＲＩがローレベルの期間はプルダウン回路によりパワーオン制御出力端子ＲＯのローレベルを保持する。特に図示しないがスタンバイ時の消費電流制限が緩い場合には出力バッファ３０６を常時ONとして、入力にＲＤ１信号とOE信号のアンド論理を挿入して同様の論理を構成し、プルダウン抵抗を省略することも可能であることは言うまでもない。
【００３８】
立ち上がりエッジ遅延回路は内部電源レディ信号が正常に動作しない場合などにタイムアウトを設定してパワーオン制御入力端子ＲＩ入力をパワーオン制御出力端子ＲＯに伝播させるための回路で通常内部電源立ち上げ期間より長く設定するが、電流立ち上げ時の消費電流ピーク時間が内部電源立ち上げ期間より短い場合には、内部電源立ち上げ期間より短い設定とすることも可能である。その場合には電源レディ信号は必ずしも必要ではない。
【００３９】
また、立ち上がりエッジの遅延時間を「０」にしたもの、つまり立ち上がり伝播を遅延させないチップを作ることも可能である。この場合、デイジーチェーンの段数に対して伝播の遅延時間が短くなり、デイジーチェーンに接続されている複数のチップが同時に電源立ち上げを開始するので、直列に接続する同時立ち上げチップ数を消費電流ピーク許容値以下に設定して、遅延を設定したモジュール構成チップを間に挟むことにより複数チップ毎にずれたタイミングで電源を立ち上げるタイミングに設定できる。また、立ち上がりエッジ遅延時間を可変遅延回路としてヒューズやＲＯＭ等で遅延時間を任意に設定してチップ間の立ち上げスキュー時間を調整することも可能である。
上記例によれば、以下の作用効果を得ることができる。
【００４０】
上記例によれば、以下の作用効果を得ることができる。
【００４１】
（１）デイジーチェーン接続されたチップ同士のパワーオン時のチップ内部電源活性化時の消費電流ピークが重畳しないように設定することが可能となり、モジュール全体の消費電流ピークが大きくなることを回避することができる。
【００４２】
（２）制御信号デイジーチェーンで接続することにより、各チップ毎にパッケージ本体から別々のボンディングワイヤを接続する必要がなく生産性が向上する。
【００４３】
次に、上記複数のモジュール構成チップを一つのモジュールに組み込む場合について具体的に説明する。
【００４４】
パワーオン制御入力端子ＲＩのパッド５４，５５，５６と、パワーオン制御出力端子ＲＯのパッド５７，５８，５９との形成位置が、上記モジュール構成チップ間で互いに等しい場合を考える。かかる場合において上記複数のモジュール構成チップをデイジーチェーン接続するには、例えば図５に示されるように、チップ間のボンディングワイヤ５１，５２，５３をチップ１１〜１３に対して斜めになるように接続する。これによりモジュール構成チップ１１〜１３が図１に示したようなデイジーチェイン接続を構成する。
しかるにチップ１１〜１３に対して斜めになるようなボンディング５１，５２，５３は、各チップ毎に多数の短ワイア長ボンディングを必要とする上、ボンディング装置に対するチップ載置角度を適宜に変更しなければならず、ボンディング作業が面倒になる。また、チップ１１〜１３に対して斜めになるようなボンディングワイヤ５１，５２，５３は、各チップのボンディングパッド間を平行に接続するチップ間ボンディングワイヤ（図示せず）に対して経路が交差することがあるため、ワイヤ間隔の確保が難しくなることが考えられる。そのような不都合を回避するには、図６に示されるように、各チップにおいてＲＩパッド３３とＲＯパッド３４との間で信号の流れる方向を変更可能にすると良い。
【００４５】
すなわち、パッド３３からパッド３４方向に信号を伝達可能な正方向回路６１と、それと逆にパッド３４からパッド３３方向に信号を伝達可能な逆方向回路６２と、上記正方向回路６１と上記逆方向回路６２とを選択的に活性化可能な入出力方向選択回路６３とを設け、この入出力方向選択回路６３の制御により、パッド３３とパッド３４との間で信号の流れる方向の変更を可能にする。上記入出力方向選択回路６３により上記正方向回路６１が選択的に導通された場合には、パッド３３からパッド３４方向に信号伝達を行うことができ、上記入出力方向選択回路６３により上記逆方向回路６２が選択的に導通された場合には、パッド３４からパッド３３方向に信号伝達を行うことができる。上記入出力方向選択回路６３の選択状態は、適宜溶断可能なヒューズ回路や、ボンディングオプションなどによってプログラマブルに設定することができる。
【００４６】
ここで、上記正方向回路６１と上記逆方向回路６２とは、それぞれ基本的には図３におけるタイミング調整回路３０と同等の論理に構成され、その場合において、バッファ３０６のＯＥを多重構成にして正方向逆方向の選択を可能にするとともにＲＤ１信号を有効な入力端子側から選択する回路を付加することで遅延等の回路を共有可能である。
【００４７】
図７には、図６に示される回路構成を採用する場合のボンディング例が示される。
【００４８】
図６における回路構成が、図７に示されるモジュール構成チップ１１，１２，１３に適用されるとき、図７におけるモジュール構成チップ１１，１２，１３におけるパッド５４，５５，５６は、図６におけるパッド３３に対応し、図７におけるモジュール構成チップ１１，１２，１３におけるパッド５７，５８，５９は、図６におけるパッド３４に対応する。
【００４９】
複数のモジュール構成チップ１１，１２，１３は、パッド位置が見える程度にずれた状態で重ねられる。偶数番目または奇数番目に位置するチップの端子機能を上記入出力方向選択回路６３により逆転させておくことにより、出力用のパッド５７の近傍には入力用のパッド５８が位置され、出力用のパッド５５の近傍には入力用のパッド５６が位置される。そこで、出力用のパッド５７と入力用のパッド５８とをボンディングワイヤ７３で接続し、出力用のパッド５５と入力用のパッド５６とをボンディングワイヤ７２で接続することにより、デイジーチェーン接続を行うことができ、その場合のボンディングワイヤは互いに並行となる。このようなボンディングは、図５に示されるボンディングに比べて容易に行うことができる。また、各チップのボンディングパッド間を平行に接続するチップ間ボンディングワイヤ（図示せず）に対して経路が交差しないで済むことから、ワイヤ間隔の確保も容易とされる。
【００５０】
図８には、図６に示される回路構成を採用する場合の別のボンディング例が示される。
【００５１】
図８に示されるボンディングでは、全ての配線をシリーズではなく、８１，８２で示されるように分岐させてボンディングすることにより、デイジーチェーンの段数及び各段のチップ数を加減することが可能である。
【００５２】
図９には、図６に示される回路構成を採用する場合の別のボンディング例が示される。
【００５３】
図６に示される入出力方向選択回路６３の選択動作を外部端子の論理状態により制御可能に構成することができる。その場合、図９に示されるように、入出力方向選択回路６３の選択動作を決定するための反転選択パッド９２，９３，９４が、それぞれモジュール構成チップ１１，１２，１３に形成される。このように反転選択パッド９２，９３，９４が形成される場合には、それをボンディングオプション用のパッド９１に接続するか否かによって、入出力方向選択回路６３の選択動作を任意に決定することができる。ボンディングオプション用のパッド９１は、例えばグランドレベルとされる。図９に示される例では、ボンディングワイヤ７４によって反転選択端子９３がボンディングオプション用のパッド９１に接続されることによって、モジュール構成チップ１２における端子の機能を、他のチップ１１，１３に対して反転させている。
【００５４】
図１０には、図６に示される回路構成を採用する場合の別のボンディング例が示される。
【００５５】
図１０に示される構成では、入出力方向選択回路６３の選択動作を決定するための反転選択パッド９２，９３，９４と、非反転選択パッド１０１，１０２，１０３が設けられており、端子の機能を反転させるための設定と、端子の機能を反転させないための設定とを別個に行うようにしている。この例では、反転選択パッド９２，９３，９４が選択的にボンディングオプション用のパッド９１−１に結合され、非反転選択パッド１０１，１０２，１０３が選択的にボンディングオプション用のパッド９１−２に結合される。
【００５６】
図１１には、上記タイミング調整回路３０の別の構成例が示される。
【００５７】
パッド３３からの信号出力のための出力バッファ１１４と、この出力バッファ１１４の動作を制御するための出力バッファ制御回路１１５が設けられる。パッド３４からの信号出力のための出力バッファ１１８と、この出力バッファ１１８の動作を制御するための出力バッファ制御回路１１７が設けられる。パッド３３からの入力信号を取り込むための入力バッファ１２１と、この入力バッファ１２１の入力端子側をプルアップするための駆動素子１２２及びプルアップ抵抗１２０が設けられる。パッド３４からの入力信号を取り込むための入力バッファ１２４と、この入力バッファ１２４の入力端子側をプルアップするための駆動素子１２５及びプルアップ抵抗１２６が設けられる。そして、上記入力バッファ１２１，１２４の出力信号のナンド論理を得るナンドゲート１２３が設けられ、このナンドゲート１２３の出力信号によって上記駆動素子１２２，１２５の動作が制御されるようになっている。また、上記力バッファ１２１，１２４のオア論理がオアゲート１１６で求められることでリスタート信号ＲＳＴＲが形成されるようになっている。さらに、上記入力バッファ１２１の出力信号は出力バッファ制御回路１１７に供給され、上記入力バッファ１２４の出力信号は出力バッファ制御回路１１５に供給されるようになっている。
【００５８】
上記出力バッファ制御回路１１５は、上記入力バッファ１２４の出力信号と、内部電源レディ信号ＲＤ２とに基づいて、出力信号ＤＯや、それを外部出力可能とするため出力イネーブル信号ＯＥを形成し、それを上記出力バッファ１１４に供給する。上記出力バッファ制御回路１１７は、上記入力バッファ１２１の出力信号と、内部電源レディ信号ＲＤ２とに基づいて、出力信号ＤＯや、それを外部出力可能とするため出力イネーブル信号ＯＥを形成し、それを上記出力バッファ１１８に供給する。
【００５９】
図１２には、上記出力バッファ制御回路１１５，１１７の構成例が示される。
【００６０】
図１２に示されるように上記出力バッファ制御回路１１５，１１７は、立ち上がりエッジ検出して遅延する立ち上がりエッジ遅延回路１２６、ノアゲート１２３、パルスエッジ検出回路１２７とを含んで成る。上記立ち上がりエッジ遅延回路１２６は、入力信号ＤＩを遅延するための遅延回路１２１と、この遅延回路１２１の出力信号と入力信号ＤＩとのアンド論理を得るアンドゲート１２２とを含んで成る。この立ち上がりエッジ遅延回路１２６の出力信号と内部電源レディ信号ＲＤ２とのオア論理がオアゲート１２３で求められる。このオアゲート１２３の出力信号は、出力データＤＯとして出力されるとともに、パルスエッジ検出回路１２７に伝達される。パルスエッジ検出回路１２７は、上記オアゲート１２３の出力信号のパルスエッジを検出する機能を有し、上記ノアゲート１２３の出力信号を遅延するための遅延回路１２４と、この遅延回路１２４の出力信号と上記ノアゲート１２３の出力との排他的論理和を得るためのゲート１２５とを含んで成る。このパルスエッジ検出回路１２７の出力信号は出力イネーブル信号ＯＥとされる。
【００６１】
上記の構成において、パッド３３のハイレベルは、プルアップ抵抗１２０とプルダウン抵抗３１との抵抗比により維持され、パッド３４のハイレベルは、プルアップ抵抗１２６とプルダウン抵抗３２との抵抗比により維持される。
【００６２】
パッド３３が他チップの駆動によりローレベルに遷移した場合、直ちにパルスエッジ検出回路１２７内の遅延回路１２４の遅延時間分だけ、出力バッファ１１７を駆動してローレベルをパッド３４に伝播させると共に、駆動素子１２５をオフさせて、プルアップ抵抗１２６の関与を排除する。このパッド３４の立ち下がり遷移は、出力バッファ１１４を介してパッド３３を一定期間ローレベルに駆動することになるが、駆動方向が他チップからの入力と同じローレベルであるため、何等不都合を生じない。
【００６３】
両パッド３３，３４がローレベルの場合において、パッド３３が他チップの駆動によりハイレベルに遷移した場合、それが立ち上がりエッジ遅延回路１２６で所定の時間遅延されてから出力バッファ１１８を介して一定時間パッド３４をハイレベルに駆動すると共に、駆動素子１２５を導通させることでプルアップ抵抗１２６を関与させ、出力バッファ１１８の駆動力が無くなってからもパッド３４の電位をハイレベルに保持する。このパッド３４の立上がり遷移は、出力バッファ１１４を介してパッド３３を一定期間ハイレベルに駆動するが、駆動方向が他チップからの入力と同じハイレベルのため、何等不都合を生じない。
【００６４】
入力端子がパッド３４とされた場合、つまり、パッド３４に入力信号が与えられた場合には、上記と逆方向に信号が伝播する。また、電源投入時のノード状態が許せば両端子のプルアップ時にはプルダウン抵抗の関与を排除させる回路を付加したり、また伝送線路が長い場合に出力バッファの駆動力をダンピングする回路を付加できる。
【００６５】
上記の構成によれば、パッド３３，３４に、信号入力用と信号出力用との双方の機能を持たせることができるので、換言すれば、パッド３３，３４をそれぞれ入出力兼用パッドとすることができるので、複数のモジュール構成チップ１１，１２，１３間のデイジーチェーン接続においては、パッド３３，３４の入出力方向を区別する必要がなくなるため、ボンディングオプションが不要となり、または内部にヒューズ等の記憶素子が不要となるため各チップを区別しなくてよくなりボンディングや組立て工程の簡素化を図ることができる。
【００６６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリモジュールに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路装置に広く適用することができる。
【００６８】
本発明は、少なくとも、複数の半導体チップを含むことを条件に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明にかかる半導体集積回路装置の一例とされるメモリモジュールの構成例ブロック図である。
【図２】図１に示される構成における主要部の動作タイミング図である。
【図３】上記メモリモジュールに含まれる上記モジュール構成チップにおける主要部の構成例回路図である。
【図４】図３に示される回路構成における主要部の動作タイミング図である。
【図５】複数のチップ間のボンディングにつての説明図である。
【図６】上記メモリモジュールに含まれる上記モジュール構成チップにおける主要部の別の構成例ブロック図である。
【図７】図６に示される回路構成を採用する場合のボンディング例の説明図である。
【図８】図６に示される回路構成を採用する場合のボンディング例の別の説明図である。
【図９】図６に示される回路構成を採用する場合のボンディング例の別の説明図である。
【図１０】図６に示される回路構成を採用する場合のボンディング例の別の説明図である。
【図１１】上記メモリモジュールに含まれる上記モジュール構成チップにおける主要部の別の構成例回路図である。
【図１２】図１１における主要部の構成例回路図である。
【符号の説明】
【００７０】
１ メモリモジュール
１０ モジュール制御チップ
１１〜１３ モジュール構成メモリチップ
３０ タイミング調整回路
３３，３４ パッド
６１ 正方向回路
６２ 逆方向回路
６３ 入出力方向選択回路
【技術分野】
【０００１】
本発明は、複数の半導体チップを積層して成る半導体集積回路装置に関し、例えばメモリカードに適用して有効な技術に関する。
【背景技術】
【０００２】
電気的に書き換え可能な不揮発性メモリとカードコントローラとを有してカード状に形成されたメモリカードが知られている（例えば特許文献１における図１参照）。
【０００３】
メモリカードなどに内蔵されるメモリモジュールにおいては、供給電源の電位と独立してチップ内のパワーオン動作を制御できる外部信号を持っておらず、供給電源電位の検出を行い、その検出信号を元に内部論理のリセットやチップ内生成電源の立ち上げ等のパワーオン動作を行う。
【０００４】
また、スタンバイ制御等の端子によりスタンバイ動作後のリスタート動作としてパワーオン動作と同等のチップ内部電源活性化動作を行う機能を有するフラッシュメモリ等の製品においては、ディープスタンバイ制御用信号により内部電源等を非活性化して非動作時の消費電力を抑え、通常動作前に前もってディープスタンバイ制御信号を非活性化することにより内部電源等の再活性化を行い通常動作可能な状態に復帰する。
【０００５】
【特許文献１】特開２００５−２５８８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
メモリモジュールに実装された複数チップが同じ電源電位、又は同じ制御信号を検出してパワーオン動作開始の判断を行う構成では、複数チップ間でパワーオン動作が重複してしまい、消費電流の平準化ができない。これを解決するためには、チップ内で生成または外部から供給される信号を使って複数チップ間のパワーオン動作タイミングを互いにずらす必要がある。この複数チップ間でのパワーオン動作タイミング制御について本願発明者が検討したところ、メモリモジュールに実装された複数チップの数が増えるに従い、パワーオン動作タイミング制御のためのパワーオン信号を供給するための配線の引き回しが煩雑になることが見いだされた。例えば、パワーオン動作タイミング制御のためのスタンバイ解除信号を生成するための制御回路を設け、この制御回路から各チップ毎に個別的に上記ウェイト解除信号を供給することが考えられるが、そうすると、上記制御回路には、リセット解除の対象となるチップの数に対応する数だけ、スタンバイ解除信号出力端子を設け、この端子から上記複数のチップとの間を、スタンバイ解除信号の配線により個別的に結合しなければならない。
【０００７】
本発明の目的は、パワーオン動作タイミング制御のための信号を供給するための配線の引き回しを積層チップ等においても容易に行うための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、それぞれ制御信号により内部回路の活性・非活性化が可能とされる複数の半導体チップを含む半導体集積回路装置において、上記複数の半導体チップは、上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、且つ、上記複数の半導体チップのそれぞれは、取り込まれた上記制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含んで成る。
【００１１】
上記の構成によれば、複数の半導体チップが上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、タイミング調整回路は、取り込まれた制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすことによって電流の集中を回避する。このことが上記制御信号を伝搬可能なボンディングワイヤによってデイジーチェーン接続を可能とし、パワーオン動作タイミング制御のための信号を供給するための配線の引き回しの容易化を達成する。
【００１２】
このとき、上記半導体チップは、第１端子と第２端子とを含み、上記第１端子及び上記第２端子の一方が上記制御信号の入力用とされるとき、他方は上記制御信号の出力用とされる。
【００１３】
上記第１端子から上記第２端子方向への信号伝達を可能とする正方向回路と、上記第２端子から上記第１端子方向への信号伝達を可能とする逆方向回路と、上記正方向回路と上記逆方向回路とを選択的に導通状態に制御可能な選択回路とを含み、上記正方向回路と上記逆方向回路とはそれぞれ上記タイミング調整回路を含んで構成することができる。
【００１４】
ヒューズや不揮発性メモリによる設定や、組立て時のボンディングオプションにより上記選択回路の選択状態を決定可能な選択端子を設けることができる。
【００１５】
上記タイミング調整回路は、上記第１端子における論理変化を遅延して上記第２端子へ伝達し、上記第２端子における論理変化を遅延して上記第１端子へ伝達するための制御論理を含んで構成することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１７】
すなわち、別々のタイミングを個々のチップへ夫々供給する場合に比べて、パワーオン動作タイミング制御のための信号を供給するための配線の引き回しを容易に行うことができる。
【発明を実施するための最良の形態】
【００１８】
図１には、本発明にかかる半導体集積回路装置の一例とされるメモリモジュールが示される。
【００１９】
図１に示されるメモリモジュール１は、複数のモジュール構成メモリチップ１１〜１３と、モジュール構成メモリチップ１１〜１３のパワーオン制御を可能とするモジュール制御チップ１０とを含む。複数のモジュール構成メモリチップは、それぞれパワーオン制御信号の取り込みを可能とするパワーオン制御入力端子ＲＩと、パワーオン制御信号の出力を可能とするパワーオン制御出力端子ＲＯとを有する。
【００２０】
上記モジュール制御チップ１０は、パワーオン制御信号の出力を可能とするパワーオン制御出力端子ＲＯを有する。モジュール制御チップ１０、モジュール構成チップ１１，１２，１３の順に配列されるとき、それらは次のように結合される。モジュール制御チップ１０のパワーオン制御出力端子ＲＯは、モジュール構成チップ１１のパワーオン制御入力端子ＲＩに結合される。このモジュール構成チップ１１のパワーオン制御出力端子ＲＯは、モジュール構成チップ１２のパワーオン制御入力端子ＲＩに結合される。このモジュール構成チップ１２のパワーオン制御出力端子ＲＯは、モジュール構成チップ１３のパワーオン制御入力端子ＲＩに結合される。このモジュール構成チップ１２のパワーオン制御出力端子ＲＯは、これ以降に同様に接続されるモジュール構成チップ（図示せず）のパワーオン制御入力端子に結合される。このように上記複数のモジュール構成チップ１１〜１３は、互いにデイジーチェーン接続されている。
【００２１】
上記の構成において、モジュール制御チップ１０のパワーオン制御出力端子ＲＯからパワーオン制御信号ＲＯ０が出力され、それが、モジュール構成チップ１１のパワーオン制御入力端子ＲＩに信号ＲＩ１として入力される。モジュール構成チップ１１のパワーオン制御出力端子ＲＯからはパワーオン制御信号ＲＯ１が出力され、それが、モジュール構成チップ１２のパワーオン制御入力端子ＲＩに信号ＲＩ２として入力される。モジュール構成チップ１２のパワーオン制御出力端子ＲＯからはパワーオン制御信号ＲＯ２が出力され、それがモジュール構成チップ１３のパワーオン制御入力端子ＲＩに信号ＲＩ３として入力される。
【００２２】
メモリモジュール１におけるパワーオンリセット期間又はスタンバイ期間において、モジュール制御チップ１０のパワーオン制御出力端子ＲＯからの出力信号ＲＯ０がローレベルとされ、パワーオン時又はリスタート時にはモジュール制御チップ１０のパワーオン制御出力端子ＲＯからの出力信号ＲＯ０がハイレベルにされるものとする。
【００２３】
ここで、上記パワーオン制御出力端子ＲＯやパワーオン制御入力端子ＲＩを介して入出力されるパワーオン制御信号が、本発明における制御信号の一例とされる。
【００２４】
図２には、図１に示される構成における主要部の動作タイミングが示される。
【００２５】
番号１１で示すチップ１１において、パワーオン制御入力端子ＲＩがハイレベルにされることでパワーオン状態への遷移を認識しチップ１１の内部回路を活性化させるチップ１１の内部リスタート信号ＲＳＴＲがハイレベルにされる。また、番号１２で示すチップ１２においてチップ１１の制御出力端子ＲＯと接続されたパワーオン制御入力端子ＲＩがハイレベルにされることでチップ１２の内部リスタート信号ＲＳＴＲがハイレベルにされる。モジュール構成チップ１１は、パワーオン制御入力端子ＲＩでハイレベルの信号Ｒｌ１を取り込んでから直ぐには出力信号ＲＯ１をハイレベルに遷移させない。内部電源の立上げ完了信号またはパワーオンを遅延したレディ信号ＲＥＡＤＹが有効になるまで待つ。これは、モジュール構成チップ１１の内部電源立ち上げ活性化を開始し、活性化終了または活性化電流ピークが重複しないに充分な時間を待ってから出力信号ＲＯ１をパワーオン状態レベルに遷移させることによって、次段のモジュール構成チップ１２との関係で、内部電源立ち上げ活性化期間が重複しないようにするためである。逆にパワーオン制御入力端子ＲＩによって、スタンバイ状態を示すローレベルを受け取った場合には、モジュール構成チップ１１の内部電源非活性化を開始するとともに、出力ＲＯ１を直ちにスタンバイ状態を示すローレベルに遷移させることによて、次段のモジュール構成チップ１２にもスタンバイ状態を示すローレベルを伝播させる。チップ１２もチップ１１と同様に動作し、パワーオン状態への遷移は遅延されスタンバイ状態への遷移は直ちに次の素子に伝播される。モジュール構成チップ１２，１３間においても、上記モジュール構成チップ１１，１２間の関係と同様にタイミング調整される。
【００２６】
このように、このデイジーチェーンに直列に接続されているモジュール搭載チップ間でチップ内部電源立ち上げタイミングをずらすことによりチップ内部電源立ち上げ時の消費電流の平均化を行い、多チップ搭載時にも各チップ内部電源立ち上げ時の一時的な消費電流の増大ピークが重畳してモジュール全体での最大消費電流値が増大しないようにすることができる。
【００２７】
図３には、上記モジュール構成チップ１１〜１３における主要部の構成が示される。
【００２８】
パワーオン制御入力端子ＲＩに対応するパッド３３と、パワーオン制御出力端子ＲＯに対応するパッド３４とが設けられる。上記モジュール構成チップ１１〜１３には、図２に示されるようなタイミング調整回路３０が内蔵される。このタイミング調整回路３０の入力端子は、パワーオン制御入力端子ＲＩに結合されると共に、ブルダウン抵抗３１を介してグランドＧＮＤに結合される。また、タイミング調整回路３０の出力端子は、パワーオン制御出力端子ＲＯに結合されると共にプルダウン抵抗３２を介してグランドＧＮＤに結合される。
【００２９】
上記タイミング調整回路３０は、バッファ３０１、出力端子ＲＯの遷移の間出力を有効に保つための遅延回路３０２、立ち上がりエッジ遅延回路を構成する遅延回路３０３、アンド論理３０４、オア論理３０５、及びバッファ３０６を含む。
【００３０】
パワーオン制御入力端子ＲＩからの１レベル信号は、バッファ３０１を介してR１信号としてバッファ３０６に伝達されると共に、当該チップの内部回路（図示せず）リスタート信号として上記内部回路に伝達され内部回路を活性化させる。モジュール構成チップは内部回路の活性化が終了するとＲＤ２信号を有効レベル(ここでは１レベル)に遷移する。ＲＤ２信号はオア論理３０５を介してＯＥを有効にするためバッファ３０６がオン状態となりパワーオン制御入力端子ＲＩの立上り遷移をパワーオン制御出力端子ＲＯに伝播する。
【００３１】
一方、バッファ３０１の出力は、出力バッファの遷移時間中ＯＥを有効に保つための遅延回路３０２、立上り遷移を遅延して伝達するための立上りエッジ遅延回路を構成する遅延回路３０３及びアンド論理３０４を介してＲＤ１信号としてＲＤ２信号と同様にＯＲ論理３０５に導かれ、バッファ３０６の出力イネーブル信号ＯＥが形成される。
【００３２】
上記の構成の作用を説明する。
【００３３】
図４には、図３に示される構成における主要部の動作タイミングが示される。
【００３４】
パワーオン制御入力端子ＲＩの立ち上がりを基点としてチップ内部電源リスタート信号ＲＳＴＲがハイレベルにされる。モジュール構成チップはＲＳＴＲが有効になると内部電源の活性化を行い、内部電源レディ信号ＲＤ２は、チップの内部電源の立ち上げが完了すると再びレディ状態（ハイレベル）に復帰する。このレディ状態への復帰により、出力イネーブル信号ＯＥがハイレベルにされることによりバッファ１７が導通され、それによって、パワーオン制御出力端子ＲＯより、上記パワーオン制御入力端子ＲＩからの立ち上がりエッジが次段のチップに伝播させる。
【００３５】
尚、上記パワーオン制御入力端子ＲＩがハイレベルの期間はパワーオン制御出力端子ＲＯもハイレベルを維持する。
【００３６】
上記パワーオン制御入力端子ＲＩにおける信号の立ち下がりを基点としてチップ内部電源をスタンバイ状態にさせる。また、上記パワーオン制御入力端子ＲＩにおける信号の立ち下がりは遅延させることなく、パワーオン制御出力端子ＲＯから次のチップに伝播させる。
【００３７】
回路ではパワーオン制御入力端子ＲＩがハイレベルの期間＋遅延回路の遅延期間分は出力バッファを動作させ、パワーオン制御入力端子ＲＩのハイレベル及び立ち上がり立ち下がりをパワーオン制御出力端子ＲＯに伝播する。パワーオン制御入力端子ＲＩがローレベルの期間はプルダウン回路によりパワーオン制御出力端子ＲＯのローレベルを保持する。特に図示しないがスタンバイ時の消費電流制限が緩い場合には出力バッファ３０６を常時ONとして、入力にＲＤ１信号とOE信号のアンド論理を挿入して同様の論理を構成し、プルダウン抵抗を省略することも可能であることは言うまでもない。
【００３８】
立ち上がりエッジ遅延回路は内部電源レディ信号が正常に動作しない場合などにタイムアウトを設定してパワーオン制御入力端子ＲＩ入力をパワーオン制御出力端子ＲＯに伝播させるための回路で通常内部電源立ち上げ期間より長く設定するが、電流立ち上げ時の消費電流ピーク時間が内部電源立ち上げ期間より短い場合には、内部電源立ち上げ期間より短い設定とすることも可能である。その場合には電源レディ信号は必ずしも必要ではない。
【００３９】
また、立ち上がりエッジの遅延時間を「０」にしたもの、つまり立ち上がり伝播を遅延させないチップを作ることも可能である。この場合、デイジーチェーンの段数に対して伝播の遅延時間が短くなり、デイジーチェーンに接続されている複数のチップが同時に電源立ち上げを開始するので、直列に接続する同時立ち上げチップ数を消費電流ピーク許容値以下に設定して、遅延を設定したモジュール構成チップを間に挟むことにより複数チップ毎にずれたタイミングで電源を立ち上げるタイミングに設定できる。また、立ち上がりエッジ遅延時間を可変遅延回路としてヒューズやＲＯＭ等で遅延時間を任意に設定してチップ間の立ち上げスキュー時間を調整することも可能である。
上記例によれば、以下の作用効果を得ることができる。
【００４０】
上記例によれば、以下の作用効果を得ることができる。
【００４１】
（１）デイジーチェーン接続されたチップ同士のパワーオン時のチップ内部電源活性化時の消費電流ピークが重畳しないように設定することが可能となり、モジュール全体の消費電流ピークが大きくなることを回避することができる。
【００４２】
（２）制御信号デイジーチェーンで接続することにより、各チップ毎にパッケージ本体から別々のボンディングワイヤを接続する必要がなく生産性が向上する。
【００４３】
次に、上記複数のモジュール構成チップを一つのモジュールに組み込む場合について具体的に説明する。
【００４４】
パワーオン制御入力端子ＲＩのパッド５４，５５，５６と、パワーオン制御出力端子ＲＯのパッド５７，５８，５９との形成位置が、上記モジュール構成チップ間で互いに等しい場合を考える。かかる場合において上記複数のモジュール構成チップをデイジーチェーン接続するには、例えば図５に示されるように、チップ間のボンディングワイヤ５１，５２，５３をチップ１１〜１３に対して斜めになるように接続する。これによりモジュール構成チップ１１〜１３が図１に示したようなデイジーチェイン接続を構成する。
しかるにチップ１１〜１３に対して斜めになるようなボンディング５１，５２，５３は、各チップ毎に多数の短ワイア長ボンディングを必要とする上、ボンディング装置に対するチップ載置角度を適宜に変更しなければならず、ボンディング作業が面倒になる。また、チップ１１〜１３に対して斜めになるようなボンディングワイヤ５１，５２，５３は、各チップのボンディングパッド間を平行に接続するチップ間ボンディングワイヤ（図示せず）に対して経路が交差することがあるため、ワイヤ間隔の確保が難しくなることが考えられる。そのような不都合を回避するには、図６に示されるように、各チップにおいてＲＩパッド３３とＲＯパッド３４との間で信号の流れる方向を変更可能にすると良い。
【００４５】
すなわち、パッド３３からパッド３４方向に信号を伝達可能な正方向回路６１と、それと逆にパッド３４からパッド３３方向に信号を伝達可能な逆方向回路６２と、上記正方向回路６１と上記逆方向回路６２とを選択的に活性化可能な入出力方向選択回路６３とを設け、この入出力方向選択回路６３の制御により、パッド３３とパッド３４との間で信号の流れる方向の変更を可能にする。上記入出力方向選択回路６３により上記正方向回路６１が選択的に導通された場合には、パッド３３からパッド３４方向に信号伝達を行うことができ、上記入出力方向選択回路６３により上記逆方向回路６２が選択的に導通された場合には、パッド３４からパッド３３方向に信号伝達を行うことができる。上記入出力方向選択回路６３の選択状態は、適宜溶断可能なヒューズ回路や、ボンディングオプションなどによってプログラマブルに設定することができる。
【００４６】
ここで、上記正方向回路６１と上記逆方向回路６２とは、それぞれ基本的には図３におけるタイミング調整回路３０と同等の論理に構成され、その場合において、バッファ３０６のＯＥを多重構成にして正方向逆方向の選択を可能にするとともにＲＤ１信号を有効な入力端子側から選択する回路を付加することで遅延等の回路を共有可能である。
【００４７】
図７には、図６に示される回路構成を採用する場合のボンディング例が示される。
【００４８】
図６における回路構成が、図７に示されるモジュール構成チップ１１，１２，１３に適用されるとき、図７におけるモジュール構成チップ１１，１２，１３におけるパッド５４，５５，５６は、図６におけるパッド３３に対応し、図７におけるモジュール構成チップ１１，１２，１３におけるパッド５７，５８，５９は、図６におけるパッド３４に対応する。
【００４９】
複数のモジュール構成チップ１１，１２，１３は、パッド位置が見える程度にずれた状態で重ねられる。偶数番目または奇数番目に位置するチップの端子機能を上記入出力方向選択回路６３により逆転させておくことにより、出力用のパッド５７の近傍には入力用のパッド５８が位置され、出力用のパッド５５の近傍には入力用のパッド５６が位置される。そこで、出力用のパッド５７と入力用のパッド５８とをボンディングワイヤ７３で接続し、出力用のパッド５５と入力用のパッド５６とをボンディングワイヤ７２で接続することにより、デイジーチェーン接続を行うことができ、その場合のボンディングワイヤは互いに並行となる。このようなボンディングは、図５に示されるボンディングに比べて容易に行うことができる。また、各チップのボンディングパッド間を平行に接続するチップ間ボンディングワイヤ（図示せず）に対して経路が交差しないで済むことから、ワイヤ間隔の確保も容易とされる。
【００５０】
図８には、図６に示される回路構成を採用する場合の別のボンディング例が示される。
【００５１】
図８に示されるボンディングでは、全ての配線をシリーズではなく、８１，８２で示されるように分岐させてボンディングすることにより、デイジーチェーンの段数及び各段のチップ数を加減することが可能である。
【００５２】
図９には、図６に示される回路構成を採用する場合の別のボンディング例が示される。
【００５３】
図６に示される入出力方向選択回路６３の選択動作を外部端子の論理状態により制御可能に構成することができる。その場合、図９に示されるように、入出力方向選択回路６３の選択動作を決定するための反転選択パッド９２，９３，９４が、それぞれモジュール構成チップ１１，１２，１３に形成される。このように反転選択パッド９２，９３，９４が形成される場合には、それをボンディングオプション用のパッド９１に接続するか否かによって、入出力方向選択回路６３の選択動作を任意に決定することができる。ボンディングオプション用のパッド９１は、例えばグランドレベルとされる。図９に示される例では、ボンディングワイヤ７４によって反転選択端子９３がボンディングオプション用のパッド９１に接続されることによって、モジュール構成チップ１２における端子の機能を、他のチップ１１，１３に対して反転させている。
【００５４】
図１０には、図６に示される回路構成を採用する場合の別のボンディング例が示される。
【００５５】
図１０に示される構成では、入出力方向選択回路６３の選択動作を決定するための反転選択パッド９２，９３，９４と、非反転選択パッド１０１，１０２，１０３が設けられており、端子の機能を反転させるための設定と、端子の機能を反転させないための設定とを別個に行うようにしている。この例では、反転選択パッド９２，９３，９４が選択的にボンディングオプション用のパッド９１−１に結合され、非反転選択パッド１０１，１０２，１０３が選択的にボンディングオプション用のパッド９１−２に結合される。
【００５６】
図１１には、上記タイミング調整回路３０の別の構成例が示される。
【００５７】
パッド３３からの信号出力のための出力バッファ１１４と、この出力バッファ１１４の動作を制御するための出力バッファ制御回路１１５が設けられる。パッド３４からの信号出力のための出力バッファ１１８と、この出力バッファ１１８の動作を制御するための出力バッファ制御回路１１７が設けられる。パッド３３からの入力信号を取り込むための入力バッファ１２１と、この入力バッファ１２１の入力端子側をプルアップするための駆動素子１２２及びプルアップ抵抗１２０が設けられる。パッド３４からの入力信号を取り込むための入力バッファ１２４と、この入力バッファ１２４の入力端子側をプルアップするための駆動素子１２５及びプルアップ抵抗１２６が設けられる。そして、上記入力バッファ１２１，１２４の出力信号のナンド論理を得るナンドゲート１２３が設けられ、このナンドゲート１２３の出力信号によって上記駆動素子１２２，１２５の動作が制御されるようになっている。また、上記力バッファ１２１，１２４のオア論理がオアゲート１１６で求められることでリスタート信号ＲＳＴＲが形成されるようになっている。さらに、上記入力バッファ１２１の出力信号は出力バッファ制御回路１１７に供給され、上記入力バッファ１２４の出力信号は出力バッファ制御回路１１５に供給されるようになっている。
【００５８】
上記出力バッファ制御回路１１５は、上記入力バッファ１２４の出力信号と、内部電源レディ信号ＲＤ２とに基づいて、出力信号ＤＯや、それを外部出力可能とするため出力イネーブル信号ＯＥを形成し、それを上記出力バッファ１１４に供給する。上記出力バッファ制御回路１１７は、上記入力バッファ１２１の出力信号と、内部電源レディ信号ＲＤ２とに基づいて、出力信号ＤＯや、それを外部出力可能とするため出力イネーブル信号ＯＥを形成し、それを上記出力バッファ１１８に供給する。
【００５９】
図１２には、上記出力バッファ制御回路１１５，１１７の構成例が示される。
【００６０】
図１２に示されるように上記出力バッファ制御回路１１５，１１７は、立ち上がりエッジ検出して遅延する立ち上がりエッジ遅延回路１２６、ノアゲート１２３、パルスエッジ検出回路１２７とを含んで成る。上記立ち上がりエッジ遅延回路１２６は、入力信号ＤＩを遅延するための遅延回路１２１と、この遅延回路１２１の出力信号と入力信号ＤＩとのアンド論理を得るアンドゲート１２２とを含んで成る。この立ち上がりエッジ遅延回路１２６の出力信号と内部電源レディ信号ＲＤ２とのオア論理がオアゲート１２３で求められる。このオアゲート１２３の出力信号は、出力データＤＯとして出力されるとともに、パルスエッジ検出回路１２７に伝達される。パルスエッジ検出回路１２７は、上記オアゲート１２３の出力信号のパルスエッジを検出する機能を有し、上記ノアゲート１２３の出力信号を遅延するための遅延回路１２４と、この遅延回路１２４の出力信号と上記ノアゲート１２３の出力との排他的論理和を得るためのゲート１２５とを含んで成る。このパルスエッジ検出回路１２７の出力信号は出力イネーブル信号ＯＥとされる。
【００６１】
上記の構成において、パッド３３のハイレベルは、プルアップ抵抗１２０とプルダウン抵抗３１との抵抗比により維持され、パッド３４のハイレベルは、プルアップ抵抗１２６とプルダウン抵抗３２との抵抗比により維持される。
【００６２】
パッド３３が他チップの駆動によりローレベルに遷移した場合、直ちにパルスエッジ検出回路１２７内の遅延回路１２４の遅延時間分だけ、出力バッファ１１７を駆動してローレベルをパッド３４に伝播させると共に、駆動素子１２５をオフさせて、プルアップ抵抗１２６の関与を排除する。このパッド３４の立ち下がり遷移は、出力バッファ１１４を介してパッド３３を一定期間ローレベルに駆動することになるが、駆動方向が他チップからの入力と同じローレベルであるため、何等不都合を生じない。
【００６３】
両パッド３３，３４がローレベルの場合において、パッド３３が他チップの駆動によりハイレベルに遷移した場合、それが立ち上がりエッジ遅延回路１２６で所定の時間遅延されてから出力バッファ１１８を介して一定時間パッド３４をハイレベルに駆動すると共に、駆動素子１２５を導通させることでプルアップ抵抗１２６を関与させ、出力バッファ１１８の駆動力が無くなってからもパッド３４の電位をハイレベルに保持する。このパッド３４の立上がり遷移は、出力バッファ１１４を介してパッド３３を一定期間ハイレベルに駆動するが、駆動方向が他チップからの入力と同じハイレベルのため、何等不都合を生じない。
【００６４】
入力端子がパッド３４とされた場合、つまり、パッド３４に入力信号が与えられた場合には、上記と逆方向に信号が伝播する。また、電源投入時のノード状態が許せば両端子のプルアップ時にはプルダウン抵抗の関与を排除させる回路を付加したり、また伝送線路が長い場合に出力バッファの駆動力をダンピングする回路を付加できる。
【００６５】
上記の構成によれば、パッド３３，３４に、信号入力用と信号出力用との双方の機能を持たせることができるので、換言すれば、パッド３３，３４をそれぞれ入出力兼用パッドとすることができるので、複数のモジュール構成チップ１１，１２，１３間のデイジーチェーン接続においては、パッド３３，３４の入出力方向を区別する必要がなくなるため、ボンディングオプションが不要となり、または内部にヒューズ等の記憶素子が不要となるため各チップを区別しなくてよくなりボンディングや組立て工程の簡素化を図ることができる。
【００６６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるメモリモジュールに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路装置に広く適用することができる。
【００６８】
本発明は、少なくとも、複数の半導体チップを含むことを条件に適用することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明にかかる半導体集積回路装置の一例とされるメモリモジュールの構成例ブロック図である。
【図２】図１に示される構成における主要部の動作タイミング図である。
【図３】上記メモリモジュールに含まれる上記モジュール構成チップにおける主要部の構成例回路図である。
【図４】図３に示される回路構成における主要部の動作タイミング図である。
【図５】複数のチップ間のボンディングにつての説明図である。
【図６】上記メモリモジュールに含まれる上記モジュール構成チップにおける主要部の別の構成例ブロック図である。
【図７】図６に示される回路構成を採用する場合のボンディング例の説明図である。
【図８】図６に示される回路構成を採用する場合のボンディング例の別の説明図である。
【図９】図６に示される回路構成を採用する場合のボンディング例の別の説明図である。
【図１０】図６に示される回路構成を採用する場合のボンディング例の別の説明図である。
【図１１】上記メモリモジュールに含まれる上記モジュール構成チップにおける主要部の別の構成例回路図である。
【図１２】図１１における主要部の構成例回路図である。
【符号の説明】
【００７０】
１ メモリモジュール
１０ モジュール制御チップ
１１〜１３ モジュール構成メモリチップ
３０ タイミング調整回路
３３，３４ パッド
６１ 正方向回路
６２ 逆方向回路
６３ 入出力方向選択回路
【特許請求の範囲】
【請求項１】
それぞれ制御信号により内部回路の活性・非活性化が可能とされる複数の半導体チップを含む半導体集積回路装置であって、
上記複数の半導体チップは、上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、且つ、上記複数の半導体チップのそれぞれは、取り込まれた上記制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含んで成ることを特徴とする半導体集積回路装置。
【請求項２】
上記半導体チップは、第１端子と第２端子とを含み、上記第１端子及び上記第２端子の一方が上記制御信号の入力用とされるとき、他方は上記制御信号の出力用とされる請求項１記載の半導体集積回路装置。
【請求項３】
有効状態にされることで上記第１端子から上記第２端子方向への信号伝達を可能とする正方向回路と、有効状態にされることで上記第２端子から上記第１端子方向への信号伝達を可能とする逆方向回路と、上記正方向回路と上記逆方向回路とを選択的に有効状態に制御可能な選択回路と、を含み、
上記正方向回路と上記逆方向回路とはそれぞれ上記タイミング調整回路を含んで成る請求項２記載の半導体集積回路装置。
【請求項４】
ボンディングにより上記選択回路の選択状態を決定可能な選択端子を含む請求項３記載の半導体集積回路装置。
【請求項５】
上記入力端子と出力端子に接続される入力信号のアクティブ極性への偏移を自律的に判断して、上記第１端子からのアクティブ極性への遷移を検知した場合には第１端子から第２端子の方向に信号を伝達し、上記第２端子からのアクティブ極性への遷移を検知した場合には第２端子から第１端子の方向に信号を伝達するようにする制御論理を含む請求項１記載の半導体集積回路装置。
【請求項６】
上記複数の半導体チップが積層され、積層される半導体チップ毎に上記第１端子と上記第２端子との入出力関係が異なる請求項２記載の半導体集積回路装置。
【請求項７】
上記第１端子と上記第２端子間の遅延は、チップ内部信号から当初の目的を果たすように調節可能とされた請求項１記載の半導体集積回路装置。
【請求項１】
それぞれ制御信号により内部回路の活性・非活性化が可能とされる複数の半導体チップを含む半導体集積回路装置であって、
上記複数の半導体チップは、上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、且つ、上記複数の半導体チップのそれぞれは、取り込まれた上記制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含んで成ることを特徴とする半導体集積回路装置。
【請求項２】
上記半導体チップは、第１端子と第２端子とを含み、上記第１端子及び上記第２端子の一方が上記制御信号の入力用とされるとき、他方は上記制御信号の出力用とされる請求項１記載の半導体集積回路装置。
【請求項３】
有効状態にされることで上記第１端子から上記第２端子方向への信号伝達を可能とする正方向回路と、有効状態にされることで上記第２端子から上記第１端子方向への信号伝達を可能とする逆方向回路と、上記正方向回路と上記逆方向回路とを選択的に有効状態に制御可能な選択回路と、を含み、
上記正方向回路と上記逆方向回路とはそれぞれ上記タイミング調整回路を含んで成る請求項２記載の半導体集積回路装置。
【請求項４】
ボンディングにより上記選択回路の選択状態を決定可能な選択端子を含む請求項３記載の半導体集積回路装置。
【請求項５】
上記入力端子と出力端子に接続される入力信号のアクティブ極性への偏移を自律的に判断して、上記第１端子からのアクティブ極性への遷移を検知した場合には第１端子から第２端子の方向に信号を伝達し、上記第２端子からのアクティブ極性への遷移を検知した場合には第２端子から第１端子の方向に信号を伝達するようにする制御論理を含む請求項１記載の半導体集積回路装置。
【請求項６】
上記複数の半導体チップが積層され、積層される半導体チップ毎に上記第１端子と上記第２端子との入出力関係が異なる請求項２記載の半導体集積回路装置。
【請求項７】
上記第１端子と上記第２端子間の遅延は、チップ内部信号から当初の目的を果たすように調節可能とされた請求項１記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−１６４８２２（Ｐ２００７−１６４８２２Ａ）
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願番号】特願２００５−３５５５５３（Ｐ２００５−３５５５５３）
【出願日】平成１７年１２月９日（２００５．１２．９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
【公開日】平成１９年６月２８日（２００７．６．２８）
【国際特許分類】
【出願日】平成１７年１２月９日（２００５．１２．９）
【出願人】（５０３１２１１０３）株式会社ルネサステクノロジ (4,790)
【Ｆターム（参考）】
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