【課題】 ＭＯＳ型トランジスタ素子のソース・ドレイン拡散層上のゲート絶縁膜を保護することで、ＭＯＳ型トランジスタ素子の工程中チャージアップ保護性能の向上を図る。
【解決手段】 Ｐ型ウェル２内のソース・ドレイン拡散層間に形成された、第１のゲート絶縁膜５およびゲート電極７を有するＭＯＳ型トランジスタ素子と、Ｐ型ウェル２内に形成された、第２のゲート絶縁膜６およびゲート電極７を有する第１のＭＯＳ型ダイオード素子と、Ｎ型ウェル３内に形成された、第２のゲート絶縁膜６およびゲート電極７を有する第２のＭＯＳ型半導体素子とからなり、第２のゲート絶縁膜６の耐圧は第１のゲート絶縁膜５の耐圧よりも低く設定され、それぞれのゲート電極７は互いに電気的に接続されている。 （もっと読む）

【課題】 単一のシリコンウェーハ中に形成した互いに異なる回路に多様な負性微分抵抗（ＮＤＲ）特性を付与できるように製造工程中または出荷後のフィールドでの通常動作中に最大電流対最小電流比（ＰＶＲ）値などの特性値を調整できるようにしたＮＤＲデバイスを提供する。
【解決手段】 互いに異なるＮＤＲモードを発現するように動作中に多様にＮＤＲ特性を変える過程を含むＮＤＲ素子の制御の方法を開示している。ＮＤＲ素子（シリコン利用のＮＤＲ ＦＥＴなど）に印加するバイアスの条件を変えることによって、最大電流対最小電流比（ＰＶＲ）値（またはそれ以外の特性）をＮＤＲ素子利用回路の所望の動作変化の実現のために動的に変えることができる。例えば、メモリ用または論理回路用では、動作電力の削減のために最小電流値を休止期間中に小さくすることができる。すなわち、適応型ＮＤＲ素子を慣用の半導体回路の中で有利に活用することができる。 （もっと読む）

【課題】 記憶情報に対する書き込み性能を向上させることができる不揮発性メモリを提供することにある。
【解決手段】 第１の制御トランジスタ２０、メモリトランジスタ２１、第２の制御トランジスタ２２及びメモリトランジスタ２１の順に繰り返し直列された回路を有し、制御トランジスタはオンされることにより前記直列方向とは交差する方向に反転層２３を形成し、第１の制御トランジスタによる反転層と読み出し書き込み回路５０との接続を選択回路５１で選択する。メモリトランジスタに隣接する両側の制御トランジスタをオンさせて読出しを行い、第２の制御トランジスタの左右両側の第１の制御トランジスタをオンさせて左右一方のメモリトランジスタを介して他方のメモリトランジスタに書き込みを行なう。選択回路は同じメモリトランジスタに対する読出しと書き込みには同じ読出し書き込み回路を使用するように読出し書き込み回路と反転層を接続する。 （もっと読む）

ナノ対応可能なメモリデバイスおよび異方性電荷運搬アレイ用の方法および装置が、記載される。一局面において、メモリデバイスは、基板と、基板のソース領域と、基板のドレイン領域とを含む。ナノエレメントの集団が、基板上のチャネル領域より上に堆積される。このナノエレメントの集団は、一実施形態において、金属量子ドットを含む。トンネル誘電体層が、チャネル領域の上に横たわる基板上に形成され、金属マイグレーションバリア層が、誘電体層全体にわたって堆積される。ゲートコンタクトは、ナノエレメントの薄膜全体にわたって形成される。ナノエレメントは、横への電荷移動を低減できる。メモリデバイスは、シングルステートまたはマルチステートのメモリデバイスであり得る。複数の離散的なエネルギレベルを有する１つ以上の量子ドットまたは分子を備えるマルチステートメモリデバイスにおいて、そのデバイスを充放電する方法が開示される。
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