【課題】近接セル間干渉の影響を低減した半導体記憶装置を提供する。
【解決手段】シリコン基板４上に第一の絶縁膜５ａを介して面方向に所定間隔で形成された浮遊ゲート６ａ層と、当該浮遊ゲート６ａ層上に第二の絶縁膜９を介して形成された制御ゲート１０ａ層とを備えることとし、シリコン基板４上の浮遊ゲート６ａ層間に第三の絶縁膜５ｂを介して選択エピ層１２が形成されるようにする。このような構成とすることにより、浮遊ゲート６ａ層間の静電容量を低減させ、隣接セル間干渉の影響を低減することが可能となる。 （もっと読む）

【課題】フィンに傾斜した角度で伸張する制御ゲート電極を有する不揮発性メモリ素子を提供する。
【解決手段】ボディ及びボディからそれぞれ上向きに突出して互いに対向して離隔された一対のフィンを備える半導体基板を備え、制御ゲート電極は、一対のフィンの外側面の少なくとも一部分上を覆い、一対のフィンの上部を一対のフィンに傾斜した角度で横切って伸張し、一対のゲート絶縁膜は、制御ゲート電極と一対のフィンとの間にそれぞれ介在され、一対のストレージノード膜は、一対のゲート絶縁膜と制御ゲート電極との間の少なくとも一部分にそれぞれ介在される不揮発性メモリ素子である。 （もっと読む）

【課題】不揮発性記憶装置の動作方法を提供する。
【解決手段】半導体基板に形成されて、それらの間にチャネル領域を画定するソース領域及びドレイン領域、チャネル領域上に積層されたトンネル絶縁膜、電荷保存層及び制御ゲート電極を備える記憶セルを有する不揮発性記憶装置の動作方法は、ゲート電極に負電圧を印加し、ソース領域及びドレイン領域のうち、少なくとも１つに正電圧を印加して、トンネル絶縁膜内に正孔を注入するステップと、トンネル絶縁膜内に注入された正孔は、トンネル絶縁膜内にトラップされた負電荷と再結合して、トンネル絶縁膜内の負電荷を除去するステップと、を含む。これにより、トンネル絶縁膜内にトラップされた電子を除去することにより、書き込み／消去サイクルが行われる間にトンネル絶縁膜に蓄積される電子の数が著しく減少して、データ変化の少ない高信頼性を有する。 （もっと読む）

【課題】ＮＡＮＤ型メモリアレイにおけるメタル配線の狭ピッチを解消する。
【解決手段】半導体記憶装置（１）は、複数のメモリブロック（ＢＬＯＣＫ＿Ａ，ＢＬＯＣＫ＿Ｂ）と、複数のメモリブロックが共有する複数の主ビット線（ＧＢＬ＜ｎ−１＞，ＧＢＬ＜ｎ＞）を有する。メモリブロックは、複数の不揮発性メモリセル（ＱＭ）が直列接続された複数列のセルストリング（ＳＴＲＧ＿Ａ）と、セルストリングの一端をソース線（ＳＬ＿Ａ）に接続しゲート制御線（ＳＧＳ＿Ａ）が複数列のセルストリング間で共通化されたソース線接続トランジスタ（ＱＭ）と、異なるセルストリングの他端を同一の主ビット線に接続可能とするビット線接続トランジスタ（ＱＢ１＿Ａ，ＱＢ２＿Ａ）とを有し、ビット線接続トランジスタのゲート制御線（ＳＧＢ１＿Ａ，ＳＧＢ２＿Ａ）は前記異なるセルストリングに対応するもの同士で相違される。 （もっと読む）

【課題】プログラムベリファイ時に多数ビットを同時にベリファイ可能にして書き込み動作の高速化を図る。
【解決手段】メモリセルアレイ１１のＮウェルに形成したメモリセルＴｒｍのソース線ＳＬを、ブロック内ソース線であるカラムソース線ＣＳＬおよびブロックソース線ＢＳＬで共通に接続するとともにブロックソースセレクトゲートＢＳＳＧを介してブロック外ソース線ＭＳＬに接続する。このブロック外ソース線ＭＳＬは最上層のメタル層でＹ軸（ビット線方向）に延びるように配線する。プログラムベリファイ時にカラムラッチの出力でビット線から書き込み完了のメモリセルを介して流れるセル電流をこのブロック外ソース線ＭＳＬでバイパスさせる。 （もっと読む）

【課題】メモリセルが微細化されても十分な動作マージンを確保できるようにすること。
【解決手段】基板１上の第１の領域に配設されたセレクトゲート３と、第１の領域に隣接する第２の領域に配設されたフローティングゲート６と、第２の領域と隣接する第３の領域に配設された第１の拡散領域７と、フローティングゲート６の上に配設されたコントロールゲート１１と、基板１、セレクトゲート３、第１の拡散領域７、及びコントロールゲート１１に印加される電圧を制御する駆動回路２２と、を備える。駆動回路２２は、書き換え動作の際、電圧を制御することにより、選択されたコントロールゲート１１に接続されているビットを、ディプレッション状態を含む低しきい値電圧状態にする第１制御と、ビット毎に所望のエンハンスメント状態の低しきい値電圧状態、又は高しきい値電圧状態に設定する第２制御と、を行う。 （もっと読む）

【課題】標準Ｃ−ＭＯＳプロセスの製造工程を変更せずに製造可能であり、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。
【解決手段】負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路一対を有して、それらをスタティックラッチ形態に接続してフリップフロップを構成し、このフリップフロップの入出力部Ｐ１，Ｐ２とビットラインＢＬＴ，ＢＬＢとの間にトランスファゲートＴ１３，Ｔ２３を接続し、さらにフリップフロップの２つの入出力部Ｐ１，Ｐ２にバッファ回路であるＣ−ＭＯＳインバータＩＮＶ１，ＩＮＶ２を接続する。また、フリップフロップの２つの負荷トランジスタＴ１１，Ｔ２１のソースと電源ラインＶＣＣとの間にリーク電流遮断素子Ｔ１６，Ｔ２６を設け、書き込み時にＴ１６，Ｔ２６を遮断する。 （もっと読む）

【課題】コンパクトなエネルギー分布と高い注入効率をもって輸送を行う電荷キャリアを有する導体−材料系を半導体デバイス、メモリセルおよびメモリアレイに適用する方法及び装置を提供する。
【解決手段】ある実施形態では、導体−材料系は、帯域通過フィルタ機能、電荷フィルタ機能、分圧器機能、質量フィルタ機能を電荷キャリアの流れに提供する導体−フィルタ系である。別の実施形態では、導体−材料系は、電荷キャリアを捕集するために影像力障壁低下効果を提供する導体−絶縁体系である。電荷注入系は前記導体−フィルタ系を含み、前記導体−絶縁体系がさらに設けられる、半導体デバイスおよび不揮発性メモリデバイスのための、電荷のフィルタ処理、注入、捕集の方法および装置。さらに、メモリセルおよびアレイ構造に基づく装置およびその製造方法。 （もっと読む）

【課題】トラップの電子の捕獲、放出によるしきい値電圧の変動を小さくすることができる半導体装置を得る。
【解決手段】半導体基板１１と、この半導体基板１１の表面上にゲート絶縁膜を介して形成されて半導体基板１１中での電荷の移動を電気的に制御する少なくとも１つのゲート電極１３とを備えた半導体装置であって、半導体基板１１は、不純物が添加された半導体で構成され、不純物の濃度が表面の位置で最も低く表面から深い位置となるほど高くなるようにされている。チャネル界面の不純物濃度のみ低下させ、基板１１の奥の濃度を上昇させることで、しきい値電圧Ｖｔｈを所定の電圧に保ちながら、導電チャネルを流れる電流の不均一性を緩和してトラップによるしきい値変動ΔＶｔｈを抑制することができる。 （もっと読む）

【課題】不揮発性メモリセルを消去命令に応じて過剰に消去することを保護する方法および装置を開示する。
【解決手段】電荷捕捉メモリセルを消去する方法であって、複数の電荷捕捉メモリセルを消去するために命令に応じてそれぞれが閾値電圧と関連した電荷捕捉構造、プログラミングされた状態および消去された状態を有し、第一バイアス処置を複数の電荷捕捉メモリセルの電荷捕捉メモリセルをプログラミングするために適用することと、第二バイアス処置を複数の電荷捕捉メモリセルで消去された状態を確立するために適用することを含み、前記の複数の電荷捕捉メモリセルの各電荷捕捉メモリセルの電荷捕捉構造がプログラミングされた状態よりも消去された状態で高い正味電子電荷を有することを特徴とする方法。 （もっと読む）

隣接するフローティングゲートに蓄積される電荷による電界の結合のために、不揮発性メモリセルのフローティングゲート上に蓄積される見かけの電荷のシフトが発生することがある。見かけの電荷のシフトは、見かけの閾値電圧を引き上げ、結果的にメモリセルの検出された伝導電流を引き下げることによって読み出しエラーにつながることがある。選択されたメモリセルに対する読み出しプロセスでは、１つ又は複数の隣接したメモリセルの状態を考慮に入れる。隣接するメモリセルが所定のプログラム状態のセットの１つ以上にある場合、選択されたメモリセルの見かけの伝導電流を上昇させるために補償電流を提供できる。プログラムされた隣接メモリセルのビットラインと選択されたメモリセルのビットラインの間で補償電流を誘発するために、プログラムされた隣接するメモリセルのビットラインに初期化電圧が与えられる。
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本発明は、トランジスタと導線（１１）とを含む半導体集積回路に関するものである。このトランジスタは、第１ソース／ドレイン電極（１）と、第２ソース／ドレイン電極（２）と、ゲート電極とを備えている。この導線（１１）は、少なくともゲート絶縁膜によって、半導体基板から電気的に絶縁されており、トランジスタ形成領域においてゲート電極として機能している。この導線（１１）は、トランジスタ形成領域において、第１方向（Ｘ方向）に延びている。本発明では、第２ソース／ドレイン電極（２）は、第１ソース／ドレイン電極（１）に対して第１方向（Ｘ方向）にずれて配置されている。このように構成されたトランジスタは、第１および第２ソース／ドレイン電極の対向する２つのコーナ領域（１ａ、２ａ）間の領域にのみ形成される反転チャネル（Ｋ１）を備えている。本発明の反転チャネルの幅は、従来のトランジスタの反転チャネルよりも、大幅に幅を縮小できるため、微細化された半導体回路を実現できる。
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【課題】アクティブ領域に複数層のドーピング層を有する電荷トラップフラッシュメモリセルとこれを利用したメモリアレイ及びその動作方法の提供。
【解決手段】電荷トラップメモリセルの構造は、従来とは異なり、アクティブ領域に複数層のドーピング層を適切に形成したことにその特徴がある。前記複数層のドーピング層により、ソース／ドレイン領域とＰＮ接合を成す部分においては、電子がバンド間トンネリングとなるように誘導し、前記トンネルリングされた電子を所定の逆バイアス状態で加速させてアバランシュ現象が起こるようにする。従って、メモリアレイの動作は、前記アバランシュ現象により生成されたホールを各メモリセルの多重誘電層に注入させる方式でプログラムし、イレース時にはＦ−Ｎトンネルリングによりチャンネルにある電子を前記各セルの多重誘電層に注入させる方式で行うことになる。 （もっと読む）

【課題】 半導体装置の性能や製造歩留まりを向上させる。
【解決手段】
半導体基板に相変化メモリと相変化メモリ以外の不揮発性メモリとを含む半導体集積回路を形成した（ステップＳ１）後、プローブ検査などの検査工程を行い（ステップＳ２）、検査の結果に応じて、相変化メモリ以外の不揮発性メモリにデータの格納を行う（ステップＳ３）。この際、相変化メモリにはデータを格納しない。それから、ダイシングなどにより半導体基板を切断して半導体チップに個片化し（ステップＳ４）、個片化された半導体チップを半導体パッケージ化する（ステップＳ５）。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】下部ワードラインと、下部ワードラインの上部に形成されフローティング状態を維持するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの上部に形成されデータが格納されるチャージトラップインシュレータと、チャージトラップインシュレータゲートの上部に下部ワードラインと平行に形成された上部ワードラインと、フロートチャンネルの両側に形成されたＮ型ドレイン領域及びＮ型ソース領域とを含むことを特徴とする。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】チャージトラップインシュレータに格納されたデータがビットラインに出力される直列に連結された多数のメモリセルと、第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、第２の選択信号の状態に従いセンシングラインと複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。 （もっと読む）

【課題】通常ＣＭＯＳプロセスの製造工程を全く変更せず、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。
【解決手段】ＭＯＳトランジスタのソース、ウエル、基板もしくは深いウエルから構成される縦型バイポーラトランジスタにおいて、ウエルをベースとして順バイアスを印加し、基板もしくは深いウエルから注入される少数キャリアを加速してホットキャリア化し、コレクタとなるソース近郷のサイドスペーサへ注入・トラップさせて書込みを行う。トランジスタの絶縁膜サイドスペーサを電荷蓄積領域とすることにより、リテンション等の性能がゲート酸化膜厚に依存しないため、１００ｎｍ以下の微細ＣＭＯＳトランジスタプロセスにおいても、製造工程を全く変更することなく製造可能となる。 （もっと読む）

【課題】 微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。そして、第３ウェル５の深さＬ１を、第２ウェルの第２部分９の深さＬ２よりも浅くする。 （もっと読む）

【課題】 ＭＯＳ型ダイオード素子等を用いた工程中チャージアップ保護素子のゲート絶縁膜の定電圧ＴＤＤＢ寿命を確保する。
【解決手段】 Ｎ型半導体基板１上に、Ｎ型ウェル２で互いに電気的に分離された、第１のＰ型ウェル３と第２のＰ型ウェル４および素子分離膜５が形成されている。第１のＰ型ウェル３上に、第１のゲート絶縁膜６とゲート電極８からなるＭＯＳ型トランジスタが形成され、第２のＰ型ウェル４上に、第２のゲート絶縁膜７とゲート電極８からなるＭＯＳ型ダイオード素子が形成されている。第２のＰ型ウェル４に印加する第１の電圧を、第１のゲート電極８に印加する第２の電圧と第１のＰ型ウェル３に印加する第３の電圧との間の電圧に設定する回路を備えている。 （もっと読む）

【課題】 エージングデバイスを用いてμバッテリーの寿命を延長する。
【解決手段】 ソースが入力端に接続され、第１の寿命τ１でオンし、第２の寿命τ２（＞τ１）でオフする第１のエージングデバイス３１ａと、ソースが入力端に接続され、ゲートがエージングデバイス３１ａのドレインに接続され、ドレインがエージングデバイス３１ａのゲートに接続され、第３の寿命τ３でオンし、第４の寿命τ４（＞τ３）でオフする第２のエージングデバイス３１ｂと、エージングデバイス３１ａのドレインと出力端との間に挿入され、エージングデバイス３１ａがオンの時にオンし、エージングデバイス３１ｂがオンの時にオフする第１のスイッチ素子３３ａと、エージングデバイス３１ｂのドレインと出力端との間に挿入され、エージングデバイス３１ｂがオンの時にオンし、エージングデバイス３１ａがオンの時にオフする第２のスイッチ素子３３ｂとを備えた。 （もっと読む）