【課題】カップリング比の低下を抑制できる不揮発性メモリセルを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、基板１と、基板１上に設けられ、複数の不揮発性のメモリセルとを備え、前記メモリセルは、トンネル絶縁膜２、浮遊ゲート電極３、制御ゲート電極５、電極間絶縁膜４、電極側壁絶縁膜８とを備え、電極間絶縁膜４は、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち両端領域を除いた中央領域に設けられ、第１の誘電率を有する第１の絶縁膜４₁ と、浮遊ゲート電極３と制御ゲート電極５との対向領域のうち前記両端領域に設けられ、かつ、前記両端領域の外に突出している第２の誘電率を有する第２の絶縁膜４₂ とを含み、第１の誘電率は第２の誘電率よりも高く、第２の誘電率はシリコン窒化膜の誘電率よりも高い。 （もっと読む）

【課題】薄膜化しても書き込み／消去を繰り返したときの耐性（エンデュランス特性）が悪化しないトンネル絶縁膜を有する半導体記憶装置を提供することを可能にする。
【解決手段】半導体基板２と、半導体基板上に形成され、第１シリコン酸窒化層８ｂ、シリコン窒化層８ｂ、および第２シリコン酸窒化層８ｃの積層構造を有するシリコン酸窒化膜８と、シリコン酸窒化膜上に形成されたシリコンリッチなシリコン酸化膜１０とを備えた第１絶縁膜６と、第１絶縁膜上に形成された電荷蓄積層１２と、電荷蓄積層上に形成された第２絶縁膜１４と、第２絶縁膜上に形成された制御ゲート１６と、を備えている。 （もっと読む）

【課題】第２のゲート絶縁膜の破壊や絶縁性能劣化を防止できるように構成する。
【解決手段】シャント領域Ｒ３における素子領域Ｓａの幅のみをセルアレイ領域Ｒ１における素子領域Ｓａの幅に比較して広く構成する。また、素子領域Ｓａの上にそれぞれ浮遊ゲート電極ＦＧおよびダミーゲート電極ＤＧを同一幅で自己整合的に構成すると共に、これらの浮遊ゲート電極ＦＧおよびダミーゲート電極ＤＧを覆うように導電層間絶縁膜１０を形成し、その上に制御ゲート電極ＣＧを構成している。 （もっと読む）

【課題】オフセルでのリーク電流が抑えられ、低コストで作製し易い書込み可能型読出し専用メモリを提供する。
【解決手段】半導体基板１に設けられた複数のメモリセルＭＣ₁を備え書込み可能型読出し専用メモリを構成するにあたり、半導体基板１上に第１ゲート絶縁膜９を介して配置された選択ゲート電極１１と、半導体基板１上に第２ゲート絶縁膜１３を介して配置された浮遊ゲート電極１５と、選択ゲート電極１１を挟んで互いに対峙する第１不純物拡散領域７ａおよび第２不純物拡散領域７ｂと、浮遊ゲート電極１１を挟んで第２不純物拡散領域に対峙する第３不純物拡散領域７ｃとにより個々のメモリセルを形成し、かつ第１不純物拡散領域７ａ、第２不純物拡散領域７ｂ、および第３不純物拡散領域７ｃの各々をＰ型不純物拡散領域とすると共に、浮遊ゲート電極１５での閾値電圧の絶対値を選択ゲート電極１１での閾値電圧の絶対値よりも大きくする。 （もっと読む）

【課題】素子分離絶縁膜の埋め込みアスペクトを小さくしてメモリセルの素子分離幅を小さくすることが可能な高密度不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、複数のトレンチ溝内に素子分離絶縁膜が埋設された素子分離領域２３と、前記素子分離領域２３によって電気的に分離された複数の半導体領域３０と、前記半導体領域３０上に第１のゲート絶縁膜２４を介して形成された電荷蓄積層２７と、前記電荷蓄積層２７上に第２のゲート絶縁膜２８を介して形成された制御ゲート２９とを有する不揮発性半導体記憶装置において、前記電荷蓄積層２７は２層以上の導電層の積層構造となっており、そのうちの最下層の導電層２５の側端部位置が前記トレンチ溝壁位置と一致し、最上層の導電層２６の幅は、最下層の導電層２５の幅より広く、前記素子分離絶縁膜の上面と前記電荷蓄積層２７の最上層の上面とが一致していることを特徴とする。 （もっと読む）

【課題】ゲート間絶縁膜に発生するリーク電流の増大なく、カップリング比を向上させる。
【解決手段】本発明の例に係る不揮発性半導体メモリは、第１及び第２拡散層１２，１３と、第１及び第２拡散層１２，１３の間に形成されるチャネルと、チャネル上に形成されるゲート絶縁膜１４と、ゲート絶縁膜１４上に形成されるフローティングゲート電極１５と、フローティングゲート電極１５上に形成されるゲート間絶縁膜１６と、ゲート間絶縁膜１６上に形成されるコントロールゲート電極１７とを備え、ゲート間絶縁膜１６のチャネル長方向の端部がフローティングゲート電極１５の側面又はコントロールゲート電極１７の側面よりも内側に存在する。 （もっと読む）

【課題】ゲート電極中に含まれる不純物の拡散を防止することができ、さらに、ゲート絶縁膜の信頼性及びホットキャリア耐性を向上させることができる半導体装置及びその製造方法を得る。
【解決手段】Ｎ型シリコン基板１上にゲート酸化膜３６およびＰ+型ゲート電極３５を形成する。Ｐ+型ゲート電極３５の両側にソース／ドレイン領域６を形成する。ゲート酸化膜３６およびＰ+型ゲート電極３５中には窒素がドープされ、窒素ドーピング領域３０が形成される。 （もっと読む）

【課題】非選択メモリセルへの誤書き込みを防止するとともに、集積度が向上した半導体記憶装置を提供すること。
【解決手段】半導体記憶装置１００は、複数本のビット線と複数本のビット線に交差する複数本のワード線と所定本数のワード線間のソース線とビット線に接続された第１選択トランジスタ及びソース線に接続された第２選択トランジスタを有し、第１選択トランジスタに一端が接続され、ワード線に第１制御電極が接続され、複数の電気的消去型不揮発性メモリセルを直列に接続したメモリセル列を有するメモリセルユニットと、メモリセル列の他端のメモリセルと第２選択トランジスタとの間に電気的に直列に接続され、他端のメモリセルがデータ書き込み動作の非選択状態において、他端のメモリセルの第１制御電極に印加される電位と第２選択トランジスタの第２制御電極に印加される電位との中間電位が第３制御電極に印加されるトランジスタとを備えている。 （もっと読む）

【課題】トンネル絶縁膜の膜質の劣化を防止し、且つメモリセルアレイ及び周辺回路の動作速度の低下を防止する不揮発性半導体記憶装置を提供する。
【解決手段】複数個のメモリセルトランジスタ及びそのメモリセルトランジスタを選択する選択トランジスタを配置したメモリセルアレイと、メモリセルアレイを制御する周辺回路とを備える半導体記憶装置であって、メモリセルトランジスタは、ゲート絶縁膜１２と、ゲート絶縁膜１２上の浮遊ゲート電極１３と、浮遊ゲート電極１３上に配置され、半導体記憶装置のデータ書込み及びデータ消去動作における電界印加時の通過電荷量がゲート絶縁膜１２より多い電極間絶縁膜１４と、電極間絶縁膜１４上の制御ゲート電極１５とを備える。 （もっと読む）

【課題】ＩＰＤリークの抑制によりメモリセルの微細化を実現する。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、半導体基板１１と、半導体基板上１１の第１絶縁層１３と、第１絶縁層１３上のフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧ上の第２絶縁層１５と、第２絶縁層１５上のコントロールゲート電極ＣＧとを備え、フローティングゲート電極ＦＧは、第１絶縁層１３に接触する第１金属層１４ａと、第２絶縁層１５に接触する第２金属層１４ｂと、第１及び第２金属層１４ａ，１４ｂの間の半導体層１４ｃとから構成される。 （もっと読む）

【課題】動作信頼性を向上出来る半導体記憶装置を提供すること。
【解決手段】半導体基板１の（００１）面上に形成され、データ保持可能な電荷蓄積層ＦＧを有するｎ型の第１ＭＩＳトランジスタ３と、電流経路が直列接続された３個以上の前記第１ＭＩＳトランジスタ３を含むメモリセルブロック２１とを具備し、前記第１ＭＩＳトランジスタ３におけるソースＳからドレインＤに沿った方向は、前記半導体基板１の［００１］方向と［０１０］方向とのいずれかに平行である。 （もっと読む）

【課題】短チャネル特性に優れ、書き込み特性及び保持特性に優れる不揮発性半導体記憶装置及び製造方法。
【解決手段】半導体領域１０と、半導体領域１０に配置され，列方向に延伸する素子分離領域１３と、素子分離領域１３に挟まれた半導体領域１０上に配置され，行方向に沿う断面が凸部形状を有する選択エピタキシャル成長層１２と、選択エピタキシャル成長層１２に配置されたソース／ドレイン領域と、素子分離領域１３に挟まれ，ソース／ドレイン領域間の選択エピタキシャル成長層１２上に配置されたゲート絶縁膜１４と、素子分離領域１３に挟まれ，ゲート絶縁膜１４上に配置されたフローティングゲート電極層１５と、フローティングゲート電極層１５，及び素子分離領域１３の上部表面に配置されたゲート間絶縁膜１６と、ゲート間絶縁膜１６上に配置され，行方向に延伸するコントロールゲート電極層１７とを備える。 （もっと読む）

【課題】 制御電極と電荷蓄積層との間の絶縁膜を改善することにより、優れた半導体装置を提供する。
【解決手段】 半導体基板１１と、半導体基板上に形成された第１の絶縁膜１２と、第１の絶縁膜上に形成された電荷蓄積層１３と、電荷蓄積層上に形成された第２の絶縁膜２０と、第２の絶縁膜上に形成された制御電極２１とを備えた半導体装置であって、第２の絶縁膜は、下層シリコン窒化膜２０４と、下層シリコン窒化膜上に形成された下層シリコン酸化膜２０１と、下層シリコン酸化膜上に形成され且つ金属元素を含有した７よりも高い比誘電率を有する中間絶縁膜２０２と、中間絶縁膜上に形成された上層シリコン酸化膜２０３と、上層シリコン酸化膜上に形成された上層シリコン窒化膜２０５とを含む。 （もっと読む）

【課題】 浮遊ゲート電極と制御ゲート電極との間の電界集中、および、隣接セル間干渉を抑制できる、浮遊ゲート電極および制御ゲート電極を含む不揮発性半導体メモリを備えた半導体装置を提供すること。
【解決手段】 半導体装置は、第１のメモリセルＣ１は、第１の島状領域１０８₁ と、第１の導電性スペーサ１０７₁ とを備え、第２のメモリセルは、第２の島状領域１０８₂ と、第２の導電性スペーサ１０７₂ とを備え、メモリセルＣ１，Ｃ２は、ゲート電極間絶縁膜１１１と、制御ゲート電極１１２とをさらに備え、ゲート電極間絶縁膜１１１の下部先端は、浮遊ゲート電極１０２₁ ，１０２₂ の下面よりも低い位置にあり、制御ゲート電極１１２の下部先端は、浮遊ゲート電極１０２₁ ，１０２₂ の下面と同じ位置もしくはそれよりも低い位置にある。 （もっと読む）

【課題】書き込み特性及び電荷保持特性に優れた不揮発性半導体記憶装置を提供することを目的とする。
【解決手段】一対の不純物領域の間にチャネル形成領域を形成する半導体基板と、その上層部に、第１の絶縁層、浮遊ゲート電極、第２の絶縁層、制御ゲート電極を設ける。浮遊ゲート電極は少なくとも二層構造とし、第１の絶縁層に接する第１の浮遊ゲート電極は、半導体基板のバンドギャップより小さいことが好ましい。また、第２の浮遊ゲート電極は、金属材料若しくは合金材料又は金属化合物材料で形成されていることが好ましい。半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲート電極の伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 （もっと読む）

【課題】セル間干渉効果による閾値変動なく、カップリング比を向上させる。
【解決手段】本発明の例に関わる不揮発性半導体メモリは、フローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧとを持つスタックゲート構造の第１及び第２メモリセルを備え、第１及び第２のメモリセルのフローティングゲートＦＧ１，ＦＧ２は、それぞれ、第１部分ＦＧ１と、第１部分ＦＧ１上に配置され、コントロールゲートＣＧが延びる方向における幅が第１部分ＦＧ１のそれよりも狭い第２部分ＦＧ２とから構成され、第１及び第２メモリセルの第１部分ＦＧ１の間の第１スペースには、１種類の絶縁体が満たされ、第１及び第２メモリセルの第２部分の間の第２スペースには、その１種類の絶縁体の誘電率よりも高い誘電率を持つ誘電体を介してコントロールゲートＣＧが配置される。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】ＳＯＩ半導体基板１と、素子分離層３８と、トランジスタ形成領域１０に形成されたＭＯＳＦＥＴ８と、キャパシタ形成領域に形成されたＭＯＳキャパシタ９とを備えた半導体記憶装置であって、ＭＯＳＦＥＴ８はゲート絶縁膜と、ゲート酸化膜上に形成されたフローティングゲート電極１３と、ソース層１６およびドレイン層１７と、チャネル領域に接しチャネル領域に拡散された不純物と同じ型の不純物を高濃度に拡散させた高濃度拡散層１９と、高濃度拡散層１９とソース層１６とを覆うシリサイド層とを有し、ＭＯＳキャパシタ９はソース層１６と同じ型の不純物を高濃度に拡散させたキャパシタ電極２１を有し、ＭＯＳキャパシタ９のキャパシタ電極２１をＭＯＳＦＥＴのフローティングゲート電極１３の端部にゲート絶縁膜を挟んで対向配置する。 （もっと読む）

【課題】制御電極と浮遊電極との間の容量結合性を確保しつつ、隣り合う浮遊電極間容量を低減できる不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】半導体層と、半導体層の上に設けられたゲート絶縁膜と、ゲート絶縁膜の上に設けられた浮遊電極と、浮遊電極の上面に対向して設けられた制御電極と、浮遊電極の上面と制御電極との間に介在された第１の誘電体膜と、浮遊電極の側面に隣接して設けられ、第１の誘電体膜よりも比誘電率が小さい誘電体からなる第２の誘電体膜と、を備えている。 （もっと読む）

【課題】
本発明の課題は、メモリセルに高誘電体材料である希土類酸化物、希土類窒化物、または希土類酸窒化物の電極間絶縁膜を用いた場合、電極間絶縁膜の後工程の熱処理による膜質劣化を抑制して、セル動作特性の良好な不揮発性半導体メモリ装置およびその製造方法を提供することにある。
【解決手段】
本発明は、トンネル絶縁膜２、Ｓｉ系半導体材料の浮遊ゲート電極３、希土類酸化物、希土類窒化物、または希土類酸窒化物の電極間絶縁膜１２、制御ゲート電極１３を具備する不揮発性半導体メモリ装置のメモリセルにおいて、浮遊ゲート電極３と電極間絶縁膜１２との間に金属シリサイド膜１０を具備する。 （もっと読む）

【課題】全容量に対するフローティングゲートとコントロールゲート間の容量比を向上させ、かつ、読み出し作動時の信頼性を向上させること。
【解決手段】基板１上の第１の領域に配設されたセレクトゲート３ａと、第１の領域に隣接する第２の領域に配設されたフローティングゲート６ａと、第２の領域と隣接する第３の領域に配設された第２の拡散領域７ｂと、フローティングゲートの上に配設されたコントロールゲート１１と、を備える。セレクトゲート３ａとフローティングゲート６ａの間の容量は、基板１とフローティングゲート６ａの間の容量よりも小さくなるように構成される。セレクトゲート３ａとフローティングゲート６ａの間のサイドウォール１４ａの厚さは、基板１とフローティングゲート６ａの間の絶縁膜５の膜厚より厚くなるように構成される。 （もっと読む）