【課題】本発明は、制御電極からのリーク電流を抑制しつつ、制御電極と電荷蓄積層との間の所定のカップリング比を確保することができる半導体装置および半導体装置の製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に形成されたトレンチ内に設けられた素子分離絶縁領域と、前記半導体基板と前記素子分離絶縁領域に対向して設けられた制御電極と、前記半導体基板と前記制御電極との間に設けられた電荷蓄積層と、前記半導体基板と前記電荷蓄積層との間に設けられたトンネル絶縁膜と、前記電荷蓄積層と前記制御電極との間に設けられた第１のブロック層と、前記第１のブロック層に隣接し、前記素子分離絶縁領域と前記制御電極との間に設けられた第２のブロック層とを備え、前記第２のブロック層の比誘電率は、前記素子分離絶縁領域の比誘電率よりも大きいことを特徴とする半導体装置が提供される。 （もっと読む）

【課題】フローティングゲート電極とコントロールゲート電極を積層したスタックゲート構成において、トンネル絶縁膜と電極間絶縁膜を改良した不揮発性半導体メモリ装置を提供する。
【解決手段】第１導電型の半導体基板１０の主面上にトンネル絶縁膜１１を介して選択的に形成されたフローティングゲート電極１２と、フローティングゲート電極１２上に電極間絶縁膜１３を介して形成されたコントロールゲート電極１４と、各ゲート電極１２，１４に対応して基板１０の主面に形成された第２導電型のソース・ドレイン領域１５とを備えた不揮発性半導体メモリであって、トンネル絶縁膜１１は、少なくとも２種の金属元素（Ａｌ，Ｈｆ）と酸素（Ｏ）を含む高誘電体膜であり、膜の厚さ方向に対して金属元素の組成が連続的に変化し、かつ対称的な分布を有する。 （もっと読む）

【課題】標準ＣＭＯＳプロセスで製造できる１層ポリシリコンのセル構造の不揮発性半導体メモリ素子を提供する。
【解決手段】半導体基板ＳＵＢ上に形成されたフローティングゲートＦＧ、ドレインＤ及びソースＳからなるトランジスタ構成の不揮発性半導体メモリ素子であって、ソースＳ・ドレインＤ間に電圧を印加して電荷をフローティングゲートＦＧに注入して蓄積すると共に、フローティングゲートＦＧに蓄積された電荷の消去時に、半導体基板ＳＵＢとドレインＤ又はソースＳ間に電圧を印加し、バンド・バンド間によるホットホールを半導体基板ＳＵＢ中に発生させ、ホットホールによりフローティングゲートＦＧに蓄積された電荷を消去するように構成された不揮発性半導体メモリ素子。 （もっと読む）

【課題】電荷トラップの溜まりを防止して書き換え回数を増加させる。
【解決手段】メモリセルＭＣは、半導体基板１０と、この半導体基板上に形成された第１のゲート絶縁層１１と、半導体基板１０上に第1のゲート絶縁層１１を介して形成された浮遊ゲート１２と、この浮遊ゲート１２上に形成された第２のゲート絶縁層１３と、浮遊ゲート１２上に第２のゲート絶縁層１３を介して形成された制御ゲート１４とを有する。メモリセルアレイは、このメモリセルＭＣを、複数マトリクス状に配列することにより構成されている。第１のゲート絶縁層１１は第１の空洞層となっている。 （もっと読む）

メモリセルを開示する。メモリセルは、第１ワイヤ状チャネル構造と、第１ワイヤ状チャネル構造の外周面を囲む電荷トラップ構造を備え、電荷トラップ構造は、２つの電荷トラップ部分構造を有する。各電荷トラップ部分構造は、電荷を蓄積可能な異なる材料で形成されている。メモリセルの製造方法も開示する。 （もっと読む）

【課題】高いカップリング比が得られる不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１上に第１ゲート絶縁膜１２を介して第１ゲート電極１３を形成する工程と、第１ゲート電極１３に側壁膜１４を形成し、素子分離領域１１ｂに異方性エッチングにより素子分離溝を形成し、等方性エッチングにより素子領域１１ａをスリム化し、素子領域１１ａの幅Ｗ１を第１ゲート電極１３の幅Ｗ２より小さくする工程と、素子分離溝および側壁膜１４を含む半導体基板１１上に絶縁膜を形成し、絶縁膜および側壁膜１４を第１ゲート電極１３の上端から所定の深さまで除去し、第１ゲート電極１３の上部を露出させる工程と、露出した第１ゲート電極１３を覆うように、第２ゲート絶縁膜１６を介して第２ゲート電極１７を形成する工程と、素子領域１１ａに半導体基板１１と逆導電型の不純物層１８を形成する工程と、を具備する。 （もっと読む）

【課題】ＳｉＯ_２よりも高い誘電率を有する材料からなる絶縁膜上に設けられた金属電極の仕事関数が所望の値を有する半導体装置を提供することを可能にする。
【解決手段】半導体基板３４と、半導体基板上に形成されたトンネル絶縁層３６と、トンネル絶縁層上に設けられた浮遊ゲート電極３７と、浮遊ゲート電極上に形成され高誘電率材料からなる第１絶縁層３８ａと、この第１絶縁層上に形成されシリコンおよび酸素ならびに窒素を含むかあるいはシリコンおよび窒素を含む第２絶縁層３８ｂとを有する電極間絶縁膜３８と、電極間絶縁膜上に形成された制御ゲート電極４０と、第２絶縁層と制御ゲート電極との界面に形成され１３族元素を含む界面層４４と、制御ゲート電極の両側の半導体基板に形成されたソース・ドレイン領域３５と、を含み、界面層の前記１３族元素の結合状態数は酸化、窒化、または酸窒化結合状態の総数よりも金属結合状態の数が多い。 （もっと読む）

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備え、第１方向の最端部からｎ（ｎは奇数）番目のアクティブエリアＡＡｎとｎ＋１番目のアクティブエリアＡＡｎ＋１とは、第１方向に直交する第２方向の最端部において互いに結合され、閉ループ構造を構成している。 （もっと読む）

【課題】寄生容量を低減化，カップリング容量比を向上し、書き込み／消去電圧を低圧化できる。
【解決手段】ｐウェル領域２と、ｎ⁺領域５と６間のウェル領域に跨ってゲート絶縁膜１２を介して形成された選択ゲート電極（ＳＧ）と、ｎ⁺領域６と接するドレイン電極Ｄとからなる選択トランジスタと、ｎ⁺領域１と、ｎ⁺領域５と電気的に接続し、ｎ⁺領域１と離間するｎ⁺領域４と、ｎ⁺領域１の上のトンネル絶縁膜８と、ｎ⁺領域１からｎ⁺領域４の上面に跨って形成されたゲート絶縁膜１２と、ゲート絶縁膜よりも厚い選択絶縁膜１０と、トンネル絶縁膜，ゲート絶縁膜，および選択絶縁膜上のフローティングゲート電極（ＦＧ）と、選択絶縁膜上に形成され、ＦＧと側方で対向して形成されたコントロールゲート電極（ＣＧ）とからなるメモリトランジスタと、選択絶縁膜を挟んでＦＧと対向するフローティングのｎ⁺領域１が形成される不揮発性半導体記憶装置および製造方法。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置のフローティングゲート電極に短時間で電荷を注入する手段を提供する。
【解決手段】絶縁膜３上に形成された半導体層４とで形成された半導体基板と、半導体基板に設定されたトランジスタ形成領域の半導体層に形成されたソース層１８とドレイン層１９、およびこれらの間のチャネル領域を有するＭＯＳＦＥＴと、半導体基板に設定されたキャパシタ形成領域の半導体層に形成された、ソース層と同じ型の不純物を拡散させたキャパシタ電極２３を有するＭＯＳキャパシタと、を備えた半導体記憶装置であって、ＭＯＳキャパシタのキャパシタ電極２３を多角形に形成して、その周囲に絶縁膜に向かって拡大する斜面を設け、ＭＯＳＦＥＴのチャネル領域上から、キャパシタ電極２３のＭＯＳＦＥＴ側の端部の角部上に延在し、チャネル領域およびキャパシタ電極にゲート絶縁膜を挟んで対向するフローティングゲート電極１６を設ける。 （もっと読む）

【課題】 フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供する。
【解決手段】 半導体基板１上の一部領域に第１絶縁膜６を形成し、第１絶縁膜６の形成領域と非形成領域の間で上面の高さ位置を異ならせた後、ゲート酸化膜７と第１ゲート電極膜８を、第１絶縁膜６の成膜表面の高さ位置より低くなるように前記非形成領域に形成する。そして第２絶縁膜９を堆積後、第１ゲート電極膜８の一部上面が露出するように第２絶縁膜９に対してエッチバックを施す。その後露出された第１ゲート電極膜８に対してエッチバックを施し、第１ゲート電極膜の一部領域に凹部領域１５を形成する。その後、第２絶縁膜９及び第１絶縁膜６をエッチングし、凹部領域１５を完全には充填しない範囲内の膜厚で全面に第３絶縁膜１０を堆積し、第２ゲート電極膜１１を堆積する。 （もっと読む）

【課題】フローティングゲート構造を有し、駆動電圧を低減可能な半導体素子を提供する。
【解決手段】半導体素子１０は、ｎ型Ｓｉからなる基板１上に形成したＳｉＯ_２層４上に、電荷蓄積層５，６を順次積層したフローティングゲート構造からなる。電荷蓄積層５は、アンドープのＳｉからなる量子ドット５１ａ〜５１ｃと、それを被覆する酸化層５２とからなる。電荷蓄積層６は、ｎ^＋Ｓｉからなる量子ドット６１ａ〜６１ｃと、それを被覆する酸化層６２とからなる。そして、量子ドット６１ａ〜６１ｃ中に元来的に存在する電子は、パッド１２，１３からゲート電極９に印加される電圧に応じて、トンネル接合を介して量子ドット６１ａ〜６１ｃと量子ドット５１ａ〜５１ｃとの間を移動し、量子ドット５１ａ〜５１ｃおよび／または量子ドット６１ａ〜６１ｃ中に分布する。この分布状態は、電流Ｉ_ＳＤによって検出される。 （もっと読む）

【課題】チップサイズを縮小出来る半導体記憶装置を提供すること。
【解決手段】電荷蓄積層と第１制御ゲートＣＧ１及び第２制御ゲートＣＧ２とを有する第１乃至第ＮメモリセルトランジスタＭＴ１〜ＭＴｎと、前記第１乃至第ＮメモリセルトランジスタＭＴ１〜ＭＴｎの電流経路が並列接続されたメモリセルグループ１２と、複数の前記メモリセルグループ１２の電流経路が直列接続されたメモリセルユニット１１と、各々のメモリセルグループ１２の前記第１乃至第ＮメモリセルトランジスタＭＴ１〜ＭＴｎの前記第１制御ゲートＣＧ１を共通接続するワード線と、同一の前記メモリセルユニット１１内における前記第１乃至第ＮメモリセルトランジスタＭＴ１〜ＭＴｎの前記第２制御ゲートＣＧ２を、それぞれ共通接続する第１乃至第Ｎビット線選択線ＢＬＳ１〜ＢＬＳｎとを具備する。 （もっと読む）

【課題】メモリセルのカップリング比の向上、ばらつきの低減および絶縁耐圧の向上を図れる構成を提供する。
【解決手段】シリコン基板１は、シリコン酸化膜４を埋め込み形成したＳＴＩ２により活性領域３に分離される。活性領域３の上部にトンネル絶縁膜５、浮遊ゲート電極６、電極間絶縁膜７、制御ゲート電極８が積層形成されている。シリコン酸化膜４の凹部４ａの両端の端部４ｂは、活性領域３および浮遊ゲート電極６と対向する部分の膜厚ｄ１が電極間絶縁膜７の膜厚ｄ２とほぼ同じに設定される。シリコン酸化膜４の中央部の底面部４ｃは、シリコン基板１の上面よりも下がった位置に凹部として形成される。 （もっと読む）

【課題】選択トランジスタに隣接するメモリセルの誤書き込みを抑制する。
【解決手段】シリコン基板１１上に絶縁膜１２を介して浮遊ゲート１３と制御ゲート１５とが積層された構造を有する複数のメモリセルＭＣを直列に接続してなるメモリセル列と、このメモリセル列の両端と共通ソース線及びビットＢＬ線との間に接続された選択トランジスタＳＴ１，ＳＴ２とを備えた不揮発性半導体記憶装置において、選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板の表面に凹部１９が形成され、凹部１９の選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１のメモリセルＭＣ０側の端部に接している。 （もっと読む）

【課題】モノス（ＭＯＮＯＳ）ゲート構造を有する不揮発性メモリ素子を提供する。
【解決手段】半導体基板１全面に順次にスタックされたトンネル酸化膜９、シリコン窒化膜１１及び上部酸化膜１３からなったセルゲート絶縁膜１４を形成する。セルゲート絶縁膜１４をパターニングしてセルアレイ領域ａの第１領域上にセルゲート絶縁膜１４を残して、セルアレイ領域ａの第２領域及び周辺回路領域ｂを露出させる。セルアレイ領域ａの第２領域及び周辺回路領域ｂ上に選択的に高電圧ゲート絶縁膜、即ち、第１ゲート酸化膜１７を形成する。高電圧ゲート絶縁膜１７をパターニングして周辺回路領域ｂの一部分及びセルアレイ領域ａの第２領域を露出させる。セルアレイ領域ａの第２領域及び周辺回路領域ｂの一部分上に選択的に第１ゲート酸化膜１７より薄い低電圧ゲート絶縁膜、即ち第２ゲート酸化膜２１を形成する。 （もっと読む）

【課題】素子特性の信頼性を向上できるようにする。
【解決手段】シリコン炭窒化膜１０がシリコン酸化膜９（９ａ、９ｂ）の上に形成されている。シリコン炭窒化膜１０は、その比誘電率が低いため、シリコン炭窒化膜１０が隣り合うゲート電極ＭＧ−ＭＧ間のシリコン酸化膜９ｂの内側に形成されたとしても隣り合うゲート電極ＭＧ−ＭＧ間の寄生容量を抑制できる。 （もっと読む）

【課題】 容量シミュレータを用いた半導体装置設計方法とこれを用いた半導体装置の製造方法を提供することである。
【解決手段】半導体基板と、前記半導体基板上に形成される絶縁体と、前記絶縁体上に形成される電極と、を有する半導体装置の製造方法であって、
前記半導体基板の一部領域と、前記絶縁体と、前記絶縁体上に形成される電極の一部領域とを電気的性質により導体および誘電体と近似して容量を算出する半導体装置の設計方法と、算出された容量が最適値となるように、前記絶縁体および前記電極のサイズを調整することを特徴とする半導体装置の製造方法が提供される。 （もっと読む）

【課題】400℃以上の温度で原子層蒸着法により蒸着が可能な前駆体を用いて高密度を有する非晶質の高誘電絶縁膜形成を通じてキャパシタンス等価厚及び漏洩電流特性を向上させることができる半導体素子の製造方法を提供する。
【解決手段】高誘電絶縁膜(140)上に第3の絶縁膜(150)を形成する。第3の絶縁膜(150)は、NANDフラッシュ素子のフローティングゲートとコントロールゲートとの間の誘電体膜の上部酸化膜、キャパシタ製造工程ではキャパシタの下部電極とキャパシタの上部電極との間の層間絶縁膜として用いるために形成され、望ましくはHTO酸化膜で形成する。この場合、CVD方法(例えば、LPCVD方法)を用いて10〜50Åの厚さで形成する。これにより、第2の絶縁膜(130)、高誘電絶縁膜(140)及び第3の絶縁膜(150)からなるNANDフラッシュ素子においてOKO構造の高誘電体膜(160)が形成される。 （もっと読む）

【課題】浮遊ゲート電極間の制御ゲート電極の空乏化を大幅に抑制できて、読み出しエラーが起こりにくい多値型を含むＮＯＲ型のフラッシュメモリ等の不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】複数のメモリセル４を、互いに一方向に間隔をおくように配置する。制御ゲート電極２のONO膜２２の側面に上記一方向に重なる部分２４を、不純物がドープされた多結晶シリコンで形成する。制御ゲート電極２の上記一方向に重なる部分２４において、多結晶シリコンの不純物濃度を、１０^２０／cm^３以上かつ１０^２１／cm^３以下に設定することで、浮遊ゲート電極１０間の制御ゲート電極２の空乏化を大幅に抑制でき、隣接セルの浮遊ゲート電極１０間の容量結合による閾値変動を急激に小さくする事ができ、隣接セルの閾値の干渉を受けないようにできる。 （もっと読む）