【課題】自己収束消去動作を容易にすると共に保持状態の期間におけるメモリデバイスの電荷蓄積層内での電荷保持能力を保持してもいるトンネル誘電体構造を有する不揮発性メモリデバイスの提供。
【解決手段】半導体基板１０１であって、該基板の表面より下に配置され且つチャネル領域１０６によって分離されたソース領域１０２及びドレイン領域１０４を備えた半導体基板と、前記チャネル領域より上に配置されたトンネル誘電体構造１０２であって、低いホールトンネリング障壁高さを有する少なくとも１つの層を備えたトンネル誘電体構造と、前記トンネル誘電体構造より上に配置された電荷蓄積層１３０と、前記電荷蓄積層より上に配置された絶縁層１４０と、前記絶縁層より上に配置されたゲート電極１５０とを有するメモリセル、該メモリセルのアレイ及び操作方法と共に開示する。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】 高温時でも優れたデータ保持特性が維持されるＥＥＰＲＯＭセルを有する不揮発性半導体メモリを提供する。
【解決手段】 不揮発性半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ）と、トンネル絶縁膜を有するトンネルウィンドウ（ＴＷ）と、コントロールゲート端子（ＣＧ）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有する。定常状態において、半導体メモリのデータ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されている。 （もっと読む）

【課題】基板上に逆Ｔ形状を有するフローティングゲートを持った不揮発性メモリ構造を形成する、複雑ではない方法を提起する。
【解決手段】半導体材料の基板に少なくとも一つのメモリセルアレイを備えた不揮発性メモリの製造方法であって、メモリセルは、ＳＴＩ構造によって、互いに自己整合され互いから分離される。メモリセルは、メモリセルアレイに沿った断面において逆Ｔ形状を有するフローティングゲートを備える。ここで、逆Ｔ形状は、フローティングゲートの側壁の上部を酸化させることにより形成され、それによって犠牲酸化物層を形成し、その後、ＳＴＩ構造をさらにエッチバックすると同時に犠牲酸化物層を除去する。 （もっと読む）

【課題】チップサイズを増大させることなく、コントロールゲートとフローティングゲートとのカップリング比を増大させることができる半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板の表面に形成された複数のアクティブエリアと、隣接するアクティブエリア間に設けられた素子分離部と、アクティブエリア上に設けられたトンネル絶縁膜と、トンネル絶縁膜を介して各アクティブエリアと対向する下部ゲート部分、および、下部ゲート部分よりも幅が広く該下部ゲート部分上に設けられた上部ゲート部分を含むフローティングゲートと、フローティングゲートの上面および側面に設けられた中間絶縁膜と、中間絶縁膜を介してフローティングゲートの上面および側面に設けられたコントロールゲートとを備え、コントロールゲートの下端は、上部ゲート部分と下部ゲート部分との境界よりも半導体基板に近い。 （もっと読む）

【課題】不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。
【解決手段】データ書き込み・消去用の容量部ＣＷＥ、データ読み出し用のＭＩＳ・ＦＥＴＱＲおよび容量部Ｃを互いに異なる位置に分離した状態で配置する。容量部Ｃの容量電極ＦＧＣ２を覆う絶縁層６上にキャップ電極ＣＡＰを設けることにより、容量部Ｃは、容量電極ＦＧＣ２とｐ型のウエルＨＰＷ１との間の容量およびキャップ電極ＣＡＰと容量電極ＦＧＣ２との間の容量を加算した容量を有する。また、データ書き込み・消去用の容量部ＣＷＥにおけるデータの書き換えはチャネル全面のＦＮトンネル電流により行う。 （もっと読む）

【課題】消去時間の短縮を行なうとともにデータアクセスを効率的に実行することのできる不揮発性メモリ機能を有する半導体装置を提供する。
【解決手段】コマンドレジスタ／制御回路（２４）の制御のもとに、メモリセル境界領域に配置される埋込消去ゲート配線（４）に対して消去電圧を印加し、フローティングゲート（ＦＧ）と埋込消去ゲートＥＧの間で電荷を移動させて消去動作を行なうとき、消去電圧印加中にメモリゲート線（ＭＧＬ）およびアシストゲート線（ＡＧＬ）に読出選択電圧を印加してデータの読出を実行する。 （もっと読む）

【課題】大容量化に適した構造のキャパシタを有する半導体集積装置を提供する。
【解決手段】素子分離層１２で電気的に分離された第１電極層１３と、第１電極層１３および素子分離層１２上に形成され、第１電極層１３が露出する開口１４ａを有する電極間絶縁膜１４と、電極間絶縁膜１４上に形成され、開口１４ａを介して第１電極層１３と電気的に接続された第２電極層１５の第１電極部１５ａと、第１電極部１５ａと電気的に分離された第２電極層１５の第２電極部１５ｂと、素子分離層１２の上方の第２電極部１５ｂの下面から電極間絶縁膜１４を貫通して素子分離層１２内に延伸し、第１電極層１３の側面と対向する第２電極層１５の第３電極部１５ｃとを有し、第１電極層１３と第２電極部１５ｂとで電極間絶縁膜１４を挟持する第１容量素子Ｃ１と、第１電極層１３の側面と第３電極部１５ｃとで素子分離層１２を挟持する第２容量素子Ｃ２とを形成する。 （もっと読む）

【課題】微細化に適した構造を有する不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板１１の内面１１ｂのうちの底面１１ｃに沿って半導体基板１１の中に形成された第２導電型の第１不純物拡散層１２と、側面１１ｄに沿って半導体基板１１の主面１１ａに形成された第２導電型の第２不純物拡散層１３と、内面１１ｂに形成された第１絶縁膜１４を介して側面１１ｄに形成され、底面１１ｃから主面１１ａに至る第１ゲート電極１５と、第２絶縁膜１６を介して第１ゲート電極１５上に形成され、底面１１ｃから主面１１ａに至る第２ゲート電極１７と、を有するメモリトランジスタ１８を具備し、側面１１ｄのうちの第１不純物拡散層１２側の第１側面１１ｄ１と第２不純物拡散層１３側の第２側面１１ｄ２とが異なる平面上にあり、且つ側面１１ｄに沿って形成されるメチャネル１９の深さ方向において第２側面１１ｄ２が第１側面１１ｄ１より深い位置にある。 （もっと読む）

【課題】電気的性質が良好なｈｉｇｈ−ｋ膜／Ｇｅゲートスタック構造を有する半導体装置を提供する。
【解決手段】Ｇｅを主成分とする半導体領域（１０）と、前記半導体領域上に形成された絶縁膜（１１）と、前記絶縁膜上に形成された金属膜（１２）とを具備する半導体装置である。前記絶縁膜は、少なくとも１種の希土類元素（Ｍ_R）と、ＴｉおよびＺｒから選択される少なくとも１種のIV族元素（Ｍ_IV）と、酸素とを含むことを特徴とする。 （もっと読む）

【課題】読み出し時のセル電流を増大させる揮発性半導体記憶装置を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３５と、メモリ柱状半導体層３５の側面を取り囲むように形成された電荷蓄積層３４ｂと、電荷蓄積層３４ｂの側面を取り囲むように形成され、メモリトランジスタＭＴｒ１〜ＭＴｒ４の制御電極として機能するワード線導電層３１ａ〜３１ｄとを備える。ワード線導電層３１ａ〜３１ｄは、その間に誘電体を挟んで前記垂直方向に所定間隔Ｌをもって設けられている。誘電体は、酸化シリコンの比誘電率よりも小さい比誘電率を有する空気にて構成されている。所定間隔Ｌは、空気の等価酸化膜厚Ｄ_ＥＯＴが、次の関係式［数１］を満たすように設定されている。
［数１］
Ｄ_ｓｉｏ２＜Ｄ_ＥＯＴ＜Ｄ_ｋ （もっと読む）

【課題】上部絶縁層と素子分離絶縁層の界面に起因する信頼性劣化が抑制された半導体装置を提供する。
【解決手段】半導体装置は，半導体基板と，前記半導体基板上に配置され，かつトンネル絶縁膜，電荷蓄積層，上部絶縁層，および制御電極が順に積層される積層構造と，前記積層構造の側面に配置される素子分離絶縁層と，前記半導体基板の前記トンネル絶縁膜の両側に形成された不純物ドーピング層と，を具え，前記素子分離絶縁層は，ＳｉＯ_２，ＳｉＮ及びＳｉＯＮの少なくとも一つからなり，前記上部絶縁層は，希土類金属，Ｙ，Ｚｒ，及びＨｆからなる群より選ばれる少なくとも一つの金属Ｍ，及びＳｉを含む酸化物であり，前記電荷蓄積層，前記上部絶縁層，前記制御電極それぞれのチャネル長方向の長さＬ_{ｃｈａｒｇｅ}，Ｌ_ｔｏｐ，Ｌ_ｇａｔｅが関係「Ｌ_{ｃｈａｒｇｅ}，Ｌ_ｇａｔｅ ＜ Ｌ_ｔｏｐ」を満たす。 （もっと読む）

【課題】 注入効率が高く、書き込まれた情報が安定的に保持される不揮発性半導体記憶装置並びにその駆動方法を提供する。
【解決手段】 メモリセル１は、Ｎ型基板２上に、Ｐ型の不純物拡散領域３，４を離間して形成し、両領域間に係る前記基板上において、不純物拡散領域３に隣接して形成された第一積層部１５と、不純物拡散領域４に隣接し前記第一積層部１５と離間して形成された第二積層部１６を備える。メモリセル１に対する書き込み処理時において、第一ゲート電極８に対し、同ゲート電極下方に位置する基板２の表面が弱反転状態となる条件の第一負電圧を印加し、第二ゲート電極１０に対し、前記第一負電圧よりも絶対値の大きい第二負電圧を印加し、不純物拡散領域４に対して前記第一負電圧よりも絶対値の大きいドレイン電圧を印加し、不純物拡散領域３に対して、前記ドレイン電圧よりも電位の高いソース電圧をそれぞれ印加する。 （もっと読む）

【課題】従来に比べ信頼性を向上させることができる不揮発性半導体メモリセル及び不揮発性半導体メモリ装置を提供する。
【解決手段】本発明の不揮発性半導体メモリセルは、半導体基板上に形成される複数のＭＯＳトランジスタからなり、当該メモリセルを選択するためのセレクトゲートと、記憶内容を制御するためのコントロールゲートとを有する不揮発性半導体メモリセルであって、 互いに並列接続されるとともに、独立の複数のコントロールゲートでそれぞれ制御される複数のフローティングゲート型トランジスタと、複数のフローティングゲート型トランジスタと直列に接続され、セレクトゲートに接続される選択トランジスタとを有し、複数のフローティングゲート型トランジスタと選択トランジスタとが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタの各ドレインが直線状のメタル配線で接続されたものである （もっと読む）

【課題】レイアウト面積の増大を抑えつつ信頼性を向上させることができる１層ポリシリコンプロセスで製造可能な不揮発性半導体メモリセルを提供する。
【解決手段】共通のコントロールゲートＣＧで制御されるとともに、互いに並列接続された複数のフローティングゲート型トランジスタＴ２、Ｔ３を有し、複数のフローティングゲート型トランジスタＴ２、Ｔ３と選択トランジスタＴ１とが半導体基板上で直線状に配列されたものであって、複数のフローティングゲート型トランジスタＴ２、Ｔ３の各ドレインが直線状のメタル配線２２で接続される。 （もっと読む）

【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 （もっと読む）

【課題】シリコン基板に結晶欠陥が発生するのを抑制して、動作の信頼性が確保され高い歩留まりが得られる半導体装置を提供する。
【解決手段】シリコン基板２に形成された溝にトレンチ分離酸化膜３が形成されている。そのトレンチ分離酸化膜３上にフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄが形成されている。フローティングゲート電極等によって挟まれた領域にシリコン基板２の表面を露出する開口部３ａが形成されている。開口部３ａを埋込むとともにコントロールゲート電極を覆うようにＢＰＴＥＯＳ膜１６が形成されている。ＢＰＴＥＯＳ膜１６によって埋込まれた開口部３ａ内にボイド２１が形成されている。 （もっと読む）

【課題】メモリセルの微細化と信頼性の向上とを図る。
【解決手段】本発明の例に係る半導体メモリは、アクティブエリアＡＡ１，ＡＡ２，・・・と素子分離エリアとが第１方向に交互に配置される周期構造を備える。第１方向の最端部からｍ（ｍは２以上の数）番目以降のアクティブエリア上には、第１ゲート絶縁膜が形成され、第１方向の最端部からｍ番目未満のアクティブエリア上には、第１ゲート絶縁膜よりも厚い第２ゲート絶縁膜が形成される。素子分離絶縁膜は、第１方向の最端部からｍ−１番目とｍ番目のアクティブエリアの間に段差を有する。第１方向において、ｍ−１番目とｍ番目のアクティブエリアの間の素子分離絶縁膜の幅は、ｍ番目とｍ＋１番目のアクティブエリアの間の素子分離絶縁膜の幅よりも広い。 （もっと読む）

【課題】信頼性の高い不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】メモリストリングＭＳは、基板Ｂａに対して垂直方向に延びる柱状部３５ａを含むＵ字状半導体層３５と、柱状部３５ａの側面を取り囲むようにブロック絶縁層３４ａを介して形成され、且つ積層方向に所定ピッチをもって複数形成された、メモリトランジスタＭＴｒのフローティングゲートとして機能する浮遊電極層３４ｂａと、浮遊電極層３４ｂａを取り囲むようにトンネル絶縁層３５ｃを介して形成され、メモリトランジスタＭＴｒの制御電極として機能する複数の第１〜第４ワード線導電層３１ａ〜３１ｄとを備える。浮遊電極層３４ｂａの積層方向の長さは、第１〜第４導電層３１ａ〜３１ｄの積層方向の長さよりも短い。 （もっと読む）