半導体装置
【課題】電気的性質が良好なhigh−k膜/Geゲートスタック構造を有する半導体装置を提供する。
【解決手段】Geを主成分とする半導体領域(10)と、前記半導体領域上に形成された絶縁膜(11)と、前記絶縁膜上に形成された金属膜(12)とを具備する半導体装置である。前記絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【解決手段】Geを主成分とする半導体領域(10)と、前記半導体領域上に形成された絶縁膜(11)と、前記絶縁膜上に形成された金属膜(12)とを具備する半導体装置である。前記絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、Geを主成分とする基板を具備する半導体装置に関する。
【背景技術】
【0002】
半導体装置における基板として、従来からシリコン単結晶基板が用いられてきたが、電子およびホールの移動度がシリコンよりも大きい点で、ゲルマニウム基板が着目されつつある。その一方、SiO2と等価な膜厚[Equivalent oxide thickness(EOT)]を低減するために、トランジスターのゲート絶縁膜は、従来の熱酸化膜から高誘電体材料を含む堆積膜へ代わろうとしている。
【0003】
Ge MOSデバイスの絶縁膜とEOTは0.5nm程度である。Ge酸化物の誘電率は高々10程度であるため、Ge MOSデバイスが使用される世代においてはGe酸化物を主成分とするような低誘電率界面層を形成しない高誘電体(high−k)材料が必須である。
【0004】
Ge電界効果トランジスター[field effect transistor(FET)]においては、LaAlO3/Geゲートスタック構造が良好なFET特性を示すことが報告されている(例えば、非特許文献1参照)。また、LaHfOx/Geゲートスタックにおけるband alignmentが報告されている(例えば、非特許文献2参照)。
【非特許文献1】Yu, D. S., et al., Tech. Dig. Int. Electron Devices Meet (2004), 181
【非特許文献2】Afanas'ev, V. V., et al., Appl. Phys. Lett. (2006) 88, 132111
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情を鑑みてなされたものであり、その目的とするところは、電気的性質が良好なhigh−k膜/Geゲートスタック構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様にかかる半導体装置は、Geを主成分とする半導体領域と、
前記半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜とを具備し、
前記絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【0007】
本発明の他の態様にかかる半導体装置は、フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してGe半導体領域を有し、前記インターポリ絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【0008】
本発明の他の態様にかかる半導体装置は、素子分離領域を有するSi基板と、前記素子分離領域に確定され、Geを主成分とする素子領域と、前記素子領域に形成された拡散領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備するp型MISFETを備え、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【0009】
本発明の他の態様にかかる半導体装置は、絶縁体と、
前記絶縁体上に一方向に沿って形成され、Geを主成分とする半導体領域と、
前記半導体領域の両端部に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域に挟まれた前記半導体領域の少なくとも両側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極とを具備し、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、電気的性質が良好なhigh−k膜/Geゲートスタック構造を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施形態を説明する。
【0012】
本発明者らは、Geを主成分とする基板上に、電気的特性が良好な絶縁膜を形成すべく鋭意検討を行なった。
【0013】
本明細書において「Geを主成分とする」とは、Geの含有量が85at.%以上であることをさす。例えば、Semicond. Sci. Technol. 12(1997)1515-1549には、Siの伝導帯の最小値はΔ点であり、Geの伝導帯の最小値はL点であり、SiGeは組成比に依存して、SixGe1-xの場合、x<0.85でΔとなり、x>0.85でL点となることが報告されている。
【0014】
Geを主成分とする基板上に絶縁膜としてTiO2膜が形成された場合には、バリアが低いことが、本発明者らによって見出された。図1には、TiO2/Geゲートスタック構造を有するMOSキャパシタについてのCV特性を示す。このようにCV特性を測ることができない。同様の基板上にZrO2膜を形成した場合には、Geが膜中を拡散してしまう。
【0015】
本発明者らは、Geを主成分とする基板上に電気的特性が良好なゲートスタック構造を形成すべく鋭意検討した。その結果、TiまたはZrとともに希土類元素、特にLaを含有する酸化膜が最適であることを見出した。
【0016】
本発明者らは、Laを含む高誘電体膜の誘電率について次のような知見を得た。
【0017】
まず、硫酸と過酸化水素水の混合液で処理した後、希フッ酸処理によりSi基板に前処理を施した。このSi基板上に、約100nm程度の厚さでLa2Ti2O7(LTO)膜からなる絶縁膜を形成し、所定温度の窒素雰囲気中、30分間の熱処理を施した。熱処理後、SUSマスクを介して電極を設けてMOSキャパシタを形成した。
【0018】
さらに、La2Ti2O7(LTO)膜をLa2Zr2O7(LZO)膜に変更した以外は、上述と同様にしてMOSキャパシタを形成した。
【0019】
各MOSキャパシタについて、CV測定してデータを得るとともに、断面SEM観察により絶縁膜の膜厚を測定した。これらの結果に基づいて誘電率を算出し、下記表1にまとめる。
【表1】
【0020】
Laを含む酸化物としてはLaAlO3(LAO)が知られており、このLAOの誘電率は18前後である。上記表1に示されるように、LTOおよびLZOの誘電率は、LAOよりも高く25前後である。これは、母相となるTiO2およびZrO2の誘電率が、Al2O3より大きいことを反映しているためであると推測される。
【0021】
TiO2には、40〜80程度の誘電率を有する結晶相が存在する。上記表1に示される誘電率は、LTOを500℃で熱処理して得られた結果であり、膜質はアモルファスであると推測される。母相のLa2O3の誘電率が20程度であることを考慮すると、LTOの誘電率が25前後というのは納得のいく結果である。
【0022】
なお、TiO2等のTi酸化物はSi基板上では安定性が低く、Tiシリサイドを形成してしまう。これは、Ti−Si−Oの三元系の熱安定性から予測され、例えばBeyer, R., J. Vac. Sci. Technol. B2 781 (1984)に記載されている。ここで、Ti−Si−Oの三元系の熱安定性について、図2の三元図を参照して説明する。SiO2とTi5Si3との間にtie lineを引くことができるので、Ti酸化物とSiの間にはtie lineが引けないことが、図2に示されている。したがって、Ti酸化物はSi基板上では熱安定が乏しいことが予想される。
【0023】
図3には、Ti−Ge−Oの三元図を示す。以下に詳細に説明するようにTi酸化物とGeとの間にはtie lineを引くことができる。このように、Ti酸化物はSi基板上では熱安定性が低いものの、Ge基板上では状況が異なることを本発明者は見出した。下記表2に、図2および3におけるtie lineを議論する際に必要な1000KにおけるGibbs自由エネルギーをまとめる。
【表2】
【0024】
上記表2に示されるように、TiO2およびSiO2の−ΔG1000は、それぞれ739.5kcal/molおよび726.9kcal/molと同程度である。一方、Ge酸化物の場合は、TiO2およびSiO2と比較すると−ΔG1000はかなり小さく、熱的に不安定であることを示している。
【0025】
下記表3には、シリサイド化等の反応の前後におけるGibbs自由エネルギー収支を示す。
【表3】
【0026】
図2および3のような三元図においてtie lineを引くには、この反応前後でのGibbs自由エネルギー収支が用いられる。TiO2とGeとが反応してGeO2とTi germanide(TiGex)とが生成されるためには、Ti germanideの−ΔG1000がかなり大きくなければならない。すなわち、Ti germanideがかなり安定でないと、TiO2とGeとの反応は起こり得ないことが予想される。
【0027】
SiGeとTiとを反応させた場合には、Ti germanideよりもTi silicideの方が形成されやすいことが、(Aldrich, D. B., et al. Phys. Rev. B (1996) 53, 16279)に報告されている。Ti silicideの方がTi germanideより安定、すなわち、−ΔG1000(TiGe2)<127.6(kcal/mol)=−ΔG1000(TiSi2)が言える。よって、表3のTiGe2が生じる反応の右辺のGibbs自由エネルギー収支は正となる。反応は右に進まずTiGe2が生じず、図3に示したようにTi酸化物とGeとの間にtie lineが引けると推測される。
【0028】
因みに、Si基板上に100nm程度の膜厚でLTOからなる絶縁膜を成膜して得られたMOSキャパシタにおけるCVヒステリシス(ΔVfb)は、施される熱処理の温度が400〜500℃であれば、3.3〜3.5V程度である。同様の条件においてLTOをLAO、LZO、およびLHOに変更した場合には、ΔVfbの値は0.5V未満である。
【0029】
このようにLTOのΔVfbが他と比較して著しく大きいことは、SiとTi酸化物との熱的不安定性を示す一例と考えられる。
【0030】
以上の結果からLTOおよびLZOは、Geを主成分とする基板上でLAOより優れた電気的特性を示す可能性を有することが分かった。
【0031】
以下、図面を用いて本発明の実施の形態について具体的に説明する。
【0032】
(第1の実施形態)
まず、Geウエハにアセトン処理を施して、脱脂を行なうとともに有機物を除去した。次いで、塩酸(20%)と過酸化水素水(0.1%)との混合液で洗浄して、金属汚染元素を除去した。洗浄後のウエハを乾燥させて、前処理を終了した。
【0033】
前処理後のGeウエハ上には、パルスレーザー堆積法[Pulse laser deposition(PLD)]によりLa2Ti2O7(LTO)を堆積した。LTOを堆積後、窒素雰囲気中、500℃で30分のpost deposition annealing(PDA)を行なった。
【0034】
熱処理後の断面電子線透過像[cross−sectional transmission electron spectroscope(X−TEM) image]を図4に示す。500℃での熱処理後においても、良好なLTO/Ge基板界面が形成されていることが確認される。バンドギャップ(Eg)は4.06eVであり、熱処理の前後において変化は見られなかった。なお、バンドギャップは、反射電子エネルギー分光法[reflection electron energy loss spectroscopy(REELS)]の測定スペクトルに基づいて算出した。
【0035】
導電型不純物(dopant)を用いた拡散層によりソース/ドレインを形成する場合、high−k/Ge MOSFET作製においては、活性化熱処理のための500℃程度の熱処理が必要とされるのが通常である。上述の結果から、500℃の熱処理がEgに及ぼす影響は軽微であり、LTOはhigh−k/Ge MOSFETを形成するのに十分なEgを有することが確認された。
【0036】
さらに、得られたhigh−k/Geゲートスタック構造について、熱処理(500℃の窒素雰囲気で30分)前後の深さ方向元素プロファイルを、高精度ラザフォード後方散乱分光法[high−resolution Rutherford backscattering spectroscopy (HRBS)]により調べた。その結果を、図5〜8に示す。
【0037】
図5〜8は、それぞれLa,Ti,GeおよびOについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。
【0038】
熱処理後の絶縁膜/Ge界面においては、La組成は変動がなく、Ge濃度が低下している。さらに、Ti濃度およびO濃度が増加し、界面遷移層が薄膜化していることが、図5〜8からわかる。Ge酸化物が熱的に不安定であること、およびTi酸化物が様々な酸化状態を有することを考慮すると、絶縁膜/Ge界面において低酸化数のGe酸化物がTiを主成分とする高酸化物で置換されているものと解釈できる。また、LaTiO膜中にGeが含まれることに注目される。
【0039】
high−k膜中にGeが含まれた場合には、電荷トラップ等により移動度劣化等の電気的特性が劣化する。これに関しては、Kamata, Y., et al., Tech. Dig. Int. Electron Devices Meet (2005), 429に報告されており、イオン半径の大きいLaによってhigh−k膜中に空隙が形成されることに起因しているものと推測される。Laは、希土類元素の中でイオン半径が最も大きい。よって、Laよりイオン半径の小さな他の希土類元素とTiとを含む絶縁膜の場合も同様に、high−k膜中へのGe拡散の抑制が期待される。
【0040】
LTO/Geゲートスタック上に、SUSマスクを介してPtを堆積して図9に示す構成のMOSキャパシタを形成した。図示するMOSキャパシタにおいては、Geを主成分とする基板10上に、LTOからなるゲート絶縁膜11、およびPtからなるゲート電極12が形成されている。Pt電極堆積後、窒素雰囲気で500℃30分の熱処理を施し、さらに、N2/H2を用いたフォーミングガスアニール(FGA)処理を、350℃において30分間行なった。
【0041】
処理後のMOSキャパシタについて、−50℃におけるCV特性を測定した。測定周波数は、1MHzおよび10kHzである。さらに、1MHzおよび10kHzから2周波補正して、理想CV特性を算出した。これらの結果を、図10に示す。図示するように、EOT<1nmの良好なCV特性が得られた。
【0042】
本発明の実施形態にかかる半導体装置は、図11に示すようなフラッシュメモリーとすることができる。図示する半導体装置においては、基板21の素子領域に、トンネル酸化膜22、フローティングゲート23、インターポリ絶縁膜24、およびコントロールゲート25が順次形成されている。基板21内のトンネル酸化膜22を挟む位置には、高濃度不純物拡散領域からなるソース領域26およびドレイン領域27が形成され、これらによってフラッシュメモリー20が構成される。
【0043】
基板21としては、Si基板、SixGe1-x基板(xは0から1)、あるいはGe基板を用いることができる。こうした基板にCが適量含有されていてもよく、また、絶縁膜上の基板、例えばSi on insulator(SOI)などを用いることもできる。
【0044】
インターポリ絶縁膜24は、すでに説明したような少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)とを含む高誘電体絶縁膜から構成される。フローティングゲート23およびコントロールゲート25の少なくとも一方は、インターポリ絶縁膜24側にGe半導体領域を有する。Ge半導体領域とインターポリ絶縁膜24との間には、界面層が存在せず、インターポリ絶縁膜24がGe半導体領域に直接接することが好ましい。
【0045】
さらに、実施形態にかかる半導体装置は、図12に示すような相補型MISFETとすることができる。図示する半導体装置においては、素子分離絶縁膜36によってSi基板31に素子領域が画定される。素子領域には、ゲート絶縁膜37を介してゲート電極38が形成され、ゲート電極38の両側壁にはゲート側壁絶縁膜39が設けられる。これらによって、相補型MISFET30が構成される。図では、ソース/ドレイン領域は、高濃度不純物拡散層としたが、無論、金属電極を用いたショットキーソース/ドレインでもかまわない。
【0046】
なお、少なくともp−MISFET領域32における素子領域は、Geを主成分とするが、n−MISFET領域33における素子領域も、Geを主成分とすることができる。
【0047】
ゲート絶縁膜37は、すでに説明したような少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)とを含む高誘電体絶縁膜から構成される。Geを主成分とする素子領域とゲート絶縁膜37との間には、界面層が存在せず、ゲート絶縁膜37がGeを主成分とする素子領域に直接接することが好ましい。
【0048】
また、本発明の実施形態にかかる半導体装置は、図13に示すようなFin−FETとすることができる。図13の矢印A−A’断面を図14に示し、矢印B−B’断面を図15に示す。
【0049】
単結晶Si基板41上に形成された埋め込み絶縁膜42上には、ソース/ドレイン領域を有するGe層43がFin状に形成されている。Ge層43の中央部の上面および両側面を覆うように、ゲート絶縁膜45が形成され、このゲート絶縁膜を覆うようにゲート電極46が形成されている。ゲート電極46は、ゲート絶縁膜45の上のみならず絶縁膜42の上にも延在して形成されている。ゲート電極46の側面には、ゲート側壁絶縁膜47が形成されている。これにより、Fin構造のMISFETが構成されている。
【0050】
なお、図13〜15では、ゲート絶縁膜がGe層の上面および両側面を覆うトライゲート型について記載したが、無論、ゲート絶縁膜がGe層の両側面を覆い、Ge層の上面は窒化膜が形成されたダブルゲート型でもかまわない。
【0051】
ゲート絶縁膜45は、すでに説明したような少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)とを含む高誘電体絶縁膜から構成される。Ge層43とゲート絶縁膜45との間には、界面層が存在せず、ゲート絶縁膜45がGe層43に直接接することが好ましい。
【0052】
本発明の実施形態にかかる半導体装置においては、Geを主成分とする基板上に、特定の絶縁膜が形成される。絶縁膜は、Laに代表される少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素と含むので良好な電気的特性が得られた。
【0053】
(第2の実施形態)
前述の第1の実施形態と同様のGeウエハに、同様の手法により前処理を施した。
【0054】
前処理後のGeウエハ上にはPLDによりLa2Zr2O7(LZO)を堆積し、窒素雰囲気中、500℃で30分間のPDAを行なった。
【0055】
熱処理後の断面電子線透過像を図16に示す。500℃での熱処理後においても、良好なLZO/Ge基板界面が形成されていることが確認される。バンドギャップは5.23eVであり、熱処理の前後において変化は見られなかった。実施形態1の場合と同様、500℃の熱処理がEgに及ぼす影響が軽微なことから、LZOはhigh−k/Ge MOSFETを形成するのに十分なEgを有することが確認された。
【0056】
得られたhigh−k/Geゲートスタック構造について、実施形態1の場合と同様の手法により、熱処理前後の深さ方向元素プロファイルを調べた。その結果を図17〜20に示す。
【0057】
図17〜20は、それぞれLa,Zr,GeおよびOについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。熱処理前後で組成変動はなく、良好なgate stack integrityを示している。
【0058】
また、LaZrO膜中にGeが含まれていないことに注目される。上述したように、Geがhigh−k膜中に含まれると電荷トラップ等により移動度劣化等、電気的特性が劣化するので、LaZrO膜はGe基板上と良好なgate stackを形成すると考えられる。さらにLaよりもイオン半径の小さい希土類元素とZrとを含む絶縁膜では、希土類元素に起因するhigh−k膜中の空隙の減少によるhigh−k膜へのGe拡散の抑制が保たれ、良好な電気的特性が期待される。
【0059】
ゲート絶縁膜11をLZO膜に変更する以外は、実施形態1と同様の手法により図119に示す構成のMOSキャパシタを形成した。前述と同様の熱処理を施した後、同様の条件で求めたCV特性を図21に示す。図示するように、EOT<1nmの良好なCV特性が得られた。
【0060】
(比較例)
前述の第1の実施形態と同様のGeウエハに、同様の手法により前処理を施した。
【0061】
前処理後のGeウエハ上にはPLDによりLa2Hf2O7(LZO)を堆積し、窒素雰囲気中、500℃で30分間のPDAを行なった。
【0062】
得られたhigh−k/Geゲートスタック構造について、実施形態1の場合と同様の手法により、熱処理前後の深さ方向元素プロファイルを調べた。その結果を図22〜25に示す。
【0063】
図22〜25は、それぞれLa,Hf,GeおよびOについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。熱処理前後で組成変動はないものの、LaHfO膜中にGeが含まれている。上述したように、Geがhigh−k膜中に含まれると電荷トラップ等により移動度劣化等、電気的特性が劣化する。これは、イオン半径の大きいLaによってhigh−k膜中に空隙が形成されることに起因していると考えられる。
【0064】
本発明の実施形態においては、Laとともにhigh−k膜中に含有されるのはTiまたはZrである。このため、Hfの存在によって生じる不都合は回避することができる。
【0065】
実施形態においては、La2(MIV)2O7組成のhigh−k膜をGe基板上に堆積した場合について説明した。PLDにおいて用いられるターゲットの組成がLa2(MIV)2O7であり、このPLDで成膜することによってターゲット組成と同一の組成の膜を成膜することができる
一般に、La2(MIV)2O7組成の結晶はパイロクロア構造を成すことが多い。パイロクロア構造では、MIV−O−MIV結合の成す角が110〜130°であるためMIV原子のd軌道がO原子のp軌道を介在して重なり合う成分が小さい。これによって大きな絶縁性が得られる。
【0066】
La2(MIV)2O7組成のアモルファス膜も、局所的にはパイロクロア結晶における絶縁性が期待でき、熱処理により局所的に微結晶が形成された場合においても同様に絶縁性が期待される。パイロクロア結晶には、(MR)2(MIV)2O7だけでなくMRサイトの一部がMIV原子で置き換わっていてもよい。さらには、MIV原子は1種類に限定されず、2種類が含有されてもよい。こうした組成のhigh−k膜の場合も、前述の議論から同様に良好な絶縁性が期待される。
【図面の簡単な説明】
【0067】
【図1】TiO2/Ge MOSキャパシタのCV特性を示すグラフ図。
【図2】Ti−Si−Oの三元図。
【図3】Ti−Ge−Oの三元図。
【図4】LTO/Geゲートスタックの断面TEM写真。
【図5】LTO/Geゲートスタックにおける深さ方向のLaプロファイル。
【図6】LTO/Geゲートスタックにおける深さ方向のTiプロファイル。
【図7】LTO/Geゲートスタックにおける深さ方向のGeプロファイル。
【図8】LTO/Geゲートスタックにおける深さ方向のOプロファイル。
【図9】本発明の一実施形態にかかるMOSデバイス構造を示す概念図。
【図10】LTO/Ge MOSキャパシタのCV特性を示すグラフ図。
【図11】本発明の他の実施形態にかかる半導体装置の断面図。
【図12】本発明の他の実施形態にかかる半導体装置の断面図。
【図13】本発明の他の実施形態にかかる半導体装置の概略構成を示す鳥瞰図。
【図14】図13に示した半導体装置の概略構成を示す断面図。
【図15】図13に示した半導体装置の概略構成を示す断面図。
【図16】LZO/Geゲートスタックの断面TEM写真。
【図17】LZO/Geゲートスタックにおける深さ方向のLaプロファイル。
【図18】LZO/Geゲートスタックにおける深さ方向のZrプロファイル。
【図19】LZO/Geゲートスタックにおける深さ方向のGeプロファイル。
【図20】LZO/Geゲートスタックにおける深さ方向のOプロファイル。
【図21】LZO/Ge MOSキャパシタのCV特性を示すグラフ図。
【図22】LHO/Geゲートスタックにおける深さ方向のLaプロファイル。
【図23】LHO/Geゲートスタックにおける深さ方向のHfプロファイル。
【図24】LHO/Geゲートスタックにおける深さ方向のGeプロファイル。
【図25】LHO/Geゲートスタックにおける深さ方向のOプロファイル。
【符号の説明】
【0068】
10…Ge基板; 11…ゲート絶縁膜; 12…ゲート電極
20…フラッシュメモリー; 21…基板; 22…トンネル酸化膜
23…フローティングゲート; 24…インターポリ絶縁膜
25…コントロールゲート; 26…ソース領域; 27…ドレイン領域
30…相補型MISFET; 31…Si基板; 32…p型MISFET領域
33…n型MISFET領域; 34…Ge領域; 35…GeSi界面
36…素子分離絶縁領域; 37…ゲート絶縁膜; 38…ゲート電極
38…ゲート側壁絶縁膜;40…Fin−FET; 41…Si基板
42…埋め込み絶縁膜; 43…Ge基板; 45…ゲート絶縁膜
46…ゲート電極; 47…ゲート側壁絶縁膜。
【技術分野】
【0001】
本発明は、Geを主成分とする基板を具備する半導体装置に関する。
【背景技術】
【0002】
半導体装置における基板として、従来からシリコン単結晶基板が用いられてきたが、電子およびホールの移動度がシリコンよりも大きい点で、ゲルマニウム基板が着目されつつある。その一方、SiO2と等価な膜厚[Equivalent oxide thickness(EOT)]を低減するために、トランジスターのゲート絶縁膜は、従来の熱酸化膜から高誘電体材料を含む堆積膜へ代わろうとしている。
【0003】
Ge MOSデバイスの絶縁膜とEOTは0.5nm程度である。Ge酸化物の誘電率は高々10程度であるため、Ge MOSデバイスが使用される世代においてはGe酸化物を主成分とするような低誘電率界面層を形成しない高誘電体(high−k)材料が必須である。
【0004】
Ge電界効果トランジスター[field effect transistor(FET)]においては、LaAlO3/Geゲートスタック構造が良好なFET特性を示すことが報告されている(例えば、非特許文献1参照)。また、LaHfOx/Geゲートスタックにおけるband alignmentが報告されている(例えば、非特許文献2参照)。
【非特許文献1】Yu, D. S., et al., Tech. Dig. Int. Electron Devices Meet (2004), 181
【非特許文献2】Afanas'ev, V. V., et al., Appl. Phys. Lett. (2006) 88, 132111
【発明の開示】
【発明が解決しようとする課題】
【0005】
本発明は、上記事情を鑑みてなされたものであり、その目的とするところは、電気的性質が良好なhigh−k膜/Geゲートスタック構造を有する半導体装置を提供することにある。
【課題を解決するための手段】
【0006】
本発明の一態様にかかる半導体装置は、Geを主成分とする半導体領域と、
前記半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜とを具備し、
前記絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【0007】
本発明の他の態様にかかる半導体装置は、フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してGe半導体領域を有し、前記インターポリ絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【0008】
本発明の他の態様にかかる半導体装置は、素子分離領域を有するSi基板と、前記素子分離領域に確定され、Geを主成分とする素子領域と、前記素子領域に形成された拡散領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備するp型MISFETを備え、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【0009】
本発明の他の態様にかかる半導体装置は、絶縁体と、
前記絶縁体上に一方向に沿って形成され、Geを主成分とする半導体領域と、
前記半導体領域の両端部に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域に挟まれた前記半導体領域の少なくとも両側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極とを具備し、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする。
【発明の効果】
【0010】
本発明によれば、電気的性質が良好なhigh−k膜/Geゲートスタック構造を有する半導体装置が提供される。
【発明を実施するための最良の形態】
【0011】
以下、本発明の実施形態を説明する。
【0012】
本発明者らは、Geを主成分とする基板上に、電気的特性が良好な絶縁膜を形成すべく鋭意検討を行なった。
【0013】
本明細書において「Geを主成分とする」とは、Geの含有量が85at.%以上であることをさす。例えば、Semicond. Sci. Technol. 12(1997)1515-1549には、Siの伝導帯の最小値はΔ点であり、Geの伝導帯の最小値はL点であり、SiGeは組成比に依存して、SixGe1-xの場合、x<0.85でΔとなり、x>0.85でL点となることが報告されている。
【0014】
Geを主成分とする基板上に絶縁膜としてTiO2膜が形成された場合には、バリアが低いことが、本発明者らによって見出された。図1には、TiO2/Geゲートスタック構造を有するMOSキャパシタについてのCV特性を示す。このようにCV特性を測ることができない。同様の基板上にZrO2膜を形成した場合には、Geが膜中を拡散してしまう。
【0015】
本発明者らは、Geを主成分とする基板上に電気的特性が良好なゲートスタック構造を形成すべく鋭意検討した。その結果、TiまたはZrとともに希土類元素、特にLaを含有する酸化膜が最適であることを見出した。
【0016】
本発明者らは、Laを含む高誘電体膜の誘電率について次のような知見を得た。
【0017】
まず、硫酸と過酸化水素水の混合液で処理した後、希フッ酸処理によりSi基板に前処理を施した。このSi基板上に、約100nm程度の厚さでLa2Ti2O7(LTO)膜からなる絶縁膜を形成し、所定温度の窒素雰囲気中、30分間の熱処理を施した。熱処理後、SUSマスクを介して電極を設けてMOSキャパシタを形成した。
【0018】
さらに、La2Ti2O7(LTO)膜をLa2Zr2O7(LZO)膜に変更した以外は、上述と同様にしてMOSキャパシタを形成した。
【0019】
各MOSキャパシタについて、CV測定してデータを得るとともに、断面SEM観察により絶縁膜の膜厚を測定した。これらの結果に基づいて誘電率を算出し、下記表1にまとめる。
【表1】
【0020】
Laを含む酸化物としてはLaAlO3(LAO)が知られており、このLAOの誘電率は18前後である。上記表1に示されるように、LTOおよびLZOの誘電率は、LAOよりも高く25前後である。これは、母相となるTiO2およびZrO2の誘電率が、Al2O3より大きいことを反映しているためであると推測される。
【0021】
TiO2には、40〜80程度の誘電率を有する結晶相が存在する。上記表1に示される誘電率は、LTOを500℃で熱処理して得られた結果であり、膜質はアモルファスであると推測される。母相のLa2O3の誘電率が20程度であることを考慮すると、LTOの誘電率が25前後というのは納得のいく結果である。
【0022】
なお、TiO2等のTi酸化物はSi基板上では安定性が低く、Tiシリサイドを形成してしまう。これは、Ti−Si−Oの三元系の熱安定性から予測され、例えばBeyer, R., J. Vac. Sci. Technol. B2 781 (1984)に記載されている。ここで、Ti−Si−Oの三元系の熱安定性について、図2の三元図を参照して説明する。SiO2とTi5Si3との間にtie lineを引くことができるので、Ti酸化物とSiの間にはtie lineが引けないことが、図2に示されている。したがって、Ti酸化物はSi基板上では熱安定が乏しいことが予想される。
【0023】
図3には、Ti−Ge−Oの三元図を示す。以下に詳細に説明するようにTi酸化物とGeとの間にはtie lineを引くことができる。このように、Ti酸化物はSi基板上では熱安定性が低いものの、Ge基板上では状況が異なることを本発明者は見出した。下記表2に、図2および3におけるtie lineを議論する際に必要な1000KにおけるGibbs自由エネルギーをまとめる。
【表2】
【0024】
上記表2に示されるように、TiO2およびSiO2の−ΔG1000は、それぞれ739.5kcal/molおよび726.9kcal/molと同程度である。一方、Ge酸化物の場合は、TiO2およびSiO2と比較すると−ΔG1000はかなり小さく、熱的に不安定であることを示している。
【0025】
下記表3には、シリサイド化等の反応の前後におけるGibbs自由エネルギー収支を示す。
【表3】
【0026】
図2および3のような三元図においてtie lineを引くには、この反応前後でのGibbs自由エネルギー収支が用いられる。TiO2とGeとが反応してGeO2とTi germanide(TiGex)とが生成されるためには、Ti germanideの−ΔG1000がかなり大きくなければならない。すなわち、Ti germanideがかなり安定でないと、TiO2とGeとの反応は起こり得ないことが予想される。
【0027】
SiGeとTiとを反応させた場合には、Ti germanideよりもTi silicideの方が形成されやすいことが、(Aldrich, D. B., et al. Phys. Rev. B (1996) 53, 16279)に報告されている。Ti silicideの方がTi germanideより安定、すなわち、−ΔG1000(TiGe2)<127.6(kcal/mol)=−ΔG1000(TiSi2)が言える。よって、表3のTiGe2が生じる反応の右辺のGibbs自由エネルギー収支は正となる。反応は右に進まずTiGe2が生じず、図3に示したようにTi酸化物とGeとの間にtie lineが引けると推測される。
【0028】
因みに、Si基板上に100nm程度の膜厚でLTOからなる絶縁膜を成膜して得られたMOSキャパシタにおけるCVヒステリシス(ΔVfb)は、施される熱処理の温度が400〜500℃であれば、3.3〜3.5V程度である。同様の条件においてLTOをLAO、LZO、およびLHOに変更した場合には、ΔVfbの値は0.5V未満である。
【0029】
このようにLTOのΔVfbが他と比較して著しく大きいことは、SiとTi酸化物との熱的不安定性を示す一例と考えられる。
【0030】
以上の結果からLTOおよびLZOは、Geを主成分とする基板上でLAOより優れた電気的特性を示す可能性を有することが分かった。
【0031】
以下、図面を用いて本発明の実施の形態について具体的に説明する。
【0032】
(第1の実施形態)
まず、Geウエハにアセトン処理を施して、脱脂を行なうとともに有機物を除去した。次いで、塩酸(20%)と過酸化水素水(0.1%)との混合液で洗浄して、金属汚染元素を除去した。洗浄後のウエハを乾燥させて、前処理を終了した。
【0033】
前処理後のGeウエハ上には、パルスレーザー堆積法[Pulse laser deposition(PLD)]によりLa2Ti2O7(LTO)を堆積した。LTOを堆積後、窒素雰囲気中、500℃で30分のpost deposition annealing(PDA)を行なった。
【0034】
熱処理後の断面電子線透過像[cross−sectional transmission electron spectroscope(X−TEM) image]を図4に示す。500℃での熱処理後においても、良好なLTO/Ge基板界面が形成されていることが確認される。バンドギャップ(Eg)は4.06eVであり、熱処理の前後において変化は見られなかった。なお、バンドギャップは、反射電子エネルギー分光法[reflection electron energy loss spectroscopy(REELS)]の測定スペクトルに基づいて算出した。
【0035】
導電型不純物(dopant)を用いた拡散層によりソース/ドレインを形成する場合、high−k/Ge MOSFET作製においては、活性化熱処理のための500℃程度の熱処理が必要とされるのが通常である。上述の結果から、500℃の熱処理がEgに及ぼす影響は軽微であり、LTOはhigh−k/Ge MOSFETを形成するのに十分なEgを有することが確認された。
【0036】
さらに、得られたhigh−k/Geゲートスタック構造について、熱処理(500℃の窒素雰囲気で30分)前後の深さ方向元素プロファイルを、高精度ラザフォード後方散乱分光法[high−resolution Rutherford backscattering spectroscopy (HRBS)]により調べた。その結果を、図5〜8に示す。
【0037】
図5〜8は、それぞれLa,Ti,GeおよびOについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。
【0038】
熱処理後の絶縁膜/Ge界面においては、La組成は変動がなく、Ge濃度が低下している。さらに、Ti濃度およびO濃度が増加し、界面遷移層が薄膜化していることが、図5〜8からわかる。Ge酸化物が熱的に不安定であること、およびTi酸化物が様々な酸化状態を有することを考慮すると、絶縁膜/Ge界面において低酸化数のGe酸化物がTiを主成分とする高酸化物で置換されているものと解釈できる。また、LaTiO膜中にGeが含まれることに注目される。
【0039】
high−k膜中にGeが含まれた場合には、電荷トラップ等により移動度劣化等の電気的特性が劣化する。これに関しては、Kamata, Y., et al., Tech. Dig. Int. Electron Devices Meet (2005), 429に報告されており、イオン半径の大きいLaによってhigh−k膜中に空隙が形成されることに起因しているものと推測される。Laは、希土類元素の中でイオン半径が最も大きい。よって、Laよりイオン半径の小さな他の希土類元素とTiとを含む絶縁膜の場合も同様に、high−k膜中へのGe拡散の抑制が期待される。
【0040】
LTO/Geゲートスタック上に、SUSマスクを介してPtを堆積して図9に示す構成のMOSキャパシタを形成した。図示するMOSキャパシタにおいては、Geを主成分とする基板10上に、LTOからなるゲート絶縁膜11、およびPtからなるゲート電極12が形成されている。Pt電極堆積後、窒素雰囲気で500℃30分の熱処理を施し、さらに、N2/H2を用いたフォーミングガスアニール(FGA)処理を、350℃において30分間行なった。
【0041】
処理後のMOSキャパシタについて、−50℃におけるCV特性を測定した。測定周波数は、1MHzおよび10kHzである。さらに、1MHzおよび10kHzから2周波補正して、理想CV特性を算出した。これらの結果を、図10に示す。図示するように、EOT<1nmの良好なCV特性が得られた。
【0042】
本発明の実施形態にかかる半導体装置は、図11に示すようなフラッシュメモリーとすることができる。図示する半導体装置においては、基板21の素子領域に、トンネル酸化膜22、フローティングゲート23、インターポリ絶縁膜24、およびコントロールゲート25が順次形成されている。基板21内のトンネル酸化膜22を挟む位置には、高濃度不純物拡散領域からなるソース領域26およびドレイン領域27が形成され、これらによってフラッシュメモリー20が構成される。
【0043】
基板21としては、Si基板、SixGe1-x基板(xは0から1)、あるいはGe基板を用いることができる。こうした基板にCが適量含有されていてもよく、また、絶縁膜上の基板、例えばSi on insulator(SOI)などを用いることもできる。
【0044】
インターポリ絶縁膜24は、すでに説明したような少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)とを含む高誘電体絶縁膜から構成される。フローティングゲート23およびコントロールゲート25の少なくとも一方は、インターポリ絶縁膜24側にGe半導体領域を有する。Ge半導体領域とインターポリ絶縁膜24との間には、界面層が存在せず、インターポリ絶縁膜24がGe半導体領域に直接接することが好ましい。
【0045】
さらに、実施形態にかかる半導体装置は、図12に示すような相補型MISFETとすることができる。図示する半導体装置においては、素子分離絶縁膜36によってSi基板31に素子領域が画定される。素子領域には、ゲート絶縁膜37を介してゲート電極38が形成され、ゲート電極38の両側壁にはゲート側壁絶縁膜39が設けられる。これらによって、相補型MISFET30が構成される。図では、ソース/ドレイン領域は、高濃度不純物拡散層としたが、無論、金属電極を用いたショットキーソース/ドレインでもかまわない。
【0046】
なお、少なくともp−MISFET領域32における素子領域は、Geを主成分とするが、n−MISFET領域33における素子領域も、Geを主成分とすることができる。
【0047】
ゲート絶縁膜37は、すでに説明したような少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)とを含む高誘電体絶縁膜から構成される。Geを主成分とする素子領域とゲート絶縁膜37との間には、界面層が存在せず、ゲート絶縁膜37がGeを主成分とする素子領域に直接接することが好ましい。
【0048】
また、本発明の実施形態にかかる半導体装置は、図13に示すようなFin−FETとすることができる。図13の矢印A−A’断面を図14に示し、矢印B−B’断面を図15に示す。
【0049】
単結晶Si基板41上に形成された埋め込み絶縁膜42上には、ソース/ドレイン領域を有するGe層43がFin状に形成されている。Ge層43の中央部の上面および両側面を覆うように、ゲート絶縁膜45が形成され、このゲート絶縁膜を覆うようにゲート電極46が形成されている。ゲート電極46は、ゲート絶縁膜45の上のみならず絶縁膜42の上にも延在して形成されている。ゲート電極46の側面には、ゲート側壁絶縁膜47が形成されている。これにより、Fin構造のMISFETが構成されている。
【0050】
なお、図13〜15では、ゲート絶縁膜がGe層の上面および両側面を覆うトライゲート型について記載したが、無論、ゲート絶縁膜がGe層の両側面を覆い、Ge層の上面は窒化膜が形成されたダブルゲート型でもかまわない。
【0051】
ゲート絶縁膜45は、すでに説明したような少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)とを含む高誘電体絶縁膜から構成される。Ge層43とゲート絶縁膜45との間には、界面層が存在せず、ゲート絶縁膜45がGe層43に直接接することが好ましい。
【0052】
本発明の実施形態にかかる半導体装置においては、Geを主成分とする基板上に、特定の絶縁膜が形成される。絶縁膜は、Laに代表される少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素と含むので良好な電気的特性が得られた。
【0053】
(第2の実施形態)
前述の第1の実施形態と同様のGeウエハに、同様の手法により前処理を施した。
【0054】
前処理後のGeウエハ上にはPLDによりLa2Zr2O7(LZO)を堆積し、窒素雰囲気中、500℃で30分間のPDAを行なった。
【0055】
熱処理後の断面電子線透過像を図16に示す。500℃での熱処理後においても、良好なLZO/Ge基板界面が形成されていることが確認される。バンドギャップは5.23eVであり、熱処理の前後において変化は見られなかった。実施形態1の場合と同様、500℃の熱処理がEgに及ぼす影響が軽微なことから、LZOはhigh−k/Ge MOSFETを形成するのに十分なEgを有することが確認された。
【0056】
得られたhigh−k/Geゲートスタック構造について、実施形態1の場合と同様の手法により、熱処理前後の深さ方向元素プロファイルを調べた。その結果を図17〜20に示す。
【0057】
図17〜20は、それぞれLa,Zr,GeおよびOについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。熱処理前後で組成変動はなく、良好なgate stack integrityを示している。
【0058】
また、LaZrO膜中にGeが含まれていないことに注目される。上述したように、Geがhigh−k膜中に含まれると電荷トラップ等により移動度劣化等、電気的特性が劣化するので、LaZrO膜はGe基板上と良好なgate stackを形成すると考えられる。さらにLaよりもイオン半径の小さい希土類元素とZrとを含む絶縁膜では、希土類元素に起因するhigh−k膜中の空隙の減少によるhigh−k膜へのGe拡散の抑制が保たれ、良好な電気的特性が期待される。
【0059】
ゲート絶縁膜11をLZO膜に変更する以外は、実施形態1と同様の手法により図119に示す構成のMOSキャパシタを形成した。前述と同様の熱処理を施した後、同様の条件で求めたCV特性を図21に示す。図示するように、EOT<1nmの良好なCV特性が得られた。
【0060】
(比較例)
前述の第1の実施形態と同様のGeウエハに、同様の手法により前処理を施した。
【0061】
前処理後のGeウエハ上にはPLDによりLa2Hf2O7(LZO)を堆積し、窒素雰囲気中、500℃で30分間のPDAを行なった。
【0062】
得られたhigh−k/Geゲートスタック構造について、実施形態1の場合と同様の手法により、熱処理前後の深さ方向元素プロファイルを調べた。その結果を図22〜25に示す。
【0063】
図22〜25は、それぞれLa,Hf,GeおよびOについての結果である。いずれにおいても、点線は熱処理前のプロファイルを示し、実線は熱処理後のプロファイルを示している。熱処理前後で組成変動はないものの、LaHfO膜中にGeが含まれている。上述したように、Geがhigh−k膜中に含まれると電荷トラップ等により移動度劣化等、電気的特性が劣化する。これは、イオン半径の大きいLaによってhigh−k膜中に空隙が形成されることに起因していると考えられる。
【0064】
本発明の実施形態においては、Laとともにhigh−k膜中に含有されるのはTiまたはZrである。このため、Hfの存在によって生じる不都合は回避することができる。
【0065】
実施形態においては、La2(MIV)2O7組成のhigh−k膜をGe基板上に堆積した場合について説明した。PLDにおいて用いられるターゲットの組成がLa2(MIV)2O7であり、このPLDで成膜することによってターゲット組成と同一の組成の膜を成膜することができる
一般に、La2(MIV)2O7組成の結晶はパイロクロア構造を成すことが多い。パイロクロア構造では、MIV−O−MIV結合の成す角が110〜130°であるためMIV原子のd軌道がO原子のp軌道を介在して重なり合う成分が小さい。これによって大きな絶縁性が得られる。
【0066】
La2(MIV)2O7組成のアモルファス膜も、局所的にはパイロクロア結晶における絶縁性が期待でき、熱処理により局所的に微結晶が形成された場合においても同様に絶縁性が期待される。パイロクロア結晶には、(MR)2(MIV)2O7だけでなくMRサイトの一部がMIV原子で置き換わっていてもよい。さらには、MIV原子は1種類に限定されず、2種類が含有されてもよい。こうした組成のhigh−k膜の場合も、前述の議論から同様に良好な絶縁性が期待される。
【図面の簡単な説明】
【0067】
【図1】TiO2/Ge MOSキャパシタのCV特性を示すグラフ図。
【図2】Ti−Si−Oの三元図。
【図3】Ti−Ge−Oの三元図。
【図4】LTO/Geゲートスタックの断面TEM写真。
【図5】LTO/Geゲートスタックにおける深さ方向のLaプロファイル。
【図6】LTO/Geゲートスタックにおける深さ方向のTiプロファイル。
【図7】LTO/Geゲートスタックにおける深さ方向のGeプロファイル。
【図8】LTO/Geゲートスタックにおける深さ方向のOプロファイル。
【図9】本発明の一実施形態にかかるMOSデバイス構造を示す概念図。
【図10】LTO/Ge MOSキャパシタのCV特性を示すグラフ図。
【図11】本発明の他の実施形態にかかる半導体装置の断面図。
【図12】本発明の他の実施形態にかかる半導体装置の断面図。
【図13】本発明の他の実施形態にかかる半導体装置の概略構成を示す鳥瞰図。
【図14】図13に示した半導体装置の概略構成を示す断面図。
【図15】図13に示した半導体装置の概略構成を示す断面図。
【図16】LZO/Geゲートスタックの断面TEM写真。
【図17】LZO/Geゲートスタックにおける深さ方向のLaプロファイル。
【図18】LZO/Geゲートスタックにおける深さ方向のZrプロファイル。
【図19】LZO/Geゲートスタックにおける深さ方向のGeプロファイル。
【図20】LZO/Geゲートスタックにおける深さ方向のOプロファイル。
【図21】LZO/Ge MOSキャパシタのCV特性を示すグラフ図。
【図22】LHO/Geゲートスタックにおける深さ方向のLaプロファイル。
【図23】LHO/Geゲートスタックにおける深さ方向のHfプロファイル。
【図24】LHO/Geゲートスタックにおける深さ方向のGeプロファイル。
【図25】LHO/Geゲートスタックにおける深さ方向のOプロファイル。
【符号の説明】
【0068】
10…Ge基板; 11…ゲート絶縁膜; 12…ゲート電極
20…フラッシュメモリー; 21…基板; 22…トンネル酸化膜
23…フローティングゲート; 24…インターポリ絶縁膜
25…コントロールゲート; 26…ソース領域; 27…ドレイン領域
30…相補型MISFET; 31…Si基板; 32…p型MISFET領域
33…n型MISFET領域; 34…Ge領域; 35…GeSi界面
36…素子分離絶縁領域; 37…ゲート絶縁膜; 38…ゲート電極
38…ゲート側壁絶縁膜;40…Fin−FET; 41…Si基板
42…埋め込み絶縁膜; 43…Ge基板; 45…ゲート絶縁膜
46…ゲート電極; 47…ゲート側壁絶縁膜。
【特許請求の範囲】
【請求項1】
Geを主成分とする半導体領域と、
前記半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜とを具備し、
前記絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項2】
前記酸化物は、(MR)2(MIV)2O7で表わされる組成を有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記MRはLaであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記MIVはTiであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記MIVはZrであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項6】
フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してGe半導体領域を有し、前記インターポリ絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項7】
素子分離領域を有するSi基板と、前記素子分離領域に確定され、Geを主成分とする素子領域と、前記素子領域に形成されたソース/ドレイン領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備するp型MISFETを備え、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項8】
前記Si基板上に形成されたn型MISFETをさらに具備する相補型MISFETであり、前記n型MISFETは、前記素子分離領域に確定され、Geを主成分とする素子領域と、前記素子領域に形成された拡散領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする請求項7に記載の半導体装置。
【請求項9】
絶縁体と、
前記絶縁体上に一方向に沿って形成され、Geを主成分とする半導体領域と、
前記半導体領域の両端部に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域に挟まれた前記半導体領域の少なくとも両側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極とを具備し、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項1】
Geを主成分とする半導体領域と、
前記半導体領域上に形成された絶縁膜と、
前記絶縁膜上に形成された金属膜とを具備し、
前記絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項2】
前記酸化物は、(MR)2(MIV)2O7で表わされる組成を有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記MRはLaであることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記MIVはTiであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項5】
前記MIVはZrであることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
【請求項6】
フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してGe半導体領域を有し、前記インターポリ絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項7】
素子分離領域を有するSi基板と、前記素子分離領域に確定され、Geを主成分とする素子領域と、前記素子領域に形成されたソース/ドレイン領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備するp型MISFETを備え、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【請求項8】
前記Si基板上に形成されたn型MISFETをさらに具備する相補型MISFETであり、前記n型MISFETは、前記素子分離領域に確定され、Geを主成分とする素子領域と、前記素子領域に形成された拡散領域と、前記素子領域上にゲート絶縁膜を介して形成されたゲート電極とを具備し、前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする請求項7に記載の半導体装置。
【請求項9】
絶縁体と、
前記絶縁体上に一方向に沿って形成され、Geを主成分とする半導体領域と、
前記半導体領域の両端部に形成されたソース/ドレイン領域と、
前記ソース/ドレイン領域に挟まれた前記半導体領域の少なくとも両側面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を覆うゲート電極とを具備し、
前記ゲート絶縁膜は、少なくとも1種の希土類元素(MR)と、TiおよびZrから選択される少なくとも1種のIV族元素(MIV)と、酸素とを含むことを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【公開番号】特開2010−199294(P2010−199294A)
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願番号】特願2009−42465(P2009−42465)
【出願日】平成21年2月25日(2009.2.25)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト/次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計)/新構造極限CMOSトランジスタ「関連技術開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成22年9月9日(2010.9.9)
【国際特許分類】
【出願日】平成21年2月25日(2009.2.25)
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成20年度独立行政法人新エネルギー・産業技術総合開発機構「次世代半導体材料・プロセス基盤(MIRAI)プロジェクト/次世代半導体材料・プロセス基盤(MIRAI)プロジェクト(一般会計)/新構造極限CMOSトランジスタ「関連技術開発」委託研究、産業技術力強化法第19条の適用を受ける特許出願
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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