【課題】電極間絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第１の絶縁膜１０を介して並んだメモリセル列を含み、複数の不揮発性メモリセルの各々は、トンネル絶縁膜２と、電荷蓄積層３と、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜５と、制御電極６とを備え、第２の絶縁膜５のワード線方向の幅が、電荷蓄積層３の上面から該上面と対向する制御ゲート電極６の対向面に向かって単調に増加し、かつ、前記メモリセル列中のワード線方向に隣接する二つの不揮発性メモリセルの二つの第２の絶縁膜５が、制御ゲート電極６の下面において離れている前記メモリセルアレイとを備えている。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】動作信頼性を向上させる半導体記憶装置を提供すること。
【解決手段】電荷蓄積層２５と制御ゲート２７とを含み、閾値に応じて２値以上のデータを保持可能な複数のメモリセルと、前記メモリセルのゲート２７または電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部２とを具備する。 （もっと読む）

【課題】カップリング比の増大を図ることができる、半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体基板２に形成されたトレンチ３には、埋設絶縁体４が埋設されている。埋設絶縁体４の上部は、半導体基板２の表面よりも上方に突出している。半導体基板２の表面上には、トンネル酸化膜５が形成されている。埋設絶縁体４の側方において、トンネル酸化膜５上には、フローティングゲート６が形成されている。フローティングゲート６の側部は、埋設絶縁体４の上方に迫り出し、その側面は、平面１０およびその下方に連続する曲面１１からなる。フローティングゲート６の上面１２ならびに平面１０および曲面１１からなる側面上には、ＯＮＯ膜１３がそれらの各面に接して形成されている。そして、ＯＮＯ膜１３上には、コントロールゲート１４が形成されている。 （もっと読む）

メモリ・デバイスの軟データ生成の方法および装置を提供する。少なくとも１つの軟データ値が、少なくとも１つの硬読取値を入手することと、硬読取値を読み取るための統計に基づいて少なくとも１つの硬読取値に関連する軟データ値を生成することとによって、メモリ・デバイスについて生成される。硬読取値は、データ・ビット、電圧レベル、電流レベル、および抵抗レベルのうちの１つまたは複数を含むことができる。生成される軟データ値は、（ｉ）１つまたは複数の対数尤度比を生成するのに使用される軟読取値および（ｉｉ）１つまたは複数の対数尤度比のうちの１つまたは複数を含むことができる。統計は、ビット・ベースの統計およびセル・ベースの統計のうちの１つまたは複数を含む。統計は、オプションで、ターゲット・セルに対する少なくとも１つのアグレッサ・セルのパターン依存外乱ならびに位置固有統計を含むこともできる。少なくとも１つの軟データ値を、軟読取値を入手することと、軟読取値を読み取るための統計に基づいて軟読取値に関連する軟データ値を生成することであって、統計は、位置固有統計およびパターン依存統計のうちの１つまたは複数を含む、生成することとによって、メモリ・デバイスについて生成することができる。
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【課題】セルトランジスタのカップリング比を向上させることのできる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、セルトランジスタＣＴを備える。セルトランジスタＣＴは、素子領域１０上に設けられたトンネル絶縁膜１１と、浮遊ゲート電極１２と、制御ゲート電極１４と、浮遊ゲート電極１２と制御ゲート電極１４との間に設けられたゲート間絶縁膜１３とを備える。浮遊ゲート電極１２の平面形状は、一部においてｙ方向に幅Ｗを有する一方、他の部分においてｙ方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、メモリセルの面積を最小限にすると共に、ＯＴＰおよびＭＴＰを実現する。
【解決手段】トランジスタ形成部３を上下方向に配置し、トランジスタ形成部３の左側にメタル配線１２を配置しドレインと接続する。また、ソースに接続されるメタル配線１３を左右方向に配置する。またトランジスタ形成部３の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面とトランジスタのゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、フローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。そして、ドレインＤとコントロールゲートＣＧとソースＳに印加する信号を制御することにより、このメモリセルをＯＴＰまたはＭＴＰとして動作させる。 （もっと読む）

【課題】標準ロジックのＣＭＯＳプロセスで不揮発性メモリを実現し、キャパシタをコンパクトに配置して面積を最小限にする、不揮発性半導体メモリ素子を提供する。
【解決手段】第１トランジスタＴ１および第２トランジスタＴ２を形成するトランジスタ形成部３０を上下方向（縦方向）に配置し、このトランジスタ形成部の左側に、メタル配線（ビット線）１２を配置し、また、第１トランジスタのゲートのポリシリコン層８と、第２トランジスタのソースに接続されるメタル配線１３とを左右方向（横方向）に配置する。またトランジスタ形成部３０の左側にｎ型ウェル２を配置し、このｎ型ウェル２の表面と第２トランジスタの第２のゲート領域部（符号４で示す領域）とに対向するようにフローティングゲート９を左右方向に配置し、このフローティングゲート９に電位を付与するコントロールゲート配線１９も左右方向に配置する。 （もっと読む）

【課題】メモリーセルの電気的特性の向上が図られた不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１を、半導体基板２上に第１の絶縁膜６を介して積層して設けた電荷蓄積層７、第２の絶縁膜１３、第３の絶縁膜１４、第４の絶縁膜１５、第５の絶縁膜１６、第６の絶縁膜１７、および制御ゲート電極９を用いて構成する。第２の絶縁膜１３はシリコンおよび酸素を含む材料からなる。第４の絶縁膜１５は第３の絶縁膜１４よりも電荷トラップ密度が高く、かつ、第２の絶縁膜１３よりも比誘電率が高い材料からなる。第５の絶縁膜１６は第４の絶縁膜１５よりも電荷トラップ密度が低い材料からなる。第６の絶縁膜１７は第４の絶縁膜１５よりも比誘電率が低く、かつ、シリコンおよび酸素を含む材料からなる。 （もっと読む）

【課題】データリテンション特性を向上できる不揮発性半導体記憶装置およびそのデータ書込み方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ11と、制御回路17とを具備し、前記制御回路は、データ書込み動作の際に、選択ワード線に隣接する非選択ワード線の書込みデータを確認し(ST2)、前記確認したデータのうち前記選択ワード線に接続された選択メモリセルに隣接する前記非選択ワード線に接続された非選択メモリセルの閾値電圧が規定値以下である場合に第１書込みベリファイ電圧Vpv1をセットし、前記確認したデータのうち非選択メモリセルの閾値電圧が前記規定値よりも大きい場合に前記第１書込みベリファイ電圧よりも大きい第２書込みベリファイ電圧Vpv2をセットし(ST3)、前記セットした電圧によりデータ書込みを行うように制御する。 （もっと読む）

【課題】優れた電気的特性を有する不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】分離酸化膜５ａ、５ｂおよび他の分離酸化膜５ｃを形成した後、半導体基板１の主表面上にトンネル絶縁膜６ｂを形成する。２つの分離酸化膜５ａ、５ｂの間に位置する領域上から分離酸化膜５ａ、５ｂ上にまで延在するように導電体膜を形成する。導電体膜の上部表面層を、分離酸化膜５ａ、５ｂの上部が露出するまで除去することにより、導電体膜からなり、平坦な上部表面を有するとともに、分離酸化膜５ａ、５ｂの間に位置する浮遊電極７ｂを形成する。浮遊電極７ｂに隣接する分離酸化膜５ａ、５ｂの上部をエッチングにより除去することにより、浮遊電極７ｂの側面を露出させる。浮遊電極７ｂの側面を露出させる工程では、他の分離酸化膜５ｃ上にレジスト膜２４を形成した状態で、分離酸化膜５ａ、５ｂの上部をエッチングにより除去する。 （もっと読む）

【課題】高いカップリング比を有するセルトランジスタを備えた不揮発性半導体記憶装置およびその製造方を提供する。
【解決手段】半導体基板１１の第１領域１１ａにおいて、第１ゲート電極１５の上面１５ｂおよび第１絶縁分離層１２の側面１２ａを露出させる工程と、第１絶縁分離層１２の側面１２ａに第１側壁膜３５ａを形成する工程と、第１側壁膜３５ａをマスクとして、第１ゲート電極１５の上部をエッチングし、第１ゲート電極１５の上部に第１凹部１５ａを形成する工程と、第１ゲート電極１５の上部を露出させる工程と、第１ゲート電極１５の上部を含む第１絶縁分離層１２上にコンフォーマルに第２ゲート絶縁膜１６を形成する工程と、第１凹部１５ａを埋め込むように、第２ゲート絶縁膜１６上に第２ゲート電極材料膜を形成する工程と、を具備する。 （もっと読む）

【課題】書き込みや消去を繰り返し行った場合であっても、読み出し不良を抑制することを目的の一とする。又は、メモリトランジスタの面積の増大を抑制しつつ、書き込み電圧、消去電圧を低減することを目的の一とする。
【解決手段】基板上に設けられた書き込み動作及び消去動作に用いる第１の半導体層及び読み出し動作に用いる第２の半導体層上に、絶縁膜を介してフローティングゲートとコントロールゲートを設け、第１の半導体層を用いてフローティングゲートへの電子の注入・放出を行い、第２の半導体層を用いて読み出しを行う。 （もっと読む）

【課題】メモリセル面積を増加することなく、メモリトランジスタの書き込み電圧および消去電圧を低減する不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルには、第１の島状半導体領域１０２、フローティングゲート１０９、コントロールゲート１１１が有するメモリトランジスタが設けられている。さらに、フローティングゲート１０９の下方には、絶縁膜を介して第２の島状半導体領域１０１が形成されている。第２の島状半導体領域１０１は、コントロールゲート１１１に電気的に接続されているため、第２の島状半導体領域１０１とフローティングゲート１０９間に静電容量が形成される。この静電容量はメモリトランジスタのカップリング比の増加に寄与するため、メモリセルの面積を増加することなく、カップリング比を高くすることが可能になる。また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 （もっと読む）

【課題】選択ゲートとこれに隣接するメモリセルとの容量結合による誤動作の発生を防止でき、信頼性を向上できる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。
【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１１と、ワード線を制御するワード線駆動回路１６と、ビット線を制御するビット線選択回路１２と、ワード線駆動回路および前記ビット線選択回路を制御する制御回路１７とを具備し、前記制御回路は、データ書き込み動作の際に、選択トランジスタＳ２に隣接するメモリセルＭＴ７が非選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に第１電圧Ｖsgを与え、選択トランジスタに隣接するメモリセルＭＴ７が選択セルの場合には、選択トランジスタのゲート電極ＳＧ２に選択トランジスタの閾値電圧Ｖthよりも大きくかつ前記第１電圧Ｖsgよりも小さい第２電圧ＶsgLを与える。 （もっと読む）

【課題】隣接するメモリセルＭＣ間の干渉効果を低減ことが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１００のメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、素子領域のうち浮遊ゲートの両側に位置する領域に形成された拡散層と、浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された制御ゲートと、を有する。 （もっと読む）

【課題】セルサイズのさらなる縮小を図ることができる、半導体装置を提供すること。
【解決手段】半導体層２に、トレンチ５が形成されている。半導体層２の表層部には、第１拡散領域３およびドレイン領域が形成されている。第１拡散領域３は、トレンチ５に対して所定方向の一方側に形成され、トレンチ５に隣接している。第２拡散領域６は、所定方向においてトレンチ５に対して第１拡散領域３と反対側に形成され、トレンチ５に隣接している。トレンチ５の底面および側面上には、第１絶縁膜８が形成されている。第１絶縁膜８上には、フローティングゲート１１が設けられている。フローティングゲート１１は、第１絶縁膜８を挟んで、トレンチ５の底面および側面と対向している。フローティングゲート１１上には、第２絶縁膜１２が形成されている。第２絶縁膜１２上には、コントロールゲート１３が設けられている。 （もっと読む）

【課題】従来のメモリセルよりも小型かつ長寿命なメモリセルのデザインを提供する。
【解決手段】メモリデバイス用メモリセル構造は、フローティングゲートノードＦＧを有したリードトランジスタ１２０と、第１プログラミング端子１６０を有したトンネリングコンデンサ１３０と、第２プログラミング端子１５０を有したカップリングコンデンサスタック２００とを具備する。トンネリングコンデンサ１３０及びカップリングコンデンサスタック２００は、ＦＧに接続されている。カップリングコンデンサスタック２００は、ＦＧと第２プログラミング端子１５０との間に直列に接続された少なくとも２つのカップリングコンデンサから成り、トンネリングコンデンサ１３０よりも大きい静電容量を有する。 （もっと読む）

【課題】書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、浮遊電極と、第２の絶縁膜と、ゲート電極と、を有する不揮発性半導体記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、前記半導体層と前記ゲート電極との間に、前記第１の極性の電荷を前記第２の絶縁膜に注入する第１の電位差を与え、その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第２の電位差を与え、その後、前記第１の極性の電荷を前記浮遊電極に注入する第３の電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。 （もっと読む）

【課題】 ＮＡＮＤフラッシュメモリに混載可能なエージングデバイスを提供する。
【解決手段】 半導体基板上に設けられた、第１と第２の入出力端子、擬似制御ゲート端子を備えるセル部と、擬似制御ゲート端子に接続される電子ブースタとを具備し、セル部は1方向に平行に形成された第１導電型の複数の線状半導体層（アクティブエリア）と、線状半導体層上にこれと交差し、絶縁膜を介して平行に形成され、交互に配列され複数の第１の線状導体層（制御ゲート層）と複数の第２の線状導電体層（擬似制御ゲート層）と、線状半導体層と第１の線状半導体層との各交点において、絶縁されて挿入された浮遊ゲートとを具備し、電子ブースタは、第１導電型のソース・ドレイン領域、ブースタゲート電極とを有するＭＯＳトランジスタを含み、ブースタゲート電極は、擬似制御ゲート端子を介して第２の線状半導体層に接続される。 （もっと読む）