【課題】不揮発性メモリ装置を提供する。
【解決手段】半導体基板内に形成されたソース領域と、ソース領域と一部オーバーラップされるように形成されたゲート絶縁膜と、ソース領域とオーバーラップされる領域で電界を一定に形成させる構造を有し、ゲート絶縁膜の上部に形成されたフローティングゲートと、フローティングゲートの上部からフローティングゲートの一側壁に沿って絶縁されて形成されたコントロールゲートと、フローティングゲートとコントロールゲートとの間に介在されたゲート間絶縁膜及びコントロールゲートの他側と隣接して形成されたドレイン領域とを含む。 （もっと読む）

【課題】 隣接セル間の干渉効果を最小化することができ、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができ、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法の提供。
【解決手段】 半導体基板の第１領域にトンネル酸化膜および第１導電層を積層してフローティングゲートパターンを形成し、前記半導体基板の第２領域にトレンチ型素子分離膜を形成する段階と、前記素子分離膜を所定の厚さエッチングする段階と、全体構造上に誘電体膜及び第２導電層を形成した後、パターニングしてフローティングゲートおよびコントロールゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。 （もっと読む）

【課題】ゲート絶縁膜の劣化を抑制することができる単層ゲート型の不揮発性メモリを提供すること。
【解決手段】本発明に係る不揮発性メモリセルは、第１ＭＯＳトランジスタ１０と、第２ＭＯＳトランジスタ２０とを備える。第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０はゲート電極３０を共有し、そのゲート電極３０は、周囲から電気的に隔離された浮遊ゲートである。また、第１ＭＯＳトランジスタ１０と第２ＭＯＳトランジスタ２０の導電型は同一である。 （もっと読む）

【課題】ＰＲＯＧＲＡＭ時とＥＲＡＳＥ時の間の電荷供給効率のアンバランスを解消すること。
【解決手段】本発明に係る不揮発性メモリセルは、基板中に形成された第１ウエル１１と、ゲート絶縁膜を介して基板上に形成された浮遊ゲート４０とを備えている。浮遊ゲート４０は、第１ウエル１１中のトンネル領域１５とオーバラップするように形成されている。浮遊ゲート４０に対する電荷の授受は、トンネル領域１５と浮遊ゲート４０との間のゲート絶縁膜を介して行われる。第１ウエル１１中には、トンネル領域１５に接するように第１拡散層１２と第２拡散層１３が形成されている。第１拡散層１２と第２拡散層１３は、反対の導電型を有し、同じ長さにわたってトンネル領域１５に接するように形成されている。 （もっと読む）

【課題】メモリセルのカップリング比の増大とリーク電流の低減を図る。
【解決手段】本発明の例に関わる不揮発性半導体記憶装置は、半導体基板内に配置されるソース・ドレイン拡散層と、ソース・ドレイン拡散層の間のチャネル上に配置される第１絶縁膜T-ox.と、第１絶縁膜T-ox.上に配置され、スタックされた複数の第１導電層から構成されるフローティングゲート電極FGと、フローティングゲート電極FG上に配置される第２絶縁膜IPDと、第２絶縁膜IPD上に配置されるコントロールゲート電極CGとを備える。複数の第１導電層のうち最上層を除く１つの第１導電層を基準層とした場合に、基準層の仕事関数は、4.0eV以上であり、基準層から上の基準層を含む複数の第１導電層の仕事関数φw1, φw2, …φwnは、第２絶縁膜IPDに向かうに従って次第に大きくなる。 （もっと読む）

【課題】先端標準ＣＭＯＳプロセスのＬＳＩに混載可能な不揮発性半導体記憶装置に関し、消去速度の高速化を実現する。
【解決手段】フローティングゲート３２に電荷を蓄積してデータを記憶する不揮発性半導体記憶装置であって、フローティングゲート３２を共有する複数のＭＯＳトランジスタ２４，２５，２６を有し、書き込み時のカップリングにＰＭＯＳ２４を用い、消去時のカップリングにＮ型のデプレッションＭＯＳ（ＤＭＯＳ）２５を用いることを特徴とし、書き込みにはＰＭＯＳ２４によるチャネル反転容量のカップリングを用い、消去にはＮ型ＤＭＯＳ２５による空乏容量のカップリングを用いることで、従来の３トランジスタ型不揮発性メモリ素子に対して面積増加無く、消去速度を高速化する。 （もっと読む）

【課題】 補助ゲート電極構成を持つフラッシュメモリを有する半導体装置の信頼性を向上させる。
【解決手段】 半導体基板１の主面上にゲート絶縁膜２を介して形成された複数の補助ゲート電極ＡＧと、補助ゲート電極ＡＧの側壁に形成された側壁絶縁膜４により補助ゲート電極ＡＧとは電気的に絶縁された状態で形成され、ゲート絶縁膜２を介して形成された浮遊ゲート電極ＦＧと、浮遊ゲート電極ＦＧを覆うように形成された層間絶縁膜５上に形成された複数の制御ゲート電極ＣＧとを有している。この層間絶縁膜５の表面形状が凹凸状である。 （もっと読む）

【課題】 トンネル絶縁膜を欠陥が生成されにくい高品質な絶縁膜にすることができ、且つリーク電流の低減をはかることができ、素子特性及び信頼性の向上に寄与する。
【解決手段】 第１導電型の半導体基板１１の主面上に選択的に形成されたトンネル絶縁膜１３と、トンネル絶縁膜１３上に形成されたフローティングゲート電極１４と、フローティングゲート電極１４上に形成されたインターポリ絶縁膜１５と、インターポリ絶縁膜１５上に形成されたコントロールゲート電極１６と、基板１１の主面に形成された第２導電型のソース・ドレイン領域１２とを備えた不揮発性半導体メモリ装置であって、トンネル絶縁膜１３は、シリコン窒化膜１３ａをシリコン酸化膜１３ｂ，１３ｃで挟んで形成された３層構造であり、シリコン窒化膜１３ａは面内方向に連続する膜であり、三配位の窒素結合を有し、且つ窒素の第二近接原子の少なくとも１つが窒素である。 （もっと読む）

【課題】フローティングゲート間のキャパシタンスを減らし、セル間のインターフェランス効果を減少させたＮＡＮＤ型フラッシュメモリ素子を提供する。
【解決手段】セル領域の半導体基板上の所定の領域にトンネル酸化膜１０２、フローティングゲート１０３、第１誘電体膜１０４およびコントロールゲート１０５が積層されて形成された複数のセルと、ソース選択トランジスタ領域Ｂおよびドレイン選択トランジスタ領域Ｃの半導体基板上の所定の領域に形成された選択トランジスタと、前記ソース選択トランジスタＢ間の半導体基板上に形成されたソース１０９、および前記ドレイン選択トランジスタＣ間の半導体基板上に形成されたドレイン１１０と、前記セル間が埋め込まれるように前記セル領域に形成された第２誘電体膜１０７および導電層１０８とを含むＮＡＮＤ型フラッシュメモリ素子。 （もっと読む）

【課題】 本発明は、フラッシュメモリ素子及びその製造方法に関するものであり、フローティングゲートを下部より上部が狭くなるように構成し、コントロールゲートとフローティングゲート間のオーバーラップ面積は維持させながらフローティングゲートの面積を減少させてプログラムスピード(program speed)の低下なしにセル間の干渉(interference)を減らすことを目的としている。
【解決手段】 フィールド領域及びアクティブ領域が定義された半導体基板と、前記フィールド領域の半導体基板に浅いトレンチ分離構造で形成される素子分離膜と、前記アクティブ領域の半導体基板上のトンネル酸化膜と、前記トンネル酸化膜上に形成され、上部より下部の幅が広いフローティングゲートと、前記フローティングゲートを含む半導体基板の表面段差に沿って形成された層間誘電膜と、前記層間誘電膜上に形成されるコントロールゲートとを含んで構成されるフラッシュメモリ素子であることを特徴とする。 （もっと読む）

【課題】不揮発性メモリの電荷保持特性を向上させることのできる技術を提供する。
【解決手段】多結晶シリコン膜からなる浮遊ゲート５と多結晶シリコン膜からなる制御ゲートとの間に、下層酸化シリコン膜６、窒化シリコン膜７および上層酸化シリコン膜８を積層したＯＮＯ膜からなる層間絶縁膜が形成されたメモリセルにおいて、上層酸化シリコン膜８をＬＰＣＶＤ法により形成し、さらに、リモートプラズマ法により窒化することにより、上層酸化シリコン膜８の上面側に、例えば５〜６原子％の窒素を導入する。 （もっと読む）

【課題】不揮発性半導体メモリを有する半導体装置において、工程の複雑化を招くことなく深さの異なるトレンチを形成しうるとともに、微細なメモリセルを高精度に形成しうる半導体装置及びその製造方法を提供する。
【解決手段】フラッシュメモリセル領域１０における表面が周辺回路領域１２における表面よりも低くなるように表面に段差が形成されたシリコン基板１４と、フラッシュメモリセル領域１０において溝１８に形成された素子分離領域２０ａと、周辺回路領域１２において溝１８よりも深い溝２４に形成された素子分離領域２０ｃと、素子分離領域２０ａにより画定された素子領域上に形成されたフローティングゲート３２とコントロールゲート４０とを有するフラッシュメモリセル４６と、素子分離領域２０ｃにより画定された素子領域上に形成されたトランジスタ６２、６６とを有している。 （もっと読む）

【課題】Ｕ字状浮遊ゲートを有するフラッシュメモリの製造方法を提供する。
【解決手段】上面と両側面の一部とが基板表面から突出した素子分離膜を形成した後、素子分離膜の間の基板上にトンネル酸化膜を形成する。トンネル酸化膜上に素子分離膜の間を満たさない厚さに導電膜を形成した後、導電膜上に研磨犠牲膜を形成する。素子分離膜上の研磨犠牲膜及び導電膜を除去して素子分離膜の間に自己整列されたＵ字状浮遊ゲートを形成すると同時に、浮遊ゲート上に研磨犠牲膜パターンを残す。研磨犠牲膜パターンをマスクとして用いて素子分離膜をリセスさせて、浮遊ゲートの両側壁を露出させる。浮遊ゲートに対して研磨犠牲膜パターンを選択的に除去して浮遊ゲートの上面を露出させるフラッシュメモリの製造方法である。 （もっと読む）

【課題】 書き換え可能回数の劣化を抑えながら書き込み速度の高速化が可能であり、信頼性の高い不揮発性半導体記憶装置及びその製造方法。
【解決手段】 不揮発性半導体装置１００は、その一端がフローティングノード３０に接続されている第１のキャパシタ３１と、そのゲート電極が前記フローティングノード３０に接続されている検出トランジスタ４１と、その一端が前記フローティングノード３０に接続され、その他端が前記検出トランジスタ４１のドレインに接続されている第２のキャパシタ３２と、を含み、前記第２のキャパシタ３２の上方の第１の層間絶縁膜ＩＬＤ１は、ＨＤＰＣＶＤ（High-Density-Plasma-Chemical-Vapor-Deposition）法によって形成されている。 （もっと読む）

不揮発性記憶素子の集合をソフトプログラミング目的の部分集合に分割して、ソフトプログラミング速度の遅い記憶素子をより完全にソフトプログラムする。この素子の全体集合は、ソフトプログラムされたと検証されるまで（または、これら素子の第２の部分集合を検証対象から除外された状態で第１の部分集合がソフトプログラムされたと検証されるまで）ソフトプログラムされる。この集合がソフトプログラムされたと検証されたら、素子の第１部分集合をさらにソフトプログラミングすることを禁止し、一方で、素子の第２部分集合に対して追加のソフトプログラミングを実行する。この第２部分集合には、ソフトプログラミング速度の遅い素子を含まれることがある。この場合には、第１部分集合を検証対象から除外した状態で、この第２部分集合に対してソフトプログラミングの検証を実行すればよい。第２部分集合に対するソフトプログラミングと検証の動作は、これがソフトプログラムされたと検証されるまで継続することが可能である。どちらの部分集合がソフトプログラムと検証動作を受けているかによって、さまざまなステップサイズでソフトプログラミング信号のサイズを増加させるようにすることが可能である。
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【課題】不揮発性メモリ装置及びそれの形成方法を提供する。
【解決手段】本発明により、増加した浮遊ゲートカップリング比を提供する構造を有するプログラム及び消去効率及び性能を向上させることができるスプリットゲートメモリ装置が提供される。 （もっと読む）

【課題】 ゲート容量可変の電界効果トランジスタを用いた不揮発性メモリの消費電力と読み出しエラーとを低減する。
【解決手段】 シリコン基板１０１上にソース領域１０４とドレイン領域１０５を形成すると共にソース領域１０４とドレイン領域１０５とに挟まれた領域上に順次、絶縁膜１０２ａ、ＰＣＭＯ膜１０２ｂ、ゲート電極１０３を積層して、電界効果トランジスタ１とする。ＰＣＭＯ膜１０２ｂに印加する書き込み電圧の電圧値を変えることによってデータを書き込み、ＰＣＭＯ膜１０２ｂに読み出し電圧を印加し、ドレイン電流を検出することによってデータを読み出す。
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【課題】埋込型フローティングゲート構造のフラッシュメモリセル、及び、そのフラッシュメモリセルの製造方法を提供すること。
【解決手段】本発明は、埋め込み型フローティングゲート構造を持つフラッシュメモリセル及びその製造方法に関し、本発明のフラッシュメモリセルは、半導体基板の上部に形成され、第１の導電膜から形成されたコントロールゲートと、半導体基板の表面とコントロールゲートとの間に形成された誘電体膜と、誘電体膜下の半導体基板の内部に埋め込まれ、第２の導電膜から形成されるフローティングゲートと、半導体基板の内部にフローティングゲートを取り囲みながら形成され、フローティングゲートのボトムコーナー(bottom corner)部分でより厚いトンネル酸化膜と、そして、半導体基板内のフローティングゲートとトンネル酸化膜とを挟んで離隔されているソース及びドレインと、を含む。ソースとドレインとのジャンクションの深さは、互いに異なるので、ソースのジャンクションの深さが、フローティングゲートの深さよりも浅く、ドレインのジャンクションの深さは、フローティングゲートの深さと同じであることができる。あるいは、フラッシュメモリセルのソースとドレインとのジャンクションの深さは、フローティングゲートの深さと同じであり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも浅かったり、ソースとドレインとのジャンクションの深さが、フローティングゲートの深さよりも深いことができる。 （もっと読む）

【課題】コントロールゲートとして用いられるポリシリコン膜のリン濃度を増加させながらカップリング比を低めないで、プログラム速度を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。
【解決手段】フラッシュメモリ素子の製造方法は、半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲートおよび誘電体膜を形成する段階と、そこまでの全体構造の上部に非ドープポリシリコン膜を形成した後、窒素プラズマ処理を施して前記非ドープポリシリコン膜と前記誘電体膜との間に窒素層を形成する段階と、そこまでの全体構造の上部に高濃度ドープポリシリコン膜を形成する段階と、後続の熱処理工程によって前記高濃度ドープポリシリコン膜の不純物を前記非ドープポリシリコン膜に拡散させて前記非ドープポリシリコン膜をドープポリシリコン膜に変化させる段階とを含んでなる。 （もっと読む）

【課題】 ＡＧ＿ＡＮＤ型フラッシュメモリのメモリセルのしきい値電圧のアレイ内場所に対する依存性を低減する。
【解決手段】 ソース側アシストゲート線（ＡＧＳ）およびドレイン側アシストゲート線（ＡＧＤ）それぞれにおいて、ドレイン側およびソース側に電圧供給用のコンタクト（ＡＧＳ＿Ｄ，ＡＧＳ＿Ｓ，ＡＧＤ＿Ｄ，ＡＧＤ＿Ｓ）を設ける。これらのうち少なくともソース側アシストゲート線において電圧勾配が生じるように各アシストゲート線コンタクトに電圧を印加する。 （もっと読む）