ＮＡＮＤ型フラッシュメモリ素子、その製造方法およびその駆動方法
【課題】フローティングゲート間のキャパシタンスを減らし、セル間のインターフェランス効果を減少させたＮＡＮＤ型フラッシュメモリ素子を提供する。
【解決手段】セル領域の半導体基板上の所定の領域にトンネル酸化膜１０２、フローティングゲート１０３、第１誘電体膜１０４およびコントロールゲート１０５が積層されて形成された複数のセルと、ソース選択トランジスタ領域Ｂおよびドレイン選択トランジスタ領域Ｃの半導体基板上の所定の領域に形成された選択トランジスタと、前記ソース選択トランジスタＢ間の半導体基板上に形成されたソース１０９、および前記ドレイン選択トランジスタＣ間の半導体基板上に形成されたドレイン１１０と、前記セル間が埋め込まれるように前記セル領域に形成された第２誘電体膜１０７および導電層１０８とを含むＮＡＮＤ型フラッシュメモリ素子。
【解決手段】セル領域の半導体基板上の所定の領域にトンネル酸化膜１０２、フローティングゲート１０３、第１誘電体膜１０４およびコントロールゲート１０５が積層されて形成された複数のセルと、ソース選択トランジスタ領域Ｂおよびドレイン選択トランジスタ領域Ｃの半導体基板上の所定の領域に形成された選択トランジスタと、前記ソース選択トランジスタＢ間の半導体基板上に形成されたソース１０９、および前記ドレイン選択トランジスタＣ間の半導体基板上に形成されたドレイン１１０と、前記セル間が埋め込まれるように前記セル領域に形成された第２誘電体膜１０７および導電層１０８とを含むＮＡＮＤ型フラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ素子に係り、特にフローティングゲート間のカップリングキャパシタンスを減らしてインターフェランス効果(interference effect)を減少させることが可能なＮＡＮＤ型フラッシュメモリ素子、その製造方法および駆動方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックからなるが、１つのセルブロックは、データを格納するための多数のセルが直列に連結されて１本のストリングを構成する多数のセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間に形成されたソース選択トランジスタら構成される。ここで、ＮＡＮＤ型フラッシュメモリ素子のセルは、半導体基板上の所定の領域にＳＴＩ工程によって素子分離膜が形成された後、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されたゲートが形成され、ゲートの両側に接合部が形成されて構成される。
【０００３】
このようなＮＡＮＤ型フラッシュメモリ素子は、デザインルールが減少するにつれてセル間の間隔が減少し、これにより隣接セルの動作に影響されてセルの状態が変化するインターフェランス効果が発生する。例えば、プログラムの際にプログラムセルのしきい値電圧がフローティングゲートインターフェランス効果によって周辺セルのしきい値電圧に影響されることにより上昇する。したがって、プログラムセルのしきい値電圧分布が広範囲に変化し、これによりチップがフェールされる現象が発生する。このようなフローティングゲートインターフェランス効果はフローティングゲート間のカップリングキャパシタに比例し、これはデザインルールが減少するにつれてさらに激しくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、セルゲートの間が埋め込まれるように誘電体膜および導電層を形成することにより、フローティングゲート間のキャパシタンスを減らすことができてセル間のインターフェランス効果を減少させることが可能なＮＡＮＤ型フラッシュメモリ素子、その製造方法および駆動方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明のある観点によれば、セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などが画定された半導体基板と、前記セル領域の半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層されて形成された多数のセルゲートと、前記セルゲートの間の前記半導体基板上に形成された低濃度不純物領域と、前記ソース選択トランジスタ領域およびドレイン選択トランジスタ領域の半導体基板上の所定の領域に形成された選択トランジスタゲートと、前記ソース選択トランジスタゲートの間の半導体基板上に形成されたソース、および前記ドレイン選択トランジスタゲートの間の半導体基板上に形成されたドレインと、前記セルゲートの間が埋め込まれるように前記セル領域に形成された第２誘電体膜および導電層とを含む特徴とする、ＮＡＮＤ型フラッシュメモリ素子が提供される。
【０００６】
また、本発明の他の観点によれば、半導体基板上にセル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などを画定する段階と、前記セル領域の半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層された多数のスタックゲートを形成すると同時に、前記ソースおよびドレイン選択トランジスタ領域の半導体基板にゲート酸化膜およびゲートを形成する段階と、イオン注入工程を行って前記セル領域と前記ソースおよびドレイン選択トランジスタ領域の前記半導体基板に接合領域、ソースおよびドレインを形成する段階と、全体構造上に第２誘電体膜および導電層を形成した後、前記ソースおよびドレイン選択トランジスタの前記半導体基板が露出されるように前記導電層および第２誘電体膜を全面エッチングする段階と、前記ソースおよびドレイン選択トランジスタ領域に残留する前記導電層を除去する段階と、全体構造上に第１絶縁膜を形成した後、前記ソースが露出されるように前記第１絶縁膜をエッチングし、ソースプラグを形成する段階と、全体構造上に第２絶縁膜を形成した後、前記ドレインが露出されるように前記第１および第２絶縁膜をエッチングし、ドレインプラグを形成する段階と、前記導電層が露出されるように前記第１および第２絶縁膜の所定の領域をエッチングした後、プラグを形成する段階とをさらに含むことを特徴とする、ＮＡＮＤ型フラッシュメモリ素子の製造方法が提供される。
【０００７】
前記セル領域のゲート間の間隔は、前記ソースおよびドレイン選択トランジスタ領域のゲート間の間隔より狭い。
【０００８】
前記全面エッチング工程によって前記セル領域の前記ゲートの間は、前記第２誘電体膜および導電層によって埋め込まれる。
【０００９】
また、本発明の別の観点によれば、選択されたワードラインに０Ｖ、選択されていないワードラインに４．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれ４．５Ｖを印加し、選択されたビットラインに１Ｖ、選択されていないビットラインに０Ｖ、ソースラインに０Ｖ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの読み取り(read)動作を行い、選択されたワードラインにＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム電圧、選択されていないワードラインに９．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれＶｃｃおよび０Ｖを印加し、選択されたビットラインに０Ｖ、選択されていないビットラインにＶｃｃ、ソースラインにＶｃｃ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックのプログラム(program)動作を行い、選択されたワードラインおよび選択されていないワードラインにそれぞれ０Ｖ、ドレイン選択トランジスタ、ソース選択トランジスタ、選択されたビットライン、選択されていないビットラインおよびソースラインをそれぞれフローティングさせ、バルクに１９Ｖを印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの消去(erase)動作を行うことを特徴とする、ＮＡＮＤ型フラッシュメモリ素子の駆動方法が提供される。
【発明の効果】
【００１０】
上述したように、本発明によれば、セルゲートの間に誘電体膜および導電層を形成してセルゲートの間に埋め込まれるようにすることにより、高集積化に伴ってさらに悪化するフローティングゲート間のインターフェランス効果を改善することができ、これによりセル間のプログラムしきい値電圧分布を改善することができる。また、従来のセルは、ＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム適用の際に１．５Ｖ水準の分布を持っているが、本発明の構造を適用することにより、０．９Ｖ水準まで分布改善が可能であり、これによりオーバープログラムフェールを制御することができる。そして、ソースおよびドレイン選択トランジスタに隣接したセルゲートのプログラムしきい値電圧低下効果が、１８．５Ｖの電圧を加えてプログラムするときに約０．３Ｖ水準であるが、これは、セルゲートの間に導電層が形成されるようにすることにより、プログラムしきい値電圧分布を改善することができることを示す。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照しながら、本発明の一実施例を詳細に説明する。
【００１２】
図１（ａ）〜図１（ｃ）は、本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１３】
図１（ａ）を参照すると、ウェルイオン注入工程および素子分離膜形成工程によって、半導体基板１０１にセル領域Ａ、ソース選択トランジスタ領域Ｂ、ドレイン選択トランジスタ領域Ｃ、並びに多数の高電圧および低電圧トランジスタ領域が画定される。セル領域Ａの半導体基板１０１上に、トンネル酸化膜１０２、第１導電層１０３、第１誘電体膜１０４、およびコントロールゲートとなる第２導電層１０５が積層されたスタックゲートを形成する。この際、ソースおよびドレイン選択トランジスタ領域ＢおよびＣ、そして多数のトランジスタ領域にも同一の物質が積層されてゲート酸化膜およびゲートが形成される。
【００１４】
ところが、セル領域Ａのトンネル酸化膜１０２およびフローティングゲートとなる第１導電層１０３は、素子分離膜形成工程と別途の工程で形成されてもよく、あるいは素子分離膜形成工程と同時に形成されてもよい。すなわち、ＳＴＩ工程を用いて素子分離膜を形成した後、トンネル酸化膜１０２および第１導電層１０３を形成し、パターニングしてフローティングゲートを形成することもでき、自己整列フローティングゲート工程で素子分離膜とフローティングゲートを同時に形成することもできる。
【００１５】
また、セル領域Ａのゲートは、１６個または３２個が１本のストリングを構成するように形成され、ソースおよびドレイン選択トランジスタ領域ＢおよびＣのゲートまたは高電圧および低電圧トランジスタ領域のゲートに比べてその間隔が狭くなる。すなわち、セル領域Ａのパターン密度は、ソースおよびドレイン選択トランジスタ領域ＢおよびＣおよび他のトランジスタ領域のパターン密度より稠密に形成される。
【００１６】
その後、イオン注入工程を行って、セル領域Ａとソースおよびドレイン選択トランジスタ領域Ｂの露出した半導体基板１０１に接合領域１０６を形成する。
【００１７】
図１（ｂ）を参照すると、全体構造上にＯＮＯ構造の第２誘電体膜１０７を形成した後、例えばポリシリコン膜などの第３導電層１０８を形成する。そして、第３導電層１０８および第２誘電体膜１０７を全面エッチングしてソースおよびドレイン選択トランジスタ領域ＢおよびＣのゲート側壁にスペーサを形成する。この際、セル領域Ａのゲートは、その間隔が狭いため、スペーサが形成されず、ゲートの間が第２誘電体膜１０７および第３導電層１０８で埋め込まれる。ソースおよびドレイン選択トランジスタ領域ＢおよびＣに残留する第３導電層１０８を除去する。
【００１８】
図１（ｃ）を参照すると、全体構造上に第１絶縁膜１１１を形成した後、ソース選択トランジスタ領域Ｂの接合領域、すなわちソース１０９が露出されるように第１絶縁膜１１１をエッチングしてソースコンタクトホールを形成する。ソースコンタクトホールが埋め込まれるように導電層を形成した後、研磨してソースコンタクトプラグ１１２を形成する。そして、全体構造上に第２絶縁膜１１３を形成した後、ドレイン選択トランジスタＣの接合領域、すなわちドレイン１１０が露出されるように第２絶縁膜１１３および第１絶縁膜１１１をエッチングしてドレインコンタクトホールを形成する。ドレインコンタクトホールが埋め込まれるように導電層を形成した後、研磨してドレインコンタクトプラグ１１４を形成する。また、第２絶縁膜１１３および第１絶縁膜１１１の所定の領域をエッチングして第３導電層１０８の所定の領域を露出させるコンタクトホールを形成した後、コンタクトホールが埋め込まれるように導電層を形成した後、研磨してプラグ１１５を形成する。
【００１９】
一方、現在ＮＡＮＤ型フラッシュメモリセルのフローティングゲートインターフェランス効果は、下記数式１のように誘導できる。これは、周辺セルのしきい値電圧変化と数式２で表わされたインターフェランスカップリング比に比例する。現在のＮＡＮＤ型フラッシュメモリセルのインターフェランスカップリング比は約０．１水準であり、ΔＶｆｇは０．６Ｖ水準である。
【００２０】
【数１】
【００２１】
ここで、ＣＴＵＮはトンネル酸化膜のキャパシタンス、ＣＯＮＯは誘電体膜のキャパシタンス、ＣＦＧＸはコントロールゲートを共有するフローティングゲート間のキャパシタンス、ＣＦＸＹはコントロールゲートを共有しない隣接フローティングゲート間のキャパシタンス、ＣＦＧＣＧはフローティングゲートとコントロールゲート間のキャパシタンスをそれぞれ示す。
【００２２】
ところが、ＮＡＮＤ型フラッシュメモリ素子のセルゲートの間に誘電体膜および導電層を形成することにより、インターフェランスカップリング比は、０．０１水準と期待されて一般的な構造より１／１０水準に減少する。よって、このような構造によりＮＡＮＤ型フラッシュメモリセルを形成する場合、セル間のインターフェランス効果は０．０６Ｖ水準に減少させることができる。
【００２３】
また、表１は、本発明に係るＮＡＮＤ型フラッシュメモリ素子の駆動方法によるバイアス印加条件を示す。すなわち、選択されたブロックの読み取り動作のためには、選択されたワードラインに０Ｖ、選択されていないワードラインに４．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれ４．５Ｖを印加し、選択されたビットラインに１Ｖ、選択されていないビットラインに０Ｖ、ソースラインに０Ｖ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加する。また、選択されたブロックのプログラム動作のためには、選択されたワードラインにＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム電圧、選択されていないワードラインに９．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれＶｃｃおよび０Ｖを印加し、選択されたビットラインに０Ｖ、選択されていないビットラインにＶｃｃ、ソースラインにＶｃｃ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加する。そして、選択されたブロックの消去動作のためには、選択されたワードラインおよび選択されていないワードラインにそれぞれ０Ｖ、ドレイン選択トランジスタ、ソース選択トランジスタ、選択されたビットライン、選択されていないビットラインおよびソースラインをそれぞれフローティングさせ、バルクに１９Ｖを印加し、セルゲートの間に形成された導電層に０Ｖを印加する。
【００２４】
【表１】
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００２６】
Ａ セル領域
Ｂ ソース選択トランジスタ領域
Ｃ ドレイン選択トランジスタ領域
１０１ 半導体基板
１０２ トンネル酸化膜
１０３ 第１導電層
１０４ 第１誘電体膜
１０５ 第２導電層
１０６ 接合領域
１０７ 第２誘電体膜
１０８ 第３導電層
１０９ ソース
１１０ ドレイン
１１１ 第１絶縁膜
１１２ ソースプラグ
１１３ 第２絶縁膜
１１４ ドレインプラグ
１１５ プラグ
【技術分野】
【０００１】
本発明は、ＮＡＮＤ型フラッシュメモリ素子に係り、特にフローティングゲート間のカップリングキャパシタンスを減らしてインターフェランス効果(interference effect)を減少させることが可能なＮＡＮＤ型フラッシュメモリ素子、その製造方法および駆動方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ素子は、多数のセルブロックからなるが、１つのセルブロックは、データを格納するための多数のセルが直列に連結されて１本のストリングを構成する多数のセルストリング、セルストリングとドレインとの間に形成されたドレイン選択トランジスタ、およびセルストリングとソースとの間に形成されたソース選択トランジスタら構成される。ここで、ＮＡＮＤ型フラッシュメモリ素子のセルは、半導体基板上の所定の領域にＳＴＩ工程によって素子分離膜が形成された後、半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、誘電体膜およびコントロールゲートが積層されたゲートが形成され、ゲートの両側に接合部が形成されて構成される。
【０００３】
このようなＮＡＮＤ型フラッシュメモリ素子は、デザインルールが減少するにつれてセル間の間隔が減少し、これにより隣接セルの動作に影響されてセルの状態が変化するインターフェランス効果が発生する。例えば、プログラムの際にプログラムセルのしきい値電圧がフローティングゲートインターフェランス効果によって周辺セルのしきい値電圧に影響されることにより上昇する。したがって、プログラムセルのしきい値電圧分布が広範囲に変化し、これによりチップがフェールされる現象が発生する。このようなフローティングゲートインターフェランス効果はフローティングゲート間のカップリングキャパシタに比例し、これはデザインルールが減少するにつれてさらに激しくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の目的は、セルゲートの間が埋め込まれるように誘電体膜および導電層を形成することにより、フローティングゲート間のキャパシタンスを減らすことができてセル間のインターフェランス効果を減少させることが可能なＮＡＮＤ型フラッシュメモリ素子、その製造方法および駆動方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明のある観点によれば、セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などが画定された半導体基板と、前記セル領域の半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層されて形成された多数のセルゲートと、前記セルゲートの間の前記半導体基板上に形成された低濃度不純物領域と、前記ソース選択トランジスタ領域およびドレイン選択トランジスタ領域の半導体基板上の所定の領域に形成された選択トランジスタゲートと、前記ソース選択トランジスタゲートの間の半導体基板上に形成されたソース、および前記ドレイン選択トランジスタゲートの間の半導体基板上に形成されたドレインと、前記セルゲートの間が埋め込まれるように前記セル領域に形成された第２誘電体膜および導電層とを含む特徴とする、ＮＡＮＤ型フラッシュメモリ素子が提供される。
【０００６】
また、本発明の他の観点によれば、半導体基板上にセル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などを画定する段階と、前記セル領域の半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層された多数のスタックゲートを形成すると同時に、前記ソースおよびドレイン選択トランジスタ領域の半導体基板にゲート酸化膜およびゲートを形成する段階と、イオン注入工程を行って前記セル領域と前記ソースおよびドレイン選択トランジスタ領域の前記半導体基板に接合領域、ソースおよびドレインを形成する段階と、全体構造上に第２誘電体膜および導電層を形成した後、前記ソースおよびドレイン選択トランジスタの前記半導体基板が露出されるように前記導電層および第２誘電体膜を全面エッチングする段階と、前記ソースおよびドレイン選択トランジスタ領域に残留する前記導電層を除去する段階と、全体構造上に第１絶縁膜を形成した後、前記ソースが露出されるように前記第１絶縁膜をエッチングし、ソースプラグを形成する段階と、全体構造上に第２絶縁膜を形成した後、前記ドレインが露出されるように前記第１および第２絶縁膜をエッチングし、ドレインプラグを形成する段階と、前記導電層が露出されるように前記第１および第２絶縁膜の所定の領域をエッチングした後、プラグを形成する段階とをさらに含むことを特徴とする、ＮＡＮＤ型フラッシュメモリ素子の製造方法が提供される。
【０００７】
前記セル領域のゲート間の間隔は、前記ソースおよびドレイン選択トランジスタ領域のゲート間の間隔より狭い。
【０００８】
前記全面エッチング工程によって前記セル領域の前記ゲートの間は、前記第２誘電体膜および導電層によって埋め込まれる。
【０００９】
また、本発明の別の観点によれば、選択されたワードラインに０Ｖ、選択されていないワードラインに４．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれ４．５Ｖを印加し、選択されたビットラインに１Ｖ、選択されていないビットラインに０Ｖ、ソースラインに０Ｖ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの読み取り(read)動作を行い、選択されたワードラインにＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム電圧、選択されていないワードラインに９．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれＶｃｃおよび０Ｖを印加し、選択されたビットラインに０Ｖ、選択されていないビットラインにＶｃｃ、ソースラインにＶｃｃ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックのプログラム(program)動作を行い、選択されたワードラインおよび選択されていないワードラインにそれぞれ０Ｖ、ドレイン選択トランジスタ、ソース選択トランジスタ、選択されたビットライン、選択されていないビットラインおよびソースラインをそれぞれフローティングさせ、バルクに１９Ｖを印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの消去(erase)動作を行うことを特徴とする、ＮＡＮＤ型フラッシュメモリ素子の駆動方法が提供される。
【発明の効果】
【００１０】
上述したように、本発明によれば、セルゲートの間に誘電体膜および導電層を形成してセルゲートの間に埋め込まれるようにすることにより、高集積化に伴ってさらに悪化するフローティングゲート間のインターフェランス効果を改善することができ、これによりセル間のプログラムしきい値電圧分布を改善することができる。また、従来のセルは、ＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム適用の際に１．５Ｖ水準の分布を持っているが、本発明の構造を適用することにより、０．９Ｖ水準まで分布改善が可能であり、これによりオーバープログラムフェールを制御することができる。そして、ソースおよびドレイン選択トランジスタに隣接したセルゲートのプログラムしきい値電圧低下効果が、１８．５Ｖの電圧を加えてプログラムするときに約０．３Ｖ水準であるが、これは、セルゲートの間に導電層が形成されるようにすることにより、プログラムしきい値電圧分布を改善することができることを示す。
【発明を実施するための最良の形態】
【００１１】
以下に添付図面を参照しながら、本発明の一実施例を詳細に説明する。
【００１２】
図１（ａ）〜図１（ｃ）は、本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１３】
図１（ａ）を参照すると、ウェルイオン注入工程および素子分離膜形成工程によって、半導体基板１０１にセル領域Ａ、ソース選択トランジスタ領域Ｂ、ドレイン選択トランジスタ領域Ｃ、並びに多数の高電圧および低電圧トランジスタ領域が画定される。セル領域Ａの半導体基板１０１上に、トンネル酸化膜１０２、第１導電層１０３、第１誘電体膜１０４、およびコントロールゲートとなる第２導電層１０５が積層されたスタックゲートを形成する。この際、ソースおよびドレイン選択トランジスタ領域ＢおよびＣ、そして多数のトランジスタ領域にも同一の物質が積層されてゲート酸化膜およびゲートが形成される。
【００１４】
ところが、セル領域Ａのトンネル酸化膜１０２およびフローティングゲートとなる第１導電層１０３は、素子分離膜形成工程と別途の工程で形成されてもよく、あるいは素子分離膜形成工程と同時に形成されてもよい。すなわち、ＳＴＩ工程を用いて素子分離膜を形成した後、トンネル酸化膜１０２および第１導電層１０３を形成し、パターニングしてフローティングゲートを形成することもでき、自己整列フローティングゲート工程で素子分離膜とフローティングゲートを同時に形成することもできる。
【００１５】
また、セル領域Ａのゲートは、１６個または３２個が１本のストリングを構成するように形成され、ソースおよびドレイン選択トランジスタ領域ＢおよびＣのゲートまたは高電圧および低電圧トランジスタ領域のゲートに比べてその間隔が狭くなる。すなわち、セル領域Ａのパターン密度は、ソースおよびドレイン選択トランジスタ領域ＢおよびＣおよび他のトランジスタ領域のパターン密度より稠密に形成される。
【００１６】
その後、イオン注入工程を行って、セル領域Ａとソースおよびドレイン選択トランジスタ領域Ｂの露出した半導体基板１０１に接合領域１０６を形成する。
【００１７】
図１（ｂ）を参照すると、全体構造上にＯＮＯ構造の第２誘電体膜１０７を形成した後、例えばポリシリコン膜などの第３導電層１０８を形成する。そして、第３導電層１０８および第２誘電体膜１０７を全面エッチングしてソースおよびドレイン選択トランジスタ領域ＢおよびＣのゲート側壁にスペーサを形成する。この際、セル領域Ａのゲートは、その間隔が狭いため、スペーサが形成されず、ゲートの間が第２誘電体膜１０７および第３導電層１０８で埋め込まれる。ソースおよびドレイン選択トランジスタ領域ＢおよびＣに残留する第３導電層１０８を除去する。
【００１８】
図１（ｃ）を参照すると、全体構造上に第１絶縁膜１１１を形成した後、ソース選択トランジスタ領域Ｂの接合領域、すなわちソース１０９が露出されるように第１絶縁膜１１１をエッチングしてソースコンタクトホールを形成する。ソースコンタクトホールが埋め込まれるように導電層を形成した後、研磨してソースコンタクトプラグ１１２を形成する。そして、全体構造上に第２絶縁膜１１３を形成した後、ドレイン選択トランジスタＣの接合領域、すなわちドレイン１１０が露出されるように第２絶縁膜１１３および第１絶縁膜１１１をエッチングしてドレインコンタクトホールを形成する。ドレインコンタクトホールが埋め込まれるように導電層を形成した後、研磨してドレインコンタクトプラグ１１４を形成する。また、第２絶縁膜１１３および第１絶縁膜１１１の所定の領域をエッチングして第３導電層１０８の所定の領域を露出させるコンタクトホールを形成した後、コンタクトホールが埋め込まれるように導電層を形成した後、研磨してプラグ１１５を形成する。
【００１９】
一方、現在ＮＡＮＤ型フラッシュメモリセルのフローティングゲートインターフェランス効果は、下記数式１のように誘導できる。これは、周辺セルのしきい値電圧変化と数式２で表わされたインターフェランスカップリング比に比例する。現在のＮＡＮＤ型フラッシュメモリセルのインターフェランスカップリング比は約０．１水準であり、ΔＶｆｇは０．６Ｖ水準である。
【００２０】
【数１】
【００２１】
ここで、ＣＴＵＮはトンネル酸化膜のキャパシタンス、ＣＯＮＯは誘電体膜のキャパシタンス、ＣＦＧＸはコントロールゲートを共有するフローティングゲート間のキャパシタンス、ＣＦＸＹはコントロールゲートを共有しない隣接フローティングゲート間のキャパシタンス、ＣＦＧＣＧはフローティングゲートとコントロールゲート間のキャパシタンスをそれぞれ示す。
【００２２】
ところが、ＮＡＮＤ型フラッシュメモリ素子のセルゲートの間に誘電体膜および導電層を形成することにより、インターフェランスカップリング比は、０．０１水準と期待されて一般的な構造より１／１０水準に減少する。よって、このような構造によりＮＡＮＤ型フラッシュメモリセルを形成する場合、セル間のインターフェランス効果は０．０６Ｖ水準に減少させることができる。
【００２３】
また、表１は、本発明に係るＮＡＮＤ型フラッシュメモリ素子の駆動方法によるバイアス印加条件を示す。すなわち、選択されたブロックの読み取り動作のためには、選択されたワードラインに０Ｖ、選択されていないワードラインに４．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれ４．５Ｖを印加し、選択されたビットラインに１Ｖ、選択されていないビットラインに０Ｖ、ソースラインに０Ｖ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加する。また、選択されたブロックのプログラム動作のためには、選択されたワードラインにＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム電圧、選択されていないワードラインに９．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれＶｃｃおよび０Ｖを印加し、選択されたビットラインに０Ｖ、選択されていないビットラインにＶｃｃ、ソースラインにＶｃｃ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加する。そして、選択されたブロックの消去動作のためには、選択されたワードラインおよび選択されていないワードラインにそれぞれ０Ｖ、ドレイン選択トランジスタ、ソース選択トランジスタ、選択されたビットライン、選択されていないビットラインおよびソースラインをそれぞれフローティングさせ、バルクに１９Ｖを印加し、セルゲートの間に形成された導電層に０Ｖを印加する。
【００２４】
【表１】
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施例に係るＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００２６】
Ａ セル領域
Ｂ ソース選択トランジスタ領域
Ｃ ドレイン選択トランジスタ領域
１０１ 半導体基板
１０２ トンネル酸化膜
１０３ 第１導電層
１０４ 第１誘電体膜
１０５ 第２導電層
１０６ 接合領域
１０７ 第２誘電体膜
１０８ 第３導電層
１０９ ソース
１１０ ドレイン
１１１ 第１絶縁膜
１１２ ソースプラグ
１１３ 第２絶縁膜
１１４ ドレインプラグ
１１５ プラグ
【特許請求の範囲】
【請求項１】
セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などが画定された半導体基板と、
前記セル領域の半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層されて形成された多数のセルゲートと、
前記セルゲートの間の前記半導体基板上に形成された接合領域と、
前記ソース選択トランジスタ領域およびドレイン選択トランジスタ領域の半導体基板上の所定の領域に形成された選択トランジスタゲートと、
前記ソース選択トランジスタゲートの間の半導体基板上に形成されたソース、および前記ドレイン選択トランジスタゲートの間の半導体基板上に形成されたドレインと、
前記セルゲートの間が埋め込まれるように前記セル領域に形成された第２誘電体膜および導電層とを含む特徴とするＮＡＮＤ型フラッシュメモリ素子。
【請求項２】
半導体基板上にセル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などを画定する段階と、
前記セル領域の半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層された多数のスタックゲートを形成すると同時に、前記ソースおよびドレイン選択トランジスタ領域の半導体基板にゲート酸化膜およびゲートを形成する段階と、
イオン注入工程を行って、前記セル領域と前記ソースおよびドレイン選択トランジスタ領域の前記半導体基板に接合領域、ソースおよびドレインを形成する段階と、
全体構造上に第２誘電体膜および導電層を形成した後、前記ソースおよびドレイン選択トランジスタの前記半導体基板が露出されるように前記導電層および第２誘電体膜を全面エッチングする段階と、
前記ソースおよびドレイン選択トランジスタ領域に残留する前記導電層を除去する段階と、
全体構造上に第１絶縁膜を形成した後、前記ソースが露出されるように前記第１絶縁膜をエッチングし、ソースプラグを形成する段階と、
全体構造上に第２絶縁膜を形成した後、前記ドレインが露出されるように前記第１および第２絶縁膜をエッチングし、ドレインプラグを形成する段階と、
前記導電層が露出されるように前記第１および第２絶縁膜の所定の領域をエッチングした後、プラグを形成する段階とを含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項３】
前記セル領域のゲート間の間隔は、前記ソースおよびドレイン選択トランジスタ領域のゲート間の間隔より狭いことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項４】
前記全面エッチング工程によって前記セル領域の前記ゲートの間は、前記第２誘電体膜および導電層によって埋め込まれることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項５】
選択されたワードラインに０Ｖ、選択されていないワードラインに４．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれ４．５Ｖを印加し、選択されたビットラインに１Ｖ、選択されていないビットラインに０Ｖ、ソースラインに０Ｖ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの読み取り動作を行い、
選択されたワードラインにＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム電圧、選択されていないワードラインに９．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれＶｃｃおよび０Ｖを印加し、選択されたビットラインに０Ｖ、選択されていないビットラインにＶｃｃ、ソースラインにＶｃｃ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックのプログラム(program)動作を行い、
選択されたワードラインおよび選択されていないワードラインにそれぞれ０Ｖ、ドレイン選択トランジスタ、ソース選択トランジスタ、選択されたビットライン、選択されていないビットラインおよびソースラインをそれぞれフローティングさせ、バルクに１９Ｖを印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの消去(erase)動作を行うことを特徴とするＮＡＮＤ型フラッシュメモリ素子の駆動方法。
【請求項１】
セル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などが画定された半導体基板と、
前記セル領域の半導体基板上の所定の領域にトンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層されて形成された多数のセルゲートと、
前記セルゲートの間の前記半導体基板上に形成された接合領域と、
前記ソース選択トランジスタ領域およびドレイン選択トランジスタ領域の半導体基板上の所定の領域に形成された選択トランジスタゲートと、
前記ソース選択トランジスタゲートの間の半導体基板上に形成されたソース、および前記ドレイン選択トランジスタゲートの間の半導体基板上に形成されたドレインと、
前記セルゲートの間が埋め込まれるように前記セル領域に形成された第２誘電体膜および導電層とを含む特徴とするＮＡＮＤ型フラッシュメモリ素子。
【請求項２】
半導体基板上にセル領域、ソース選択トランジスタ領域、ドレイン選択トランジスタ領域などを画定する段階と、
前記セル領域の半導体基板上の所定の領域に、トンネル酸化膜、フローティングゲート、第１誘電体膜およびコントロールゲートが積層された多数のスタックゲートを形成すると同時に、前記ソースおよびドレイン選択トランジスタ領域の半導体基板にゲート酸化膜およびゲートを形成する段階と、
イオン注入工程を行って、前記セル領域と前記ソースおよびドレイン選択トランジスタ領域の前記半導体基板に接合領域、ソースおよびドレインを形成する段階と、
全体構造上に第２誘電体膜および導電層を形成した後、前記ソースおよびドレイン選択トランジスタの前記半導体基板が露出されるように前記導電層および第２誘電体膜を全面エッチングする段階と、
前記ソースおよびドレイン選択トランジスタ領域に残留する前記導電層を除去する段階と、
全体構造上に第１絶縁膜を形成した後、前記ソースが露出されるように前記第１絶縁膜をエッチングし、ソースプラグを形成する段階と、
全体構造上に第２絶縁膜を形成した後、前記ドレインが露出されるように前記第１および第２絶縁膜をエッチングし、ドレインプラグを形成する段階と、
前記導電層が露出されるように前記第１および第２絶縁膜の所定の領域をエッチングした後、プラグを形成する段階とを含むことを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項３】
前記セル領域のゲート間の間隔は、前記ソースおよびドレイン選択トランジスタ領域のゲート間の間隔より狭いことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項４】
前記全面エッチング工程によって前記セル領域の前記ゲートの間は、前記第２誘電体膜および導電層によって埋め込まれることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項５】
選択されたワードラインに０Ｖ、選択されていないワードラインに４．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれ４．５Ｖを印加し、選択されたビットラインに１Ｖ、選択されていないビットラインに０Ｖ、ソースラインに０Ｖ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの読み取り動作を行い、
選択されたワードラインにＩＳＰＰ(Increamental Step Pulse Programming)方式のプログラム電圧、選択されていないワードラインに９．５Ｖ、ドレイン選択トランジスタおよびソース選択トランジスタにそれぞれＶｃｃおよび０Ｖを印加し、選択されたビットラインに０Ｖ、選択されていないビットラインにＶｃｃ、ソースラインにＶｃｃ、バルクに０Ｖをそれぞれ印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックのプログラム(program)動作を行い、
選択されたワードラインおよび選択されていないワードラインにそれぞれ０Ｖ、ドレイン選択トランジスタ、ソース選択トランジスタ、選択されたビットライン、選択されていないビットラインおよびソースラインをそれぞれフローティングさせ、バルクに１９Ｖを印加し、セルゲートの間に形成された導電層に０Ｖを印加して、選択されたブロックの消去(erase)動作を行うことを特徴とするＮＡＮＤ型フラッシュメモリ素子の駆動方法。
【図１】
【公開番号】特開２００７−１３０７７（Ｐ２００７−１３０７７Ａ）
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願番号】特願２００５−３６８３６８（Ｐ２００５−３６８３６８）
【出願日】平成１７年１２月２１日（２００５．１２．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１９年１月１８日（２００７．１．１８）
【国際特許分類】
【出願日】平成１７年１２月２１日（２００５．１２．２１）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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