【課題】所望の深さを有し幅の狭い凹部を半導体基板に安定して形成することが可能な製造方法を提供すること。
【解決手段】本発明は、半導体基板１０の一部に酸素イオン注入を行うことで第１酸素含有領域２４を形成する工程と、半導体基板１０に熱処理を行い、第１酸素含有領域２４に含まれる酸素を用いて第１酸素含有領域２４を酸化させることで、第１酸素含有領域２４を第１酸化領域２６とする工程と、第１酸化領域２６を除去することで半導体基板１０に凹部１６を形成する工程と、を有する半導体装置の製造方法である。 （もっと読む）

【課題】 単一セルに２ビット以上の複数ビットの情報を記憶させる方式の不揮発性半導体メモリ装置において、書き込み不良を防止し、高い動作信頼性を確保する。
【解決手段】 不揮発性半導体メモリ装置２００は、ラウンド状壁部２０３ｂを有するトレンチ２０３と、トンネル酸化膜２０５と、電荷捕獲領域としての窒化珪素膜２０７ａ，２０７ｂと、二酸化珪素膜２０９と、ゲート電極２１１と、ゲート電極２１１を間に挟んでその両側のＳｉ基板２０１に形成された第１のソース／ドレイン領域２１３ａおよび第２のソース／ドレイン領域２１３ｂと、を備える。 （もっと読む）

【課題】書き換え回数の増加に伴う書き込み後の閾値電圧の低下を抑制することのできる不揮発性半導体記憶装置及びそのデータ書き換え方法を提供する。
【解決手段】アバランシェ降伏により、チャネル形成領域のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置において、チャネル形成領域を、ドレインから所定領域の第１チャネル形成領域と、第２チャネル形成領域に隣接する第２チャネル形成領域とにより構成した。そして、第２チャネル形成領域の不純物濃度を第１チャネル形成領域の不純物濃度よりも高くするとともに、２つのチャネル形成領域の境界を、ドレイン近傍端部とは異なり、ドレイン近傍端部とソース近傍端部との間の中間部内とした。 （もっと読む）

【課題】選択トランジスタに隣接するメモリセルの誤書き込みを抑制する。
【解決手段】シリコン基板１１上に絶縁膜１２を介して浮遊ゲート１３と制御ゲート１５とが積層された構造を有する複数のメモリセルＭＣを直列に接続してなるメモリセル列と、このメモリセル列の両端と共通ソース線及びビットＢＬ線との間に接続された選択トランジスタＳＴ１，ＳＴ２とを備えた不揮発性半導体記憶装置において、選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板の表面に凹部１９が形成され、凹部１９の選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１のメモリセルＭＣ０側の端部に接している。 （もっと読む）

【課題】十分なパンチスルーマージンを確保すると共に、記憶装置としての信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板ＳＵＢは表面に凹部ＣＰを有している。半導体基板ＳＵＢ上に第１ゲート絶縁層ＧＩ１を介してコントロールゲートＧＥ１が形成されている。半導体基板ＳＵＢ上に第２ゲート絶縁層ＧＩ２を介してメモリゲートＧＥ２は凹部ＣＰ内に位置している。メモリゲートＧＥ２の底部の位置はコントロールゲートＧＥ１の底部の位置よりも低い。 （もっと読む）

【課題】従来のＭＯＮＯＳは、ＳｉＮに電荷を蓄積する構成であるが、電荷蓄積量が不十分であり閾値電圧変化幅を大きく取れず、またＨｆＯ_２，ＺｒＯ_２，ＴｉＯ_２中へＬａ系元素を導入した技術ではドーパント導入による電荷の高密度化は実現が困難である。
【解決手段】窒化シリコン膜よりも十分に誘電率の高いＴｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物等の窒化シリコンよりも十分に高い誘電率を有する金属酸化物を母体材料として、その中に電子の出し入れが可能なトラップレベルを発生させるために、価数が２つ以上高い（すなわちＶＩ価以上の）高価数物質を適量添加し、かつ、トラップレベルの制御のために、窒素（炭素、ホウ素、又は低価数物質）を適量添加する構成の電荷蓄積層を有する不揮発性半導体メモリである。 （もっと読む）

【課題】 ナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【解決手段】 本発明は非揮発性のメモリー電子素子及びその製造方法に関するものでトンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着させる。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を構成することでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングさせる。 （もっと読む）

【課題】ポリシリコンフィンを有する不揮発性メモリトランジスタ、該トランジスタを備える積層型不揮発性メモリ装置、該トランジスタの製造方法及び該装置の製造方法を提供する。
【解決手段】半導体基板の上部に突出した活性フィンと、活性フィンの上面及び側壁上に位置する少なくとも一つの第１電荷保存パターンと、少なくとも一つの第１電荷保存パターンの上面上に位置し、活性フィンの上部を横切る少なくとも一つの第１制御ゲートラインと、少なくとも一つの第１制御ゲートライン上に位置する層間絶縁膜と、層間絶縁膜上に位置するポリシリコンフィンと、ポリシリコンフィンの上面及び側壁上に位置する少なくとも一つの第２電荷保存パターンと、第２電荷保存パターンの上面上に位置し、ポリシリコンフィンの上部を横切る少なくとも一つの第２制御ゲートラインと、を備える積層型不揮発性メモリ装置である。 （もっと読む）

【課題】データの書き込みまたは消去特性が向上した半導体装置およびその製造方法を提供することを目的とする。
【解決手段】本発明は、半導体基板１０に設けられた第１溝部１９および第２溝部２１と、第１溝部１９の両側方に設けられたＮ型拡散層であるビットライン１２と、ビットライン１２に接しており、半導体基板１０と同じ導電型で半導体基板１０より高濃度なＰ型拡散層であるポケット注入領域２２と、第１溝部１９および第２溝部２１の側面に接しているボトム絶縁膜１４と、ボトム絶縁膜１４の側面に接している電荷蓄積層１６と、電荷蓄積層１６を覆っているトップ絶縁膜１８と、トップ絶縁膜１８の側面に接しているワードライン２０と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】高誘電率絶縁膜を備えていても、素子特性の劣化を防止することができる半導体装置およびその製造方法を提供することを可能にする。
【解決手段】半導体基板１と、半導体基板に離間して形成されたソース領域８ａおよびドレイン領域８ｂと、ソース領域とドレイン領域との間の半導体基板上に形成された第１絶縁膜３と、第１絶縁膜上に形成された電荷蓄積膜４と、電荷蓄積膜上に形成された高誘電率材料で形成された第２絶縁膜５ｂと、第２絶縁膜上に形成された制御ゲート電極６と、三配位の窒素結合を有しかつ窒素の第二近接原子の少なくとも１つが窒素であるシリコン窒化層５ａ、５ｃと、を備え、電荷蓄積膜と前記制御ゲート電極との少なくとも一方がシリコンを含み、前記シリコン窒化層は、第２絶縁膜と、電荷蓄積膜および制御ゲート電極のうちのシリコンを含む方との界面に設けられている。 （もっと読む）

【課題】絶縁膜を形成する際の界面欠陥の生成を抑制するとともに、生成された欠陥を低減させることを可能にする。
【解決手段】半導体基板の表面を窒化する第１窒化ガスと、半導体基板と実質的に反応しない第１希釈ガスとを含み、第１希釈ガスの分圧と第１窒化ガスの分圧の和と、第１窒化ガスの分圧との比が５以上でかつ全圧が４０Ｔｏｒｒ以下である第１雰囲気中に半導体基板を置き、半導体基板の表面に窒化膜を形成する工程と、表面に窒化膜が形成された半導体基板を、酸素原子の結合エネルギーが１ｅＶ〜４ｅＶの範囲の酸化ガスと、半導体基板と実質的に反応しない第２希釈ガスとを含む第２雰囲気中に置き、半導体基板と窒化膜との間に第１酸窒化層を形成するとともに窒化膜の表面に第２酸窒化層を形成する工程と、を備えたことを特徴とする。 （もっと読む）

【課題】実質的に高いカップリングレシオをもつ円筒型誘電電荷トラッピング構造を有する不揮発性メモリ装置を提供する。
【解決手段】メモリセルは、ソース領域と、第１の円筒型領域を含みＡ１の面積を有するチャンネル面２０１を有する半導体チャンネル領域によって分離されたドレイン領域と、チャンネル面２０１の上部にある第１の誘電体構造２０２と、第１の誘電体構造２０２の上部にある誘電体電荷トラッピング構造２０３と、誘電体電荷トラッピング構造２０３の上部にある第２の誘電体構造２０４と、第２の誘電体構造２０４の上部にある第２の円筒型領域を含みＡ２の面積を有する導電体面２０６を持つ導電体層２０５であって、導電体面２０６は、誘電体電荷トラッピング構造２０３とチャンネル面２０１の上にかぶさっていることを特徴とする導電体層２０５とを具備し、面積Ａ１に対する面積Ａ２の比率は１．２以上である。 （もっと読む）

【課題】容量接合により電荷蓄積部に対向するシリコン基板の部分に電界を発生させるとともに、当該部分のしきい値電圧を下げることにより充分なチャネル電流を得る。
【解決手段】台状のステップ部21bが形成された半導体基板21と、第１ウェル32と、ステップ部上にゲート酸化膜36を介して設けられたゲート電極38と、不純物拡散領域28と、第２ウェル34a及び34bと、電荷蓄積部40とを備えて構成される。第１ウェルは、ステップ部の上面の表層領域に形成された第１導電型の領域である。第２ウェルは、第１ウェルと不純物拡散領域との間に、平坦領域の不純物拡散領域に隣接する領域からステップ部の側面の表層領域にわたって形成された第１ウェルよりも不純物濃度が低い第１導電型の領域である。電荷蓄積部は、制御電極を挟む位置に、ボトム酸化膜42a、電荷蓄積膜44a、トップ酸化膜46a及びフローティング電極48aを順次に積層して構成されている。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】ビットライン間隔を縮小し、高記憶容量密度化の容易な半導体装置およびその製造方法を提供する。
【解決手段】本発明は、基板１０上に設けられた第１ビットライン１４と、基板１０上で第１ビットライン１４間に設けられ、第１ビットライン１４より上面の高さが高い絶縁層１２と、絶縁層１２の両側面に設けられ、第１ビットライン１４とそれぞれ接続するチャネル層１６と、チャネル層１６の絶縁層１２が設けられた側面に対向する側面に設けられた電荷蓄積層２２と、を有する半導体装置およびその製造方法である。 （もっと読む）

【課題】溝部の両側面にそれぞれ形成された２つの電荷蓄積層からデータを読み出す際のデータの読み分け性を向上させることが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に設けられた溝部３０と、溝部３０の両側面に設けられたボトム酸化膜１４と、ボトム酸化膜１４の側面に設けられた２つの電荷蓄積層１６と、２つの電荷蓄積層１６の側面に設けられたトップ酸化膜１８と、溝部３０の底面上に設けられ、膜厚がトップ酸化膜１８より薄い酸化シリコン層２２と、を具備する半導体装置およびその製造方法である。 （もっと読む）

【課題】微細化によるメモリセル間の干渉を低減し、かつ、オフ状態でのリーク電流を抑制した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１０と、半導体基板に形成された複数の素子分離領域ＳＴＩと、隣り合う素子分離領域間に設けられた素子形成領域ＡＡであって、素子分離領域の隣接方向の断面において素子形成領域の側部の一部分の幅が該素子形成領域の上面の幅よりも狭い窪みＣを有する素子形成領域と、素子形成領域上に設けられた第1のゲート絶縁膜２０と、第1のゲート絶縁膜上に設けられたフローティングゲート電極ＦＧと、フローティングゲート電極上に設けられた第２のゲート絶縁膜３０と、第２のゲート絶縁膜上に設けられたコントロールゲート電極ＣＧとを備え、素子分離領域の隣接方向の断面においてフローティングゲート電極の上辺の幅がフローティングゲート電極の下辺の幅よりも狭い。 （もっと読む）

【課題】隣接するフローティングゲートの電気的干渉を抑える。
【解決手段】アクティブ領域を限定する素子分離膜１４を含む半導体基板１１の上部に第１のスペーサを形成する。この第１のスペーサの一部を除去してアクティブ領域の一部を露出し、露出したアクティブ領域を除去して第１のリセスを形成し、第１のスペーサを除去する。また、リセスを含む全体構造の上部にトンネル酸化膜１６と導電膜１７を形成し、この導電膜１７を含む全体構造の上部に第２のスペーサ１８を形成する。第２のスペーサ１８の一部を除去して導電膜１７の一部を露出し、露出した導電膜１７を除去して第２のリセスを形成して第２のスペーサ１８を除去する。そして、導電膜１７の上部に誘電体膜とコントロールゲートを形成する。これにより、ハードマスクを使用する工程を必要とすることなく、均一にアクティブ領域の幅ならびにフローティングゲートの面積と誘電体膜の面積を増加させる。 （もっと読む）

【課題】読出し対象ではない電荷蓄積部に蓄積された電子によるドレイン−ソース間電流Ｉｄｓの低下を抑制することで、読出し対象の電荷蓄積部に、電子が蓄積されている状態と蓄積されていない状態でのドレイン電流の差を大きく保つ。
【解決手段】半導体基板２０と、ゲート電極３４と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２主電極３６ａ及び３６ｂと、第１及び第２電荷蓄積部４０ａ及び４０ｂとを備えている。第１及び第２電荷蓄積部は、それぞれボトム酸化膜４１ａ及び４１ｂ、電荷蓄積窒化膜４２ａ及び４２ｂ、及びトップ酸化膜４３ａ及び４３ｂを順に積層して構成されている。また、第１主電極と、第１電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定であり、かつ、第２主電極と、第２電荷蓄積部に設けられた電荷蓄積窒化膜との間の距離が一定である。 （もっと読む）

【目的】より簡単な工程で製造コストを削減し、単一メモリーセルに２ビットデータを蓄積してデバイスの集積度を向上させるとともに、不都合な第２ビット効果やパンチスルーを抑止する不揮発性メモリーとその製造方法および操作方法を提供する。
【解決手段】基板上に形成したメモリーセルを有する不揮発性メモリーの製造を提供する。基板中にトレンチが形成される。メモリーセルが第１ゲートと第２ゲートと電荷蓄積層と第１ソース／ドレイン領域と第２ソース／ドレイン領域とを有する。第１ゲートが基板のトレンチ中に配置される。第２ゲートが基板上のトレンチ一側に配置される。電荷蓄積層が第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置される。第１ソース／ドレイン領域が基板中のトレンチボトムに配置される。第２ソース／ドレイン領域が基板中の第２ゲート一側に配置される。 （もっと読む）