【課題】 強誘電体ゲートＦＥＴにおける、強誘電体にかかる反電場を抑制することにより、強誘電体ゲートＦＥＴを備え、良好な記憶保持特性を有する記憶素子を提供する。
【解決手段】 極薄い半導体薄膜１によりチャネルを、強誘電体２によりゲート絶縁膜をそれぞれ構成した電界効果トランジスタ１０から成り、強誘電体２の分極状態により情報を保持し、電界効果トランジスタ１０に電場が印加されることにより、強誘電体２の分極状態が変化して情報の記録が行われ、極薄い半導体薄膜１の厚さが電子閉じ込め効果が発現する厚さである記憶素子を構成する。 （もっと読む）

【課題】ナノスケールチャージトラップインシュレータメモリ装置において維持特性を向上させ、多数のセル絶縁層を用いて多数のチャージトラップインシュレータセルアレイが垂直方向に積層してセル集積容量を高める技術を開示する。
【解決手段】チャージトラップインシュレータに格納されたデータがビットラインに出力される直列に連結された多数のメモリセルと、第１の選択信号の状態に従いビットラインと前記多数のメモリセルを選択的に連結する第１のスイッチング素子と、第２の選択信号の状態に従いセンシングラインと複数個のメモリセルを選択的に連結する第２のスイッチング素子とを含み、チャージトラップインシュレータの極性に従い抵抗が変化するＰ型フロートチャンネルと、Ｐ型フロートチャンネルの両側に形成されたＰ型ドレイン領域及びＰ型ソース領域とを含む。 （もっと読む）

【課題】電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止し
て所望の多値情報を記憶する。
【解決手段】ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間
に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４
、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてな
る電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，
１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積
することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

本発明はサドル（Saddle）構造を持つナノ寸法のフラッシュメモリ素子及びその製造方法に関し、特にＭＯＳ基盤フラッシュメモリ素子の縮小化特性と性能を改善するためのサドル型高集積／高性能フラッシュメモリ素子に関する。
本発明によれば、リセスされたチャネルの表面及び側面を露出するためリセスされたチャネル周辺の絶縁膜が選択的に取り除かれる。露出された表面及び側面にトンネル絶縁膜が形成される。形成された構造上に、浮遊電極、電極間絶縁膜及び制御電極が形成され、このようにして素子が製造される。特に、浮遊電極が絶縁窒化膜又は多数のナノ寸法のドットで造られる場合は、追加マスクを使用することなく優れたメモリ素子を造ることができる。本発明によれば、素子の縮小化特性がすぐれ、かつリセスされたチャネルの表面及び側面に電流が流動できるチャネルが形成されるため、電流駆動能力が大きく向上する。また、チャネルを制御する制御電極の能力も向上させることができ、それによりメモリ書き込み／消去が改善できる。
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【課題】マルチビット不揮発性メモリ素子、その動作方法、及びその製造方法を提供する。
【解決手段】マルチビット不揮発性メモリ素子の単位セル２００は、垂直に形成された複数のチャンネル２１５，２２０と、そのチャンネルの外側に垂直に形成されたストレージノード２２５，２３０と、そのチャンネル及びストレージノードの上部とストレージノードの側面とを取り囲んでいる制御ゲート２４０と、そのチャンネル、ストレージノード及び制御ゲートの各間に介在された絶縁膜２３５と、を含む。 （もっと読む）

【課題】安定でかつ信頼性の高い不揮発性半導体メモリを形成する。
【解決手段】ｐ型シリコン半導体基板６５への不純物導入後に溝６３を形成し、この溝６３を形成する凸部６４ａ，６４ｂに、不純物拡散層６２ａ，６２ｂを形成する。このようなｐ型シリコン半導体基板６５上に、シリコン酸化膜からなる第１絶縁膜６６ａ、シリコン窒化膜からなる電荷捕獲膜６６ｂ、およびシリコン酸化膜からなる第２絶縁膜６６ｃが順に積層された３層構造のゲート絶縁膜６６が形成される。このゲート絶縁膜６６上に、ゲート電極６１が形成される。ここで、ｐ型シリコン半導体基板６５の溝６３の部分は、不揮発性半導体メモリ６０のチャネル領域となる。この不揮発性半導体メモリ６０では、素子が微細化されても、その実効的なチャネル長が確保されるので、安定で、高い信頼性を実現できる。 （もっと読む）

【課題】安定でかつ信頼性の高い不揮発性半導体メモリを形成する。
【解決手段】ｐ型シリコン半導体基板１５に溝１３ａ，１３ｂを形成し、この溝１３ａ，１３ｂ底面部に、不純物拡散層１２ａ，１２ｂを形成する。このようなｐ型シリコン半導体基板１５上に、シリコン酸化膜からなる第１絶縁膜１６ａ、シリコン窒化膜からなる電荷捕獲膜１６ｂ、およびシリコン酸化膜からなる第２絶縁膜１６ｃが順に積層された３層構造のゲート絶縁膜１６が形成される。このゲート絶縁膜１６上に、ゲート電極１１が形成される。ここで、溝１３ａ，１３ｂによって形成された凸部１４は、不揮発性半導体メモリ１０のチャネル領域となる。この不揮発性半導体メモリ１０では、素子が微細化されても、その実効的なチャネル長が確保されるので、安定で、高い信頼性を実現できる。 （もっと読む）

【課題】マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法を提供する。
【解決手段】不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。これにより、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。 （もっと読む）

【課題】ＭＦＭｏｘに用いられるＳｉＯ_２、チタンおよびＩｎ_２Ｏ_３の薄膜の選択的エッチング技術を提供する。
【解決手段】本発明の上記薄膜の３層構造を選択的にエッチングする方法は、約１０から３０sccmの範囲内のＣ_３Ｆ_８と、約２０から４０sccmの範囲内のアルゴンとを使用し、約２から６mtorrの範囲内の圧力下での、約１０００から３０００wattの範囲内のＲＦソースと約４００から８００wattの範囲内のＲＦバイアスとを使用する、チタンの層で停止するＳｉＯ_２のエッチングと、約１０から５０sccmの範囲内のＢＣｌと、約４０から８０sccmの範囲内の塩素と、約４から８mtorrの範囲内の圧力と約１００から２００wattの範囲内のＲＦバイアスとの下での約２００から５００wattの範囲内のＴｃｐとを使用する、Ｉｎ_２Ｏ_３の層で停止するチタンのエッチング、とを含む。 （もっと読む）

【課題】しきい値の動作許容領域を狭くすることなく、あるいは、動作電圧を高めることなく、マルチビットの動作を可能とするメモリセルを提供する。
【解決手段】メモリセルトランジスタのチャネルの幅方向にチャネル特性の異なる領域を有するメモリセルを提供するものである。すなわち、チャネル領域中で不純物濃度の異なる領域を設けることにより、チャネルしきい値の異なる領域を設けたメモリセル、あるいは、チャネル長が一定ではなく、短い領域と長い領域を有するメモリセル構造を提供する。 （もっと読む）

【課題】 フィン型ＮＡＮＤ Ｆｌａｓｈメモリーを自己整合的に製造できる構造及びその製造方法を提供する。
【解決手段】 ＳＯＩ層を短冊状にすることによりシリコン層領域8がBOX酸化膜13上に形成され、このシリコン層領域8の側面及び上面にそれぞれにトンネル絶縁膜9及び絶縁膜領域31が形成され、トンネル絶縁膜9及び絶縁膜領域31に接してフローティングゲート領域36が形成され、フローティングゲート領域36に接して絶縁膜37が形成され、絶縁膜37及び絶縁膜領域31に接してフローティングゲート領域38が形成されている構造において、フローティングゲート領域36の高さがシリコン領域8の高さよりも大きく形成されている。 （もっと読む）

【課題】 シリコンドットに密度を増加させずに、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくし、かつ電荷の保持時間を長くすることが可能な、シリコンドットを電荷の蓄積に利用した不揮発性メモリ素子を提供する。
【解決手段】 本発明の不揮発性メモリ素子は、完全空乏型の薄膜ＳＯＩ表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを備える。 （もっと読む）

本発明は、フィン電界効果トランジスタメモリセル（２００）、フィン電界効果トランジスタメモリセルアレイおよびフィン電界効果トランジスタメモリセルの製造方法に関するものである。フィン電界効果トランジスタメモリセル（２００）は、第１ソース／ドレイン領域（２０１）および第２ソース／ドレイン領域（２０２）と、ゲート領域とを有している。メモリセル（２００）は、さらに、上記第１ソース／ドレイン領域（２０１）と第２ソース／ドレイン領域（２０２）との間にチャネル領域を有する半導体フィン（２０４）を有し、少なくとも一部が上記ゲート領域上に形成されてなる電荷蓄積層（２０７・２０８）を有している。上記電荷蓄積層の少なくとも一部の領域上には、ワード線領域（２０５・２０６）が形成されている。フィン電界効果トランジスタセルへの所定の電位の印加により、電荷キャリアを選択的に上記電荷蓄積層へ注入または該電荷蓄積層から放出することができる。
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【課題】 ＳＯＮＯＳ記憶セル及びその形成方法を提供する。
【解決手段】 このセルは少なくとも一つの側壁を有する陥没された領域が配置された基板及び第１絶縁膜を介在して陥没された領域を満たすトラップ貯蔵パターンを含む。基板の上部面及びトラップ貯蔵パターンの上部面上に第２絶縁膜を介在して制御ゲート電極が配置される。制御ゲート電極両側の基板内に第１及び第２ソース／ドレイン領域が配置される。トラップ貯蔵パターンの上部面は平ら（ｆｌａｔ）であり、少なくとも基板の上部面と同一の高さである。 （もっと読む）

【課題】 小さい幾何学的形状のビットトランジスタを作る。
【解決手段】 半導体材料（たとえばＰ型シリコン）のストリップが酸化され、結果として得られる酸化物のストリップは除去されて、急勾配の側壁を有する半導体材料の上表面に窪みを残す。急勾配の側壁にはイオン衝撃による大きなダメージはない。なぜならこれらは酸化によって形成されたものであって、半導体材料に反応性イオンエッチングを施すことによって形成されたものではないからである。したがって高品質のトンネル酸化物が急勾配の側壁上に形成され得る。次にフローティングゲート１２４がトンネル酸化物上に形成され、対応のワード線がフローティングゲート上に形成され、導電領域（たとえばＮ型シリコン）が窪みの底部の中へ形成され、フローティングゲートと対応するいくつかの導電領域１５０（たとえばＮ型シリコン）が窪みの縁の上方に形成される。 （もっと読む）

【課題】ディスターバンス問題を防止できるスプリットゲート型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】バルクシリコン基板の活性領域に形成されているシリコンエピタキシャル層と、素子のソース及びドレイン間のバルクシリコン基板に形成されているディスターバンス防止用絶縁膜とを備えるスプリットゲート型フラッシュメモリ素子であり、該スプリットゲート型フラッシュメモリ素子では、ディスターバンス防止用絶縁膜は、ＳＴＩ形成工程を利用して形成される。 （もっと読む）

ピラー形不揮発性メモリセル８０３は各々がトレンチ８１０によって隣接するメモリセルから絶縁されるメモリセルを各々有している。各メモリセルは基板上に処理層を積層することによって形成される。すなわち、トンネル酸化物層８１５、ポリシリコンフローティングゲート層８１９、ＯＮＯまたは酸化物層８２２、ポリシリコンコントロールゲート層８２５である。ステップの多くの態様が自己整合される。これらのメモリセルのアレイにはより少ない分割しか必要ない。さらに、このメモリセルは、電子がフローティングゲート８１９に対して直角またはほぼ垂直８４３に向けられるので、プログラミング特性が増強される。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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