本発明は、ビット線がその上に位置する第２のブロックにコモンソースブロックを接続するチャネルの行列を備えた、トランジスタを有する複数のメモリセルを含むマイクロ電子フラッシュメモリデバイスに関し、トランジスタは、少なくとも１つのゲート材料を有する複数のゲート、すなわち、前記チャネルを含む第１の選択ゲートと、前記チャネルを含む複数のコントロールゲートと、各々が行列配置の所与の列のチャネルを含む複数の第２の選択ゲートとから、さらに形成され、多層スタック上に位置する前記ゲートの少なくとも１つまたは複数は、誘電材料の少なくとも第１の層と、少なくとも１つの電荷保存領域と、誘電材料の少なくとも１つの第２の層とを含む。
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【課題】メモリセル間の干渉を抑制できる不揮発性半導体記憶装置を提供する。
【解決手段】ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。そして、電荷ブロック層１４におけるセル間絶縁膜１６の直下域に相当する部分１４ｂに塩素を導入し、部分１４ｂの誘電率を電荷ブロック層１４における制御ゲート電極１５の直下域に相当する部分１４ａの誘電率よりも低くする。 （もっと読む）

【課題】書き込み／消去を行ったときの電子の消し残しを低減可能な半導体装置を提供することを目的とする。
【解決手段】本実施の形態に係る半導体装置は、一の主面上に第１の表面１３と、第１の表面１３と段差１５をなす第２の表面１４とが形成された半導体基板１を備える。そして、半導体基板１の第１の表面１３上にゲート絶縁膜２を介して形成されたコントロールゲート電極３を備える。そして、半導体基板１の第２の表面１４上に、コントロールゲート電極３と隣接して、電子またはホールを保持可能な酸化膜６、窒化膜７、酸化膜８を介して形成されたメモリーゲート電極９を備える。 （もっと読む）

【課題】メモリセルに対して設けられる選択ゲートについて、この選択ゲートのゲート長を長くすることなく、選択ゲートの制御性を向上させる。
【解決手段】本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 （もっと読む）

【課題】Ｕ字型の底部を有するフローティングゲートを備える２ビットメモリ構造及びその製作方法を提供する。
【解決手段】メモリ構造は、基板５０と、基板５０上に設けられる制御ゲート７０と、制御ゲート７０の両側に設けられ、それぞれ基板５０に埋まったＵ字型の底部５７を備える複数のフローティングゲート７４と、制御ゲート７０と基板５０の間に設けられる第一誘電層５２と、フローティングゲート７４のＵ字型底部と基板５０の間に設けられる第二誘電層６２と、制御ゲート７０とフローティングゲート７４の間に設けられる第三誘電層６８と、フローティングゲートチャネル８０の周りに設けられるローカルドープ領域５８と、基板５０の中でフローティングゲート７４の一方の側に設けられるソース／ドレイン領域７６と含む。 （もっと読む）

【課題】セルを３次元配置することでビット密度を向上させることができる半導体メモリ及びその製造方法を提供する。
【解決手段】半導体メモリ１において、シリコン基板１１上に複数枚のゲート電極膜２１を設ける。ゲート電極膜２１は、シリコン基板１１の上面に対して平行な一方向（Ｘ方向）に沿って配列する。各ゲート電極膜２１の形状は格子状の板状であり、Ｘ方向から見て複数の貫通孔２２がマトリクス状に形成されている。また、複数枚のゲート電極膜２１の貫通孔２２を貫通してＸ方向に延びるように、複数本のシリコンビーム２３を設ける。更に、ゲート電極膜２１とシリコンビーム２３との間に、電荷蓄積層を含むＯＮＯ膜２４を設ける。 （もっと読む）

【課題】 電流特性を向上させることが可能な半導体装置を提供する。
【解決手段】 チャネル領域１６を有する素子領域１３と、素子領域上に形成されたトンネル絶縁膜２１と、トンネル絶縁膜上に形成された電荷蓄積絶縁膜２２と、電荷蓄積絶縁膜上に形成されたブロック絶縁膜２３と、ブロック絶縁膜上に形成された制御ゲート電極２４とを有し、チャネル領域にチャネルを誘起するための単位ゲート構造２５とを備えた半導体装置であって、素子領域と制御ゲート電極との距離は、チャネル長方向に平行な方向から見て、単位ゲート構造の中央部の方が単位ゲート構造の両端部よりも短い。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】所望の特性の層をより良好に確保できる多層浮遊ゲート不揮発性メモリデバイスを提供する。
【解決手段】本発明は、異なる導電性または半導電性の材料で構築された少なくとも２つの層（１ａ，１ｂ）を含む浮遊ゲートを持つ浮遊ゲート不揮発性メモリセルに関する。浮遊ゲートの少なくとも２つの層は、層間の直接トンネル電流を可能にする所定の厚さを有する中間誘電体層によって分離している。 （もっと読む）

【課題】Ｆｉｎ型構造を採用した半導体記憶装置においてカップリング比の各メモリセル間のバラつきを抑制する。また複数のアクティブエリア間のリーク電流を抑制する。
【解決手段】シリコン基板２の主表面高さは均一に形成されていると共にシリコン酸化膜３の上面高さは均一に形成されている。シリコン酸化膜３がＳＩＭＯＸ法により形成され、アクティブエリアＳａがシリコン酸化膜３の上面上まで達する素子分離溝２ｇによって複数に分断されている。したがって、素子分離溝２ｇの深さおよびアクティブエリアＳａの高さを各メモリセル間でほぼ等しい高さに調整でき、隣り合うアクティブエリアＳａ−Ｓａ間がシリコン酸化膜３によって互いに電気的に絶縁状態に保たれる。 （もっと読む）

【課題】安価に高集積化された且つ信頼性の低下を抑制した不揮発性半導体記憶装置、及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスＭＳを有する。メモリストリングスＭＳは、半導体基板Ｂａに対して垂直方向に延びるメモリ柱状半導体層３４と、メモリ柱状半導体層３４から空隙３５を介して形成され且つ電荷を蓄積する電荷蓄積層３６と、電荷蓄積層３６に接するブロック絶縁層３７と、ブロック絶縁層３７と接する複数の第１〜第４ワード線導電層３２ａ〜３２ｄとを備える。 （もっと読む）

【課題】阻止誘電体操作電荷トラップメモリーセルを提供する。
【解決手段】この阻止誘電体操作電荷トラップメモリーセルは、阻止誘電体によってゲートから分離された電荷トラップ要素を備える。該阻止誘電体は該電荷トラップ要素に接し高品質に作ることができる二酸化シリコン等のバッファ層（第１層）と、該ゲートに接するキャップ層（第２層）とを含む。該キャップ層は第１層より高い誘電率を有し、高κ材料でできているのが好ましい。第２層は相対的に高い伝導帯オフセットも有している。チャネルと該電荷トラップ要素の間にバンドギャップ操作トンネル層が設けられ、該多層阻止誘電体と組合わされて正孔トンネル現象による高速消去動作を可能にする。或いは、単一層からなるトンネル層が使用されてもよい。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】電界効果トランジスタのオン電流を小さくすることなく、微細化を実現することのできる技術を提供する。
【解決手段】半導体基板の主面に素子分離領域２によって周囲を規定された活性領域３が配置され、この活性領域３は、周辺部３ａに凹状の段差３ｃを有する断面形状となっており、活性領域３の周辺部３ａの半導体基板の上面は、活性領域３の中央部３ｂの平坦な半導体基板の上面よりも低く形成されている。活性領域３の周辺部３ａに凹状の段差３ｃを設けることにより、この活性領域３に形成されるＭＩＳ・ＦＥＴの実質的なゲート幅を増加させて、ＭＩＳ・ＦＥＴのドレイン電流を増加させる。 （もっと読む）

【課題】本発明は、絶縁膜を電荷保存層として利用するフラッシュメモリ装置、そのプログラム及び消去方法、それを含むメモリシステム及びコンピュータシステムを提供する。
【解決手段】電荷保存層を有する不揮発性メモリ装置のプログラム又は消去方法であって、少なくとも一つの単位プログラム又は消去ループを行うステップを含み、各単位プログラム又は消去ループは、不揮発性メモリ装置の位置（例えば、ワードライン又は基板）に正又は負の電圧のような少なくとも一つのプログラムパルス、少なくとも一つの消去パルス、少なくとも一つの時間遅延、少なくとも一つのソフト消去パルス、少なくとも一つのソフトプログラムパルス及び／又は少なくとも一つの検証パルスを印加することを特徴とする。 （もっと読む）

【課題】メモリセルの高密度化が容易な半導体装置及びその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０内に設けられた溝部３０と、溝部３０の両側面に設けられた絶縁膜からなる電荷蓄積層２０と、溝部３０内に電荷蓄積層を介し埋め込まれたワード線２２と、溝部３０の両側の半導体基板１０内に設けられたソース・ドレイン領域１２と、溝部３０の両側に設けられたソース・ドレイン領域１２のうち一方ＳＤ１３に接続する第１配線層ＭＬ１と、ソース・ドレイン領域１２のうち他方ＳＤ１２に接続する第２配線層ＭＬ２と、を具備する半導体装置及びその製造方法である。 （もっと読む）

【課題】チャネル部の基板面を湾曲させたセルを有する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板面から突出する凸部１８が形成され、この凸部１８の上端部は湾曲し、凸部１８の根元は第１の幅Ｗ１を有する半導体基板１１と、凸部１８の根元の基板面上に形成され、凸部１８の上面Ｄよりも低い上面Ｃを有し、第２の幅Ｗ２を有する第１の素子分離絶縁膜ＳＴＩ１と、凸部１８内に形成され、第１及び第２の幅よりも狭い第３の幅Ｗ３を有する第２の素子分離絶縁膜ＳＴＩ２と、電荷蓄積層２６を含むゲート絶縁膜４０と、ゲート絶縁膜上に形成されたゲート電極２８とを具備し、第１の素子分離絶縁膜ＳＴＩ１の上面の上方においてゲート電極２８とゲート絶縁膜４０とが接する第１の部分Ａの高さは、第２の素子分離絶縁膜ＳＴＩ２の上面の上方においてゲート電極２８とゲート絶縁膜とが接する第２の部分Ｂの高さより低い。 （もっと読む）

【課題】いわゆるミラービット（登録商標）型のトランジスタアレイの半導体装置において、素子の占有面積を増大せずに電流駆動能力を増大できる構造を提供すること。
【解決手段】半導体基板２１上面に断面が三角形状で、稜線２３ｃが所定方向に伸びる突出部２３を複数平行に形成し、ソース／ドレインを構成する拡散領域２２を、突出部２３と直交する方向に延伸して形成する。突出部及び拡散領域の上部には、酸化物からなるトンネル膜、窒化物からなるトラップ膜、及び酸化物からなるトップ膜を有するゲート絶縁膜２４を形成する。ゲート電極２５は、突出部２３の２つの傾斜面２３ａ、２３ｂの上方に、突出部２３の長手方向に延伸して形成する。これにより、ゲート電極２５をチャネル幅方向に広げることなくゲート面積（チャネル面積）を増加することができ、電流駆動能力を増大できる。 （もっと読む）

【課題】高集積化が可能であり、動作信頼性の高い不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板は、上向き配置されて互いに対面する１対の側壁チャンネル領域を有する。フローティングゲート電極は、１対の側壁チャンネル領域間を充填し、半導体基板上に突出される。そして、制御ゲート電極は、フローティングゲート電極の一部分を覆うように、半導体基板上に配される。少なくとも１対の側壁チャンネル領域は、互いに対向配置される。 （もっと読む）

【課題】 単一セルに２ビット以上の複数ビットの情報を記憶させる方式の不揮発性半導体メモリ装置において、書き込み不良を防止し、高い動作信頼性を確保する。
【解決手段】 不揮発性半導体メモリ装置２００は、ラウンド状壁部２０３ｂを有するトレンチ２０３と、トンネル酸化膜２０５と、電荷捕獲領域としての窒化珪素膜２０７ａ，２０７ｂと、二酸化珪素膜２０９と、ゲート電極２１１と、ゲート電極２１１を間に挟んでその両側のＳｉ基板２０１に形成された第１のソース／ドレイン領域２１３ａおよび第２のソース／ドレイン領域２１３ｂと、を備える。 （もっと読む）