【目的】より簡単な工程で製造コストを削減し、単一メモリーセルに２ビットデータを蓄積してデバイスの集積度を向上させるとともに、不都合な第２ビット効果やパンチスルーを抑止する不揮発性メモリーとその製造方法および操作方法を提供する。
【解決手段】基板上に形成したメモリーセルを有する不揮発性メモリーの製造を提供する。基板中にトレンチが形成される。メモリーセルが第１ゲートと第２ゲートと電荷蓄積層と第１ソース／ドレイン領域と第２ソース／ドレイン領域とを有する。第１ゲートが基板のトレンチ中に配置される。第２ゲートが基板上のトレンチ一側に配置される。電荷蓄積層が第１ゲートおよび基板間ならびに第２ゲートおよび基板間に配置される。第１ソース／ドレイン領域が基板中のトレンチボトムに配置される。第２ソース／ドレイン領域が基板中の第２ゲート一側に配置される。 （もっと読む）

【課題】 大幅な工程増を伴わずにメモリ層を積層できる構造を持つ半導体メモリを提供する。
【解決手段】 基板に平行に積層された縞状のアクティブエリア(ＡＡ)を有し、基板に垂直方向に積層された前記各ＡＡは自己整合的に加工されており、各ＡＡは基板に垂直方向の側面の一方または両方をチャネル領域として使用し、かつ、各ＡＡは長手方向に複数のゲート電極(ＧＣ)と直交し、ＡＡとＧＣとの直交部分がメモリセルを形成し、直交面内の複数のセルがゲート電極を共有する。 （もっと読む）

【課題】１個のトランジスタに対して複数ビット分のデータを記憶できる、書き換え可能な不揮発性半導体メモリを提供する。
【解決手段】各メモリトランジスタは、チャネル形成領域１０３を挟んでドレイン領域１０３およびソース領域１０４が形成され、チャネル形成領域１０３上に第１絶縁膜１０５が形成され、第１絶縁膜１０５上に、ドレイン領域１０３から離間して電荷蓄積部１０６が形成され、電荷蓄積部１０６の側面および上面を覆うように第２絶縁膜１０７が形成され、第１絶縁膜１０５上の、ドレイン領域１０３と電荷蓄積部１０６との間に、第１制御電極１０８が形成され、第２絶縁膜１０７上に第２制御電極１０９が形成される。そして、チャネル形成領域１０２に、ドレイン領域１０３から電荷蓄積部１０６に電荷を注入するための第１制御電極１０８のしきい値電圧が互いに異なる、複数の電荷移動領域１０２Ａ〜１０２Ｃが形成される。 （もっと読む）

所定数のフラッシュメモリセルアレイによって占められる集積回路領域を低減するために、フローティングゲート電荷蓄積素子（１０３、１０５、１１１、１１３）が、基板トレンチ（６０、６１）の側壁に沿って配置され、ドープされたポリシリコンスペーサから形成されていることが好ましい。デュアルフローティングゲートメモリセルアレイが、一例としてこの構造を有するセルを含む。メモリセルのＮＡＮＤアレイが、このセル構造の用途の他の例である。メモリセルおよびアレイ構造は、具体的に様々なＮＯＲおよびＮＡＮＤメモリセルアレイアーキテクチャに対する広い用途を有している。
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【課題】半導体記憶素子の特性の素子間ばらつきを抑制しつつ、大きな閾値電圧シフト、長い保持時間を達成することによって、低電圧駆動化と大容量化（微細化）とを実現可能とする半導体装置を提供する。
【解決手段】半導体基板１００に形成されたチャネル領域１０５と、チャネル領域１０５表面に形成されたトンネル絶縁膜１２０と、トンネル絶縁膜１２０表面に形成された電荷蓄積絶縁膜１２２と、電荷蓄積絶縁膜１２２表面に形成された制御絶縁膜１２４と、制御絶縁膜１２４表面に形成された制御電極１３０と、チャネル領域の両側に形成されたソース領域１４１およびドレイン領域１４３を具備する半導体記憶素子を含み、チャネル領域１０５のチャネル長方向に垂直な断面の幅Ｗおよび高さＨが、それぞれ１０ｎｍ以下であることを特徴とする半導体装置。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板の内部にリセスされてそれぞれ形成された複数の第１制御ゲート電極と、複数の第１制御ゲート電極の隣接した一対の間にそれぞれ配置され、複数の第１制御ゲート電極の上端に位置するように、半導体基板上にそれぞれ形成された複数の第２制御ゲート電極と、半導体基板と複数の第１制御ゲート電極との間にそれぞれ介在された複数の第１ストレージノード膜と、半導体基板と複数の第２制御ゲート電極との間にそれぞれ介在された複数の第２ストレージノード膜と、を備えることを特徴とする不揮発性メモリ素子である。 （もっと読む）

【課題】半導体基板に形成した溝部の側壁部分を用いる半導体記憶装置において、ワード線（ゲート電極）の加工を容易にし、高集積化を図れるようにする。
【解決手段】半導体記憶装置は、溝部１ａを有する半導体基板１と、該半導体基板１に互いに間隔をおき且つ溝部１ａと交差して形成された一対の不純物拡散層からなるソース・ドレイン領域１１と、溝部１ａの一壁面上に形成され、絶縁性を有するトラップ膜７と、半導体基板１におけるトラップ膜７と対向する領域に形成されたチャネル領域８と、溝部１ａにトラップ膜７と接するように形成されたゲート電極９と、半導体基板１における溝部１ａの底部又は溝部１ａの下側に形成された素子分離領域６とを有している。 （もっと読む）

【課題】本発明は、メモリセルがシリコン柱の側壁に直列に形成され、垂直チャンネルと側壁ゲート構造を有するＮＡＮＤフラッシュメモリアレイ及びその製造方法に関する。
【解決手段】１つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の３次元構造が有していたセルのチャンネル絶縁の問題、トレンチの底のソース／ドレイン領域の絶縁の問題を根本的に解決し、既存のＣＭＯＳ工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる効果がある。
【選択図】図５（ｈ）
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【課題】四つのストレージノード膜を備える不揮発性メモリ素子及びその動作方法を提供する。
【解決手段】第１フィン１０５ａ及び第２フィン１０５ｂを備え、埋め込み絶縁膜１１５は、第１フィン１０５ａと第２フィン１０５ｂとの間にあり、制御ゲート電極１４０は、埋め込み絶縁膜の反対側の第１及び第２フィンの側面を覆い、ゲート絶縁膜１３０は、第１、第２フィン及び制御ゲート電極の間にあり、第１ソース領域及び第１ドレイン領域は第１フィン１０５ａの部分に、第２ソース領域及び第２ドレイン領域は第２フィン１０５ｂの部分に、制御ゲート電極から離隔されて形成され、第１ストレージノード膜１６０ａ１及び第２ストレージノード膜１６０ａ２は、制御ゲート電極を挟んで第１フィン１０５ａの側面上に、第３ストレージノード膜１６０ｂ１及び第４ストレージノード膜１６０ｂ２は、制御ゲート電極を挟んで第２フィン１０５ｂの側面上に形成される。 （もっと読む）

【課題】書き込み特性や読み込み特性に優れ、かつ製造が容易な不揮発性半導体記憶装置及びその製造方法を提供すること。
【解決手段】ほぼ平行に形成された複数のソース／ドレイン領域１１、及び、前記複数のソース／ドレイン領域１１の間に凹部１２が形成された半導体基板１と、前記半導体基板１の前記凹部１２に形成される電荷蓄積ゲート３と、前記複数のソース／ドレイン領域１１に交差し、かつ、前記蓄積ゲート３上に絶縁層を介して配置される複数の導電ゲート６と、を有する不揮発性半導体記憶装置とする。 （もっと読む）

【課題】リセス型制御ゲート電極を備える半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板の内部にリセスされて形成された制御ゲート電極と、制御ゲート電極の側壁及び半導体基板との間に介在されたストレージノード膜と、ストレージノード膜及び半導体基板の間のトンネル絶縁膜と、ストレージノード膜及び制御ゲート電極の間のブロッキング絶縁膜と、制御ゲート電極の側壁を取り囲むようにトンネル絶縁膜下の半導体基板の表面付近に形成され、対向する一対の分離用絶縁膜によって分離された第１及び第２チャンネル領域とを備える半導体メモリ素子である。 （もっと読む）

【課題】リセスされたチャネル領域を有する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の活性領域及び隣接する活性領域の間の複数の素子分離領域を含む基板を備える。このとき、前記活性領域のそれぞれは溝を有し、前記溝は、前記活性領域の上部面より低い底面を有する。 （もっと読む）

【課題】低電圧および低消費電力で駆動する不揮発型半導体記憶装置の構成に関わるものであり、産業上重要な半導体記憶装置の性能を飛躍的に向上させる手段を提供する。
【解決手段】複数の溝を設けた半導体表面上に絶縁ゲート電界効果型トランジスタのソース領域、ドレイン領域、およびチャネル領域がそれぞれ位置され、該チャネル領域上に絶縁層を介して電荷蓄積領域を設けた。 （もっと読む）

ソース領域およびドレイン領域、フィン本体、電荷トラップ積層、およびゲートを有する、半導体基板上のｆｉｎＦＥＴベース不揮発性メモリデバイスである。フィン本体は、接触部としてソース領域とドレイン領域との間に延在する。電荷トラップ積層は、フィン本体の一部を被覆し、ゲートは、フィン本体のこの位置で電荷トラップ積層を被覆する。フィン本体は、明確な結晶質表面およびこの結晶質表面の間の遷移ゾーンが欠如するフィン本体の外周の少なくとも３／４にわたり角部のない形状を有する。
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本主題の態様のひとつは、トランジスタの形成方法に関する。本方法の或る実施形態では、結晶質基板上に、非晶質半導体材料でつくった柱をつくり、固相エピタキシー工程を施して、結晶質基板を結晶成長の種として使い、非晶質半導体材料を結晶化する。この柱の厚さは、リソグラフィ基準寸法以下となっている。トランジスタボディを、結晶化した半導体柱内の第一のソース／ドレイン領域と第二のソース／ドレイン領域の間につくる。サラウンディングゲート絶縁体を半導体柱の周りにつくってから、サラウンディングゲートを半導体柱の周りにそのサラウンディングゲート絶縁体を間に挟んでつくる。他の態様についても本明細書に開示してある。
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【課題】半導体メモリ素子及びその製造方法を提供する。
【解決手段】半導体基板と、半導体基板からそれぞれ突出され、互いに対向するように離隔された少なくとも一対のフィンと、一対のフィンの間に形成された絶縁層と、一対のフィン及び絶縁層の一部表面上に形成されたストレージノードと、ストレージノード上に形成されたゲート電極を備える。これにより、増加したセンシングマージンを有することができ、短チャネル効果も抑制できる。 （もっと読む）

【課題】ＭＯＮＯＳ型不揮発性メモリセルのデータ書込み／データ消去の動作電圧を低減し、または、データ書込み／データ消去の動作速度を高速化する。
【解決手段】凸状曲面を有する半導体基板１０上に、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３が順次積層されてなる積層絶縁膜を設け、さらに制御ゲート電極１４を形成してＭＯＮＯＳ型不揮発性メモリセルを構成する。 （もっと読む）

【課題】書込み速度の向上を図ることができる不揮発性半導体記憶装置およびこの不揮発性半導体記憶装置の製造方法を提供する。
【解決手段】本発明に係る不揮発性半導体記憶装置１００は、半導体基板１と、半導体基板１の主表面上に第１絶縁膜１５を介して形成されたフローティングゲートＦＧと、前記フローティングゲートＦＧ上に第２絶縁膜１３を介して形成されたコントロールゲートＣＧと、前記フローティングゲートＦＧと隣り合う前記半導体基板１の主表面上に形成されたソース領域およびドレイン領域とを備え、前記フローティングゲートの周面のうち、前記ドレイン領域側の側面と底面との境界領域が、前記半導体基板内方に向けて張り出すように湾曲する。 （もっと読む）

【課題】集積回路メモリ装置のゲート構造物の製造方法を提供する。
【解決手段】集積回路基板上に７以下の誘電率を有する第１の誘電膜を形成する段階と、周期律表の第４族に属し、第１の誘電膜内で０．５ｃｍ^２／ｓ未満の熱拡散率を有する所定の元素のイオンを第１の誘電膜に注入して電荷保存領域を、当該電荷保存領域下部のトンネル誘電膜とともに形成する段階と、第１の誘電膜上に、金属酸化物を含む第２の誘電膜を形成する段階と、第１の誘電膜及び第２の誘電膜を含む基板を熱処理して、電荷保存領域内に離散的な複数の電荷保存ナノクリスタルを形成する段階と、第２の誘電膜上にゲート電極膜を形成する段階と、を含む。 （もっと読む）

【課題】メモリセルの微細化を実現することが可能な不揮発性半導体記憶装置及びその製造方法を提供することができる。
【解決手段】本発明にかかる不揮発性半導体記憶装置の一態様は、半導体基板１０１上に形成されたドレイン１０２と、半導体基板１０１に設けられた溝１０３と、溝１０３底面に形成されたソース１０４と、半導体基板１０１のドレイン１０２の側端部と溝１０３の側面との間の領域上に、第１のゲート絶縁膜１０５を介して設けられた浮遊ゲート１０６と、浮遊ゲート１０６上に、第２のゲート絶縁膜１０７を介して設けられた制御ゲート１０８とを有する複数のメモリセルを備える不揮発性半導体記憶装置であって、溝１０３は、隣接するメモリセル間で共有され、溝１０３の側面は、浮遊ゲート１０６の側端部と略一致して形成され、溝１０３には酸化膜１１０が充填されているものである。 （もっと読む）