半導体装置及びその製造方法
【課題】リセスされたチャネル領域を有する半導体装置及びその製造方法を提供する。
【解決手段】本発明の半導体装置は、複数の活性領域及び隣接する活性領域の間の複数の素子分離領域を含む基板を備える。このとき、前記活性領域のそれぞれは溝を有し、前記溝は、前記活性領域の上部面より低い底面を有する。
【解決手段】本発明の半導体装置は、複数の活性領域及び隣接する活性領域の間の複数の素子分離領域を含む基板を備える。このとき、前記活性領域のそれぞれは溝を有し、前記溝は、前記活性領域の上部面より低い底面を有する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、データ格納装置に関し、さらに具体的には、不揮発性の電気的に消去可能な半導体メモリ装置(例えば、フラッシュメモリ)及びその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリは、電力が供給されない場合にもそのメモリセルに格納された情報を維持する。例えば、このような不揮発性メモリには、マスクROM(mask ROM)、EPROM及びEEPROMなどがある。
不揮発性メモリは、パソコン、個人用デジタル補助装置(PDAs)、セルラーフォン、デジタルカメラ、デジタルビデオカメラ、ビデオゲーム機及びメモリカードなどのような多様な電子装置において幅広く用いられている。
【0003】
このようなメモリカードは、マルチメディアカード(MMC)、SDカード、コンパクトフラッシュ(登録商標)カード、メモリスティック、スマートメディアカード及びエクストリームデジタルピクチャーカード(xD picture cards)などに分類され得る。
このような不揮発性カードのうち、フラッシュメモリが広く用いられている。フラッシュメモリは、セルとビットラインとの間の接続構造に応じて、NOR及びNAND型に区分されることができる。読み出し速度が速く、書き込み速度が遅いため、NOR型フラッシュメモリは、主にコードメモリ(code memory)として用いられる。一方、書き込み速度が速く、単位面積当りの製造価格が低いため、NAND型フラッシュメモリは、大容量格納装置(mass storage device)として主に用いられる。
【0004】
NOR型フラッシュメモリは、パソコンでのバイアス/ネットワーキング、ルータ(router)、ハブ(hub)または通信用スイッチに用いられることができる。NOR型フラッシュメモリは、またセルラーフォン、個人用デジタル補助装置(PDAs)、POSまたはPCAのコードまたはデータを格納する用途として用いられることができる。
【0005】
NAND型フラッシュメモリは、携帯用コンピュータ、スチル(still)または動画(moving)デジタルカメラ、CD品質水準の音声及びオーディオ記録機(near−CD quality voice and audio recorders)及び固状ディスク(solid−state disks)として用いられることができる。
【0006】
NOR型フラッシュメモリは、ホットキャリア注入によってプログラムされることができ、NAND型フラッシュメモリは、FN(Fowler−Nordheim)トンネリングを介してプログラムされることができる。
消費者用電子製品での進歩は、高密度メモリ装置に対する需要を増大させている。このような需要に応じて、装置製造者は、ゲート構造の大きさを減らすか、隣接するゲート構造間の間隔を減らすか、最小化しようとする努力をしている。
【0007】
トランジスタのチャネル長さの減少によって、チャネル領域での電界または電位がソース及びドレインに及ぼす影響が増加され得る。このような現象は、短チャネル効果(short channel effect)と呼ばれる。これに関して、パンチスルー(Punch Through)及びドレイン誘導バリア減少(drain induced barrier lowering;DIBL)のような他の問題が発生する恐れがある。
【0008】
また、トランジスタの活性領域の大きさの減少とともに、チャネル幅が減少するに伴い、閾値電圧が増加され得る。このような現象は、狭チャネル効果(narrow width effect)と呼ばれる。これに関して、ドレイン電流の減少のような他の問題が発生する恐れがある。
【0009】
セル電流の減少は、セルの耐久性(endurance)に否定的な効果を引き起こすことができる。セルを繰り返して、プログラム及び消去する場合、トンネル酸化膜に捕獲(capture)される電子の数が増加する恐れがある。このようなトンネル酸化膜に捕獲される電子の数が増加するに伴い、閾値電圧が増加してしまい、セル電流が減少する恐れがある。
【特許文献1】米国特許出願公開第2004/0169238号明細書
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、上述の問題を解決するためになされたもので、その目的は、狭チャネル効果を克服できる半導体トランジスタを提供することにある。
また、本発明の他の目的は、セル電流の減少を克服できるメモリセルトランジスタを備えるフラッシュメモリ装置を提供することにある。
【0011】
本発明のさらに他の目的は、狭チャネル効果を克服できるトランジスタを備える半導体装置の製造方法を提供することにある。
本発明のさらに他の目的は、セル電流の減少を克服できるメモリセルトランジスタを備えるフラッシュメモリ装置の製造方法を提供することにある。
【0012】
本発明のさらに他の目的は、メモリセル間のカップリングによる撹乱(disturbance)を減少させることができるフラッシュメモリ装置を提供することにある。
本発明のさらに他の目的は、メモリセル間のカップリングによる撹乱を減少させることができるフラッシュメモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記の目的を達成するために、本発明は、リセスされたチャネル領域を有する半導体装置を提供する。この半導体装置は、溝(groove)の形成された活性領域を含む半導体基板と、前記活性領域を横切りつつ前記溝の一部を満たすゲートパターンと、前記ゲートパターンと前記活性領域との間に介在されたゲート絶縁膜と、を含む。このとき、前記溝は、その周辺の活性領域の上部面より低い底面を有し、前記ゲートパターンを横切るように形成される。
【0014】
本発明の一実施形態によれば、前記活性領域は、1対のソース/ドレイン領域と、前記ソース/ドレイン領域の間に配置されるチャネル領域と、を含むことができる。このとき、前記ゲートパターンは、前記チャネル領域で前記溝を満たすことができる。これに加えて、前記ソース/ドレイン領域には、前記チャネル領域と異なる導電型を有するソース/ドレイン電極がさらに形成されることができる。
【0015】
本発明の一実施形態によれば、前記半導体基板の所定領域に配置されて、前記活性領域を限定する素子分離膜パターンをさらに含むことができる。前記溝は、前記素子分離膜パターンによって限定される前記活性領域の中央に形成されることができる。
本発明の一実施形態によれば、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及び高誘電膜のうちで選択された少なくとも1つで形成されることができる。
【0016】
本発明の一実施形態によれば、前記ゲート絶縁膜は、前記活性領域から伸びて前記ゲートパターンの下部面を覆うことができる。
本発明の一実施形態によれば、前記溝の下部の角領域は鈍角を有し、前記ゲート絶縁膜は、前記溝の内壁を均一な厚さに覆うことができる。
【0017】
本発明の一実施形態によれば、前記溝周辺の活性領域と前記ゲートパターンとの間に介在されるパッド絶縁膜及びスペーサパターンをさらに含むことができる。このとき、前記パッド絶縁膜及び前記スペーサパターンは、シリコン酸化膜で形成されることができる。
本発明の一実施形態によれば、前記ゲートパターンは、前記チャネル領域で前記ゲート絶縁膜が形成された前記溝を満たす浮遊ゲート電極と、前記浮遊ゲート電極上に配置される制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に配置されるゲート層間絶縁膜パターンと、を含むことができる。このとき、前記浮遊ゲート電極の厚さは、前記溝の深さより大きいことができる。
【0018】
本発明の一実施形態によれば、前記ゲートパターンは、前記溝の両端を露出させるように形成されることができる。
前記他の技術的課題を達成するために、本発明は、リセスされたチャネル領域を有する半導体装置の製造方法を提供する。この方法は、半導体基板の所定領域に配置されて活性領域を画定する素子分離膜パターンを形成し、前記活性領域をパターニングして前記活性領域の上部面より低い底面を有する溝を形成し、前記溝の内壁を覆うゲート絶縁膜を形成した後、前記ゲート絶縁膜が形成された前記溝を満たしつつ前記活性領域を横切るゲートパターンを形成するステップを含む。このとき、前記溝は、記素子分離膜パターンに平行な方向に形成される。
【0019】
本発明の一実施形態によれば、前記素子分離膜パターンを形成するステップは、前記活性領域の上部に配置され、順に積層されたパッド絶縁膜及びマスク窒化膜を含むマスクパターンを形成するステップと、前記マスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングすることによって、前記活性領域を画定する素子分離トレンチを形成するステップと、前記素子分離トレンチ及び前記マスクパターンにより取り囲まれるギャップ領域を満たす素子分離膜を形成するステップと、前記マスクパターンが露出するまで前記素子分離膜をエッチングするステップと、前記マスク窒化膜を除去して、前記パッド絶縁膜の上部面及び前記素子分離膜パターンの上部側壁を露出させるステップと、を含むことができる。
【0020】
本発明の一実施形態によれば、前記溝を形成するステップは、前記素子分離膜パターンの上部側壁を鋳型として利用して、前記活性領域のエッジにスペーサを形成するステップと、前記スペーサをエッチングマスクとして使用して前記活性領域の中央部をエッチングすることによって、前記溝を前記素子分離膜パターンに平行に形成するステップと、を含むことができる。
【0021】
本発明の一実施形態によれば、前記溝を形成するステップは、前記溝の側壁と底面とが会う角領域が鈍角を形成するように、前記活性領域をエッチングするステップを含むことができる。
本発明の一実施形態によれば、前記ゲート絶縁膜を形成するステップは、前記溝が形成された結果物上に、蒸着技術を使用してシリコン酸化膜、シリコン窒化膜及び高誘電膜のうち、少なくとも1つを形成するステップを含むことができる。
【0022】
本発明の一実施形態によれば、前記ゲート絶縁膜を形成するステップは、前記溝が形成された結果物を熱酸化させることによって、前記溝の露出した内壁にシリコン酸化膜を形成するステップを含むことができる。
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、前記素子分離膜パターンの上部に配置され、前記溝を満たすゲート膜を形成するステップと、前記ゲート膜をパターニングして、前記活性領域を横切るゲートパターンを形成するステップと、を含むことができる。このとき、前記ゲート膜は、多結晶シリコン膜、金属シリサイド膜及び金属膜のうち、少なくとも1つを含むことができる。
【0023】
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、前記ゲート絶縁膜が形成された溝及び前記スペーサ間のギャップ領域を満たす浮遊ゲートパターンを形成するステップと、前記浮遊ゲートパターンが形成された結果物の全面を覆うゲート層間絶縁膜及び制御ゲート膜を順に形成するステップと、を含むことができる。以後、前記制御ゲート膜、前記ゲート層間絶縁膜及び前記浮遊ゲートパターンをパターニングして、前記活性領域を横切りながら前記溝を満たす浮遊ゲート電極及び前記浮遊ゲート電極の上部に順に配置されるゲート層間絶縁膜パターン及び制御ゲート電極を形成する。
【0024】
本発明の一実施形態によれば、前記ゲート層間絶縁膜及び制御ゲート膜を形成する前に、前記浮遊ゲートパターン間に介在された前記スペーサ及び前記素子分離膜パターンを所定の深さにエッチングするステップをさらに含むことができる。
本発明の一実施形態によれば、前記ゲートパターンを形成した後、前記ゲートパターンをマスクとして使用するイオン注入工程を行って、前記ゲートパターン間の活性領域に不純物領域を形成するステップと、前記不純物領域のうち、少なくとも1つに接続する配線構造体を形成するステップと、をさらに含むことができる。
【0025】
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、互いに平行したストリング選択ライン及び接地選択ライン、そして前記ストリング選択ラインと前記接地選択ラインとの間に配置される複数のワードラインを形成するステップを含むことができる。また、前記配線構造体を形成するステップは、前記接地選択ラインの一側に配置されて、前記不純物領域を前記ワードラインに平行した方向に接続させる共通ソースラインを形成するステップと、前記ストリング選択ラインの一側の不純物領域それぞれに接続しつつ前記ワードラインを横切る方向に配置されるビットラインを形成するステップと、を含むことができる。
【0026】
本発明の一実施形態によれば、前記ワードラインを形成するステップは、前記活性領域を横切りながら前記溝を満たす浮遊ゲート電極及び前記浮遊ゲート電極の上部に順に配置されるゲート層間絶縁膜パターン及び制御ゲート電極を形成するステップを含むことができる。また、前記ストリング選択ライン及び接地選択ラインを形成するステップは、前記溝を満たす浮遊ゲート電極及び前記浮遊ゲート電極に電気的に接続した制御ゲート電極を形成するステップを含むことができる。
【0027】
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、互いに平行した複数のワードラインを形成するステップを含むことができる。また、前記配線構造体を形成するステップは、前記不純物領域の一部を前記ワードラインに平行した方向に接続させるソースラインを形成するステップと、前記ワードラインを横切る方向に配置されて、前記ソースラインに接続しない不純物領域を電気的に接続させるビットラインを形成するステップと、を含むことができる。
【0028】
前記他の技術的課題を達成するために、本発明は、リセスされたチャネル領域を有するNAND型フラッシュメモリ装置を提供する。この装置は、溝の形成された活性領域を含む半導体基板を含む。前記半導体基板上には、ストリング選択ライン、接地選択ライン及び前記ストリング選択ラインと前記接地選択ラインとの間に配置される複数のワードラインを含むゲートパターンが配置され、前記ゲートパターン間の活性領域には、不純物領域が形成される。前記ゲートパターンと前記活性領域との間には、ゲート絶縁膜が介在される。このとき、前記ゲートパターンは、前記ゲート絶縁膜が形成された前記溝を満たしながら前記活性領域を横切るように形成される。
【0029】
本発明の一実施形態によれば、前記溝は、その周辺の活性領域の上部面より低い底面を有し、前記ゲートパターンを横切るように形成されることができる。
本発明の一実施形態によれば、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中から選択された少なくとも1つで形成されることができる。
【0030】
本発明の一実施形態によれば、前記ゲート絶縁膜は、前記活性領域から伸びて前記ゲートパターンの下部面を覆うことができる。
本発明の一実施形態によれば、前記ワードラインは、前記溝の所定領域を満たす浮遊ゲート電極と、前記浮遊ゲート電極上に配置される制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に配置されるゲート層間絶縁膜パターンと、を含むことができる。このとき、前記浮遊ゲート電極の厚さは、前記溝の深さより大きいことができる。
【0031】
本発明の一実施形態によれば、前記接地選択ラインの一側に配置されて、前記不純物領域を前記ワードラインに平行した方向に接続させる共通ソースラインと、前記ストリング選択ラインの一側の不純物領域それぞれに接続しつつ前記ワードラインを横切る方向に配置されるビットラインと、をさらに含むことができる。
【0032】
前記他の技術的課題を達成するために、本発明は、リセスされたチャネル領域を有するNOR型フラッシュメモリ装置を提供する。この装置は、溝の形成された活性領域を含む半導体基板と、前記活性領域を横切りながらその下部の前記溝を満たすワードラインと、前記ワードライン間の活性領域に形成される不純物領域と、前記ワードラインと前記活性領域との間に介在されるゲート絶縁膜と、前記不純物領域の一部を前記ワードラインに平行した方向に接続させるソースラインと、前記ワードラインを横切って配置されて、前記ソースラインに接続しない不純物領域を電気的に接続させるビットラインと、を含む。このとき、前記溝は、その周辺の活性領域の上部面より低い底面を有し、前記ワードラインを横切るように形成される。
本発明の一実施形態によれば、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中から選択された少なくとも1つで形成されることができる。
【発明の効果】
【0033】
本発明は、リセスされたチャネル領域(すなわち、溝)を有するトランジスタ構造体を提供する。このとき、前記溝は、ゲート電極を横切るように形成されるため、前記トランジスタのチャネル幅は、溝の深さに比例して増加する。その結果、半導体装置の集積度増加による、狭チャネル効果の問題(特に、セル電流の減少問題)を克服することができる。
【0034】
また、本発明に係るトランジスタは、NAND型/NOR型フラッシュメモリ装置または浮遊ゲート型または電荷トラップ型フラッシュメモリ装置のセルトランジスタとして用いられることができる。特に、NAND型フラッシュメモリの場合、本発明に係るトランジスタのこのような使用は、セル電流の減少を克服できるようにする。その結果、本発明に係るNAND型フラッシュメモリ装置は、改善したセンシングマージン及び耐久性を有することができる。
【0035】
これに加えて、本発明によれば、隣接した2つの浮遊ゲートパターン間の間隔が増加するため、メモリセル間のカップリングによる撹乱(disturbance)を減らすことができる。
【発明を実施するための最良の形態】
【0036】
以下では、本発明の実施形態が詳細に開示される。しかし、ここに開示される特定の構造的及び/または機能的の内容は、単に、本発明の実施形態を説明するための例に過ぎない。しかし、請求項に開示された本発明の技術的の思想は、多様な形式で実現されることができ、したがって、ここで提案された実施形態に限定されるものと解析されてはならない。
【0037】
本明細書において、ある膜が他の膜または基板上にあると言及される場合、それは他の膜または基板上に直接形成されることができるか、またはこれらの間に第3の膜が介在され得るということを意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態において、第1、第2、第3などの用語が多様な領域、膜などを記述するために用いられたが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、単にある所定領域または膜を他の領域または膜と区別させるために用いられただけである。したがって、ある実施形態において第一膜質として言及された膜質が他の実施形態では第2膜質として言及されることもできる。ここに説明され例示される各実施形態は、それの相補的な実施形態も含む。
【0038】
ある構成要素が他の構成要素の“上”、“に接続して”または“に結合されて”と言及される場合、これは前記他の構成要素“上に直接”、“に直接接続して”、または“に直接結合されて”いるか、さらに他の構成要素が介在され得ると解析できる。また、ここで使用されるもののように、“及び/または”の用語は、関連して列挙された項目のいずれか1つ以上または全ての組み合わせを含む。
【0039】
第1、第2、第3などの用語が多様な構成要素、項目、領域、膜及び/または区域を記述するために使用され得るが、これらの構成要素、項目、領域、膜及び/または区域は、このような用語によって限定されてはならない。これらの用語は、単にある構成要素、項目、領域、膜及び/または区域を他の構成要素、項目、領域、膜及び/または区域と区別するために用いられただけである。したがって、以下で言及される第1構成要素、項目、領域、膜及び/または区域は、実施形態に対する開示から逸脱せず、第2構成要素、項目、領域、膜及び/または区域を示すことができる。
【0040】
下、上、下部、上部などのような空間的関係に関する用語は、図面に基づいて、他の構成要素(ら)または特徴(ら)に対した1つの構成要素または特徴の関係を便利に記述するために用いられることができる。前記空間的関係に関する用語は、図面に示された方向に加えて、その用途及び動作のために要求される多様な方向を含むものと解析され得る。
【0041】
図1は、本発明に係るNAND型フラッシュメモリのセルアレイの一部を示す平面図である。図1に示すように、NANDフラッシュメモリは、溝99、素子分離領域120、選択ゲートパターン180S、ワードライン(またはゲートパターン)180W、ビットラインコンタクトコンタクト210、ビットライン220、共通ソースラインCSL及び/または活性領域ACTを含むことができる。
【0042】
図2は、本発明に係るNOR型フラッシュメモリのセルアレイの一部を示す平面図である。図2に示すように、NORフラッシュメモリセルは、溝99、素子分離領域120、ソースラインSL、ワードライン(またはゲートパターン)180W、スペーサパターン135及び/またはトンネル絶縁膜140を含むことができる。本発明の実施形態によれば、前記溝99のそれぞれは、該当活性領域の中央部に形成される。
【0043】
図3Aは、図1のI−I’に沿って切断した工程断面図である。図3Aの浮遊ゲート型NANDフラッシュメモリセルは、溝99、基板100、素子分離領域120、ワードライン(またはゲートパターン)180W、スペーサパターン135及び/またはトンネル絶縁膜140を含むことができる。本発明の実施形態によれば、前記溝99のそれぞれは、該当活性領域の中央部に形成される。
【0044】
前記ワードライン(またはゲートパターン)180Wそれぞれは、浮遊ゲート155、ブロッキング絶縁膜165及び/または制御ゲート175をさらに含むことができる。前記制御ゲート175のそれぞれは、下部制御ゲート171及び/または上部制御ゲート172をさらに含むことができる。
【0045】
本発明の実施形態によれば、前記溝99の底は、活性領域ACTの上部面より低いことができる。本発明の実施形態によれば、前記溝99は、活性領域ACTに沿って形成されることができる。本発明の実施形態によれば、前記トランジスタのチャネル幅は、前記溝99の深さに比例できる。
【0046】
本発明の実施形態によれば、活性領域ACTは、ソース、ドレイン及び前記ソース及びドレイン間に配置されたチャネルを含むことができる。前記ゲートパターン180Wは、浮遊ゲート155、ブロッキング絶縁膜165及び/または制御ゲート175を含むことができる。前記溝99は、ゲートパターン180Wで充たされ得る。
【0047】
本発明の実施形態によれば、前記トンネル絶縁膜140は、前記活性領域ACTと前記ゲートパターン180Wとの間に形成されることができる。前記トンネル絶縁膜140は、シリコン酸化膜、シリコン窒化膜及び(アルミニウム酸化膜及びハフニウム酸化膜などのような)高誘電物質の中から選択される少なくとも1つであり得る。
【0048】
本発明の実施形態によれば、前記スペーサパターン135は、前記パッド酸化膜115上に残存できる。すなわち、前記スペーサパターン135は、前記活性領域ACT及び前記ゲートパターン180W間に介在され得る。前記パッド酸化膜115及び前記スペーサパターン135は、シリコン酸化膜であり得る。
【0049】
本発明の実施形態によれば、前記チャネルの幅は、隣接する素子分離領域120間の直線距離またはそれぞれの活性領域の直線幅より長くない。前記チャネル幅が前記溝の深さにより増加するので、前記チャネルの幅は増加でき、前記狭チャネル効果は減少するか最小化できる。
【0050】
図3Bは、図1のII−II’に沿って切断した工程断面図である。図3Bは、ゲートパターン180Wの代りに、図1の前記選択ゲート180Sに沿って示される断面という点を除くと、図3Bは、図3Aとほぼ同じである。
図3Cは、図1のIII−III’に沿って切断した工程断面図である。図3Cは、前記ビットラインコンタクト210をさらに詳細に示す。
【0051】
図4Aは、本発明の実施形態に係る電荷トラップ型NANDフラッシュメモリの工程断面図である。図4Aに示すように、ゲートパターンは、酸化膜−窒化膜−酸化膜(ONO)145及び制御ゲート187を含むことができる。
図4Bは、本発明の実施形態に係る図4AのS2領域を拡大した図である。図4Bに示すように、前記ONO膜145は、下部ゲート絶縁膜146、電荷トラップ膜147及び上部ゲート絶縁膜148を含むことができる。前記電荷トラップ膜147は、シリコン窒化膜で形成されることができる。
【0052】
上述のように、本発明の実施形態によれば、チャネル領域は、前記活性領域に対してリセスされ得る。本発明の実施形態によれば、前記溝99の底面は、図示のように(例えば、図3A)、活性領域の上部面より低いことができる。前記溝99の底面は、前記溝の最も低い地点(例えば、図3Aに示すように、鈍角で屈曲又は湾曲された部分)と定義され得る。前記活性領域の上部面は、前記基板100、前記パッド酸化膜115または前記スペーサパターン135のうちのいずれか1つの上部面と定義され得る。
【0053】
図4Cは、従来の技術での活性領域の上部面とチャネル幅との間の関係を説明するための図である。図4Dは、本発明の実施形態に係る活性領域の上部面、溝の底面及びチャネル幅間の関係を説明するための図である。図4C及び図4Dに示すように、二つの活性領域の上部面が互いに非常に近い場合でも、これらの間のチャネル幅は、前記溝の深さを制御することによって維持され得る。このような点で、狭チャネル効果及び減少したドレイン電流と関連した問題は減少するか、または最小化され得る。図4E及び図4Fは、本発明の実施形態に係る溝の形状を例示的に示す。さらに具体的に、図4Eは、溝の偏平な底形状を示し、図4Fは、溝の鈍角で屈曲又は湾曲された底形状を示す。本発明の実施形態によれば、前記溝は、図4Dに示すように、前記チャネル幅(チャネルの実質的な長さ)を増加させる深さ(または高さ)及び/または形状を有することができる。
【0054】
図5Aないし図5Mは、本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。図5Aに示すように、マスクパターン110は、半導体基板100上に形成され得る。前記マスクパターン110は、パッド酸化膜111及び/またはマスク窒化膜112を含むことができる。
【0055】
図5Bに示すように、前記基板100は、マスクパターン110をエッチングマスクとして使用してエッチングされ、その結果、前記基板100内にはトレンチ105が形成され得る。
図5Cに示すように、前記トレンチ105は、素子分離領域120を形成する誘電性物質で満たされ得る。前記誘電性物質は、シリコン酸化膜であり得る。
【0056】
図5Dに示すように、前記マスク窒化膜112は、前記パッド酸化膜111の上部面及び前記素子分離領域120の一部(例えば、上部側壁)を露出させるように除去され得る。
図5Eに示すように、スペーサ130が前記素子分離領域120の側壁(例えば、前記露出した上部側壁)上に形成されることができる。以後に形成される溝99の幅は、前記スペーサ130の幅により画定され得る。前記スペーサ130は、絶縁性物質で形成されることができる。例えば、前記スペーサ130は、前記素子分離領域120のような物質で形成されることができる。本発明の実施形態によれば、このような物質は、シリコン酸化膜であり得る。
【0057】
図5Fに示すように、前記露出したパッド酸化膜111及び前記基板100は、前記スペーサ130及び前記素子分離領域120をエッチングマスクとして使用してエッチングされることによって、前記溝99が形成される。本発明の一実施形態によれば、前記溝99は、偏平な形状を有することができる。本発明の他の実施形態によれば、前記溝99は、鈍角で屈曲又は湾曲された形状を有することができる。前記鈍角で屈曲又は湾曲された形状は、湿式エッチングの方法を使用することによって得られることができる。本発明の実施形態によれば、前記溝99は、チャネル幅を増加させる他の形状を有することもできる。
【0058】
図5Gに示すように、トンネル絶縁膜140は、前記溝99内に形成されることができる。本発明の実施形態によれば、前記トンネル絶縁膜140は、シリコン酸化膜、シリコン窒化膜及び(アルミニウム酸化膜及びハフニウム酸化膜などのような)高誘電性物質の中から選択された少なくとも1つであり得る。
本発明の実施形態によれば、浮遊ゲート膜が形成されることができる。図5H〜図5Jは、このような浮遊ゲート膜の形成を示す。
【0059】
図5Hに示すように、前記溝99は、浮遊ゲート膜150で満たされ得る。図5Hに示すように、結果物の上部面を平坦化させる化学的−機械的研磨(CMP)工程が実施され得る。
図5Iに示すように、前記スペーサ130及び前記素子分離領域120の上部領域は、エッチングにより除去され得る。このとき、前記パッド酸化膜115上には、スペーサパターンが残存することもできる。
【0060】
図5Jに示すように、ブロッキング絶縁膜160が図5Iの結果物上に形成されることができる。
本発明の実施形態によれば、電荷トラップ膜が形成されることができる。電荷トラップ膜を形成する場合には、図5H〜図5Jに開示されたステップは省略できる。
【0061】
図5Kに示すように、制御ゲート膜170は、図5Jの結果物上に形成されることができる。
図5Lに示すように、図5Kの構造がパターニングされることにより、ゲート構造体180が形成され得る。前記ゲート構造体180のそれぞれは、多層構造であり得る。前記ゲート構造体180のそれぞれは、浮遊ゲート155、ブロッキング絶縁膜165及び/または制御ゲート175を含むことができる。図5Lに示すように、前記ゲート構造体180の長軸方向は、前記溝99の長軸方向に垂直な方向であり得る。図5Lに示すように、前記活性領域の長軸及び前記溝の長軸は同じ方向であり得る。
【0062】
本発明の実施形態によれば、前記制御ゲート175は、ポリシリコンまたは(ポリシリコン及び金属膜が積層された)多層膜であり得る。
図5Mに示すように、注入されるイオン190により示されたイオン注入工程は、前記ゲート構造体180をイオン注入マスクとして使用して行われることができる。これにより、最終トランジスタのソース及びドレインとして用いられる不純物領域が、前記活性領域ACTに形成されることができる。図5Mに示すように、前記溝99は、前記最終トランジスタの前記ソース、前記チャネル及び前記ドレインに沿って伸びている。
【0063】
上述の本発明の実施形態によれば、前記ゲート構造体は、図5Aないし図5Mに示すように、浮遊ゲート構造であるか、図5Aないし図5G、図5Kないし図5Mに示すように、電荷トラップゲート構造であり得る。本発明の実施形態によれば、前記電荷トラップ膜は、ONO構造であり得る。前記ONO膜は、前記溝のそれぞれ内に、そして前記素子分離領域それぞれの上部に形成される第1酸化膜、前記第1酸化膜上に形成される窒化膜、及び前記窒化膜上に形成される第2酸化膜を含む。
【0064】
本発明の他の実施形態によれば、前記電荷トラップ膜は、前記溝のそれぞれ内に、そして前記素子分離領域それぞれの上部に形成されるトンネル絶縁膜、前記トンネル絶縁膜上に形成される電荷格納膜、前記電荷格納膜上に形成されるブロッキング絶縁膜及び前記ブロッキング絶縁膜上に形成されるゲート電極を含むことができる。このとき、前記ブロッキング絶縁膜は、前記トンネル絶縁膜の第1誘電定数より大きい第2誘電定数を有し、前記ゲート電極は、金属膜を含むことができる。
【0065】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜のうち、少なくとも1つを含むことができる。
前記電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ酸化膜(silicon−rich oxide)、金属酸化窒化膜及び他の金属性酸化膜のうち、少なくとも1つを含むことができる。
【0066】
前記ブロッキング絶縁膜は、メンデレーエフ周期律表のIII族元素またはVB族元素の金属酸化物または金属酸化窒化物を含むことができる。本発明の他の実施形態によれば、前記ブロッキング絶縁膜は、メンデレーエフ周期律表のIV族元素でドーピングされた金属酸化物またはドーピングされた金属窒化物を含むことができる。前記ブロッキング絶縁膜は、HfO2、Al2O3、La2O3、Hf1−XAlXOY、HfXSi1−XO2、Hf−Si−酸化窒化物、ZrO2、ZrXSi1−XO2、Zr−Si−酸化窒化物、及びこれらの組み合わせ物のうち、少なくとも1つを含むことができる。
【0067】
前記ゲート電極の金属膜は、所定の仕事関数(work−function)(例えば、少なくとも4eV)を有することができる。前記金属膜は、チタン、チタン窒化物、タンタル窒化物、タンタル、タングステン、ハフニウム、ニオビウム、モリブデン、ルテニウム二酸化物、モリブデン窒化物、イリジウム、白金、コバルト、クロム、ルテニウム一酸化物、チタンアルミナイド(Ti3Al)、Ti2AlN、パラジウム、タングステン窒化物(WNx)、タングステンシリサイド、ニッケルシリサイド及びこれらの組み合わせ物のうち、少なくとも1つであり得る。
前記電荷トラップ型フラッシュメモリと関連し、本発明の実施形態は、特許文献1に開示された内容を含むことができる。
【図面の簡単な説明】
【0068】
【図1】本発明に係るNAND型フラッシュメモリのセルアレイの一部を示す平面図である。
【図2】本発明に係るNOR型フラッシュメモリのセルアレイの一部を示す平面図である。
【図3A】図1のI−I’に沿って切断した工程断面図である。
【図3B】図1のII−II’に沿って切断した工程断面図である。
【図3C】図1のIII−III’に沿って切断した工程断面図である。
【図4A】本発明の実施形態に係る電荷トラップ型フラッシュメモリの工程断面図である。
【図4B】本発明の実施形態に係る図4AのS2領域を拡大した図である。
【図4C】従来の技術での活性領域の上部面とチャネル幅との間の関係を説明するための図である。
【図4D】本発明の実施形態に係る活性領域の上部面、溝の底面及びチャネル幅との間の関係を説明するための図である。
【図4E】本発明の実施形態に係る溝の偏平な底形状を説明するための図である。
【図4F】本発明の実施形態に係る溝の鈍角で屈曲又は湾曲された底形状を説明するための図である。
【図5A】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5B】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5C】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5D】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5E】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5F】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5G】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5H】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5I】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5J】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5K】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5L】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5M】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【符号の説明】
【0069】
99 溝
120 素子分離領域
135 スペーサーパターン
140 トンネル絶縁膜
155 浮遊ゲート
170 制御ゲート膜
175 制御ゲート
180W ワードライン(またはゲートパターン)
210 ビットラインコンタクト
220 ビットライン
【技術分野】
【0001】
本発明は、データ格納装置に関し、さらに具体的には、不揮発性の電気的に消去可能な半導体メモリ装置(例えば、フラッシュメモリ)及びその製造方法に関する。
【背景技術】
【0002】
不揮発性メモリは、電力が供給されない場合にもそのメモリセルに格納された情報を維持する。例えば、このような不揮発性メモリには、マスクROM(mask ROM)、EPROM及びEEPROMなどがある。
不揮発性メモリは、パソコン、個人用デジタル補助装置(PDAs)、セルラーフォン、デジタルカメラ、デジタルビデオカメラ、ビデオゲーム機及びメモリカードなどのような多様な電子装置において幅広く用いられている。
【0003】
このようなメモリカードは、マルチメディアカード(MMC)、SDカード、コンパクトフラッシュ(登録商標)カード、メモリスティック、スマートメディアカード及びエクストリームデジタルピクチャーカード(xD picture cards)などに分類され得る。
このような不揮発性カードのうち、フラッシュメモリが広く用いられている。フラッシュメモリは、セルとビットラインとの間の接続構造に応じて、NOR及びNAND型に区分されることができる。読み出し速度が速く、書き込み速度が遅いため、NOR型フラッシュメモリは、主にコードメモリ(code memory)として用いられる。一方、書き込み速度が速く、単位面積当りの製造価格が低いため、NAND型フラッシュメモリは、大容量格納装置(mass storage device)として主に用いられる。
【0004】
NOR型フラッシュメモリは、パソコンでのバイアス/ネットワーキング、ルータ(router)、ハブ(hub)または通信用スイッチに用いられることができる。NOR型フラッシュメモリは、またセルラーフォン、個人用デジタル補助装置(PDAs)、POSまたはPCAのコードまたはデータを格納する用途として用いられることができる。
【0005】
NAND型フラッシュメモリは、携帯用コンピュータ、スチル(still)または動画(moving)デジタルカメラ、CD品質水準の音声及びオーディオ記録機(near−CD quality voice and audio recorders)及び固状ディスク(solid−state disks)として用いられることができる。
【0006】
NOR型フラッシュメモリは、ホットキャリア注入によってプログラムされることができ、NAND型フラッシュメモリは、FN(Fowler−Nordheim)トンネリングを介してプログラムされることができる。
消費者用電子製品での進歩は、高密度メモリ装置に対する需要を増大させている。このような需要に応じて、装置製造者は、ゲート構造の大きさを減らすか、隣接するゲート構造間の間隔を減らすか、最小化しようとする努力をしている。
【0007】
トランジスタのチャネル長さの減少によって、チャネル領域での電界または電位がソース及びドレインに及ぼす影響が増加され得る。このような現象は、短チャネル効果(short channel effect)と呼ばれる。これに関して、パンチスルー(Punch Through)及びドレイン誘導バリア減少(drain induced barrier lowering;DIBL)のような他の問題が発生する恐れがある。
【0008】
また、トランジスタの活性領域の大きさの減少とともに、チャネル幅が減少するに伴い、閾値電圧が増加され得る。このような現象は、狭チャネル効果(narrow width effect)と呼ばれる。これに関して、ドレイン電流の減少のような他の問題が発生する恐れがある。
【0009】
セル電流の減少は、セルの耐久性(endurance)に否定的な効果を引き起こすことができる。セルを繰り返して、プログラム及び消去する場合、トンネル酸化膜に捕獲(capture)される電子の数が増加する恐れがある。このようなトンネル酸化膜に捕獲される電子の数が増加するに伴い、閾値電圧が増加してしまい、セル電流が減少する恐れがある。
【特許文献1】米国特許出願公開第2004/0169238号明細書
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は、上述の問題を解決するためになされたもので、その目的は、狭チャネル効果を克服できる半導体トランジスタを提供することにある。
また、本発明の他の目的は、セル電流の減少を克服できるメモリセルトランジスタを備えるフラッシュメモリ装置を提供することにある。
【0011】
本発明のさらに他の目的は、狭チャネル効果を克服できるトランジスタを備える半導体装置の製造方法を提供することにある。
本発明のさらに他の目的は、セル電流の減少を克服できるメモリセルトランジスタを備えるフラッシュメモリ装置の製造方法を提供することにある。
【0012】
本発明のさらに他の目的は、メモリセル間のカップリングによる撹乱(disturbance)を減少させることができるフラッシュメモリ装置を提供することにある。
本発明のさらに他の目的は、メモリセル間のカップリングによる撹乱を減少させることができるフラッシュメモリ装置の製造方法を提供することにある。
【課題を解決するための手段】
【0013】
上記の目的を達成するために、本発明は、リセスされたチャネル領域を有する半導体装置を提供する。この半導体装置は、溝(groove)の形成された活性領域を含む半導体基板と、前記活性領域を横切りつつ前記溝の一部を満たすゲートパターンと、前記ゲートパターンと前記活性領域との間に介在されたゲート絶縁膜と、を含む。このとき、前記溝は、その周辺の活性領域の上部面より低い底面を有し、前記ゲートパターンを横切るように形成される。
【0014】
本発明の一実施形態によれば、前記活性領域は、1対のソース/ドレイン領域と、前記ソース/ドレイン領域の間に配置されるチャネル領域と、を含むことができる。このとき、前記ゲートパターンは、前記チャネル領域で前記溝を満たすことができる。これに加えて、前記ソース/ドレイン領域には、前記チャネル領域と異なる導電型を有するソース/ドレイン電極がさらに形成されることができる。
【0015】
本発明の一実施形態によれば、前記半導体基板の所定領域に配置されて、前記活性領域を限定する素子分離膜パターンをさらに含むことができる。前記溝は、前記素子分離膜パターンによって限定される前記活性領域の中央に形成されることができる。
本発明の一実施形態によれば、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及び高誘電膜のうちで選択された少なくとも1つで形成されることができる。
【0016】
本発明の一実施形態によれば、前記ゲート絶縁膜は、前記活性領域から伸びて前記ゲートパターンの下部面を覆うことができる。
本発明の一実施形態によれば、前記溝の下部の角領域は鈍角を有し、前記ゲート絶縁膜は、前記溝の内壁を均一な厚さに覆うことができる。
【0017】
本発明の一実施形態によれば、前記溝周辺の活性領域と前記ゲートパターンとの間に介在されるパッド絶縁膜及びスペーサパターンをさらに含むことができる。このとき、前記パッド絶縁膜及び前記スペーサパターンは、シリコン酸化膜で形成されることができる。
本発明の一実施形態によれば、前記ゲートパターンは、前記チャネル領域で前記ゲート絶縁膜が形成された前記溝を満たす浮遊ゲート電極と、前記浮遊ゲート電極上に配置される制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に配置されるゲート層間絶縁膜パターンと、を含むことができる。このとき、前記浮遊ゲート電極の厚さは、前記溝の深さより大きいことができる。
【0018】
本発明の一実施形態によれば、前記ゲートパターンは、前記溝の両端を露出させるように形成されることができる。
前記他の技術的課題を達成するために、本発明は、リセスされたチャネル領域を有する半導体装置の製造方法を提供する。この方法は、半導体基板の所定領域に配置されて活性領域を画定する素子分離膜パターンを形成し、前記活性領域をパターニングして前記活性領域の上部面より低い底面を有する溝を形成し、前記溝の内壁を覆うゲート絶縁膜を形成した後、前記ゲート絶縁膜が形成された前記溝を満たしつつ前記活性領域を横切るゲートパターンを形成するステップを含む。このとき、前記溝は、記素子分離膜パターンに平行な方向に形成される。
【0019】
本発明の一実施形態によれば、前記素子分離膜パターンを形成するステップは、前記活性領域の上部に配置され、順に積層されたパッド絶縁膜及びマスク窒化膜を含むマスクパターンを形成するステップと、前記マスクパターンをエッチングマスクとして使用して前記半導体基板をエッチングすることによって、前記活性領域を画定する素子分離トレンチを形成するステップと、前記素子分離トレンチ及び前記マスクパターンにより取り囲まれるギャップ領域を満たす素子分離膜を形成するステップと、前記マスクパターンが露出するまで前記素子分離膜をエッチングするステップと、前記マスク窒化膜を除去して、前記パッド絶縁膜の上部面及び前記素子分離膜パターンの上部側壁を露出させるステップと、を含むことができる。
【0020】
本発明の一実施形態によれば、前記溝を形成するステップは、前記素子分離膜パターンの上部側壁を鋳型として利用して、前記活性領域のエッジにスペーサを形成するステップと、前記スペーサをエッチングマスクとして使用して前記活性領域の中央部をエッチングすることによって、前記溝を前記素子分離膜パターンに平行に形成するステップと、を含むことができる。
【0021】
本発明の一実施形態によれば、前記溝を形成するステップは、前記溝の側壁と底面とが会う角領域が鈍角を形成するように、前記活性領域をエッチングするステップを含むことができる。
本発明の一実施形態によれば、前記ゲート絶縁膜を形成するステップは、前記溝が形成された結果物上に、蒸着技術を使用してシリコン酸化膜、シリコン窒化膜及び高誘電膜のうち、少なくとも1つを形成するステップを含むことができる。
【0022】
本発明の一実施形態によれば、前記ゲート絶縁膜を形成するステップは、前記溝が形成された結果物を熱酸化させることによって、前記溝の露出した内壁にシリコン酸化膜を形成するステップを含むことができる。
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、前記素子分離膜パターンの上部に配置され、前記溝を満たすゲート膜を形成するステップと、前記ゲート膜をパターニングして、前記活性領域を横切るゲートパターンを形成するステップと、を含むことができる。このとき、前記ゲート膜は、多結晶シリコン膜、金属シリサイド膜及び金属膜のうち、少なくとも1つを含むことができる。
【0023】
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、前記ゲート絶縁膜が形成された溝及び前記スペーサ間のギャップ領域を満たす浮遊ゲートパターンを形成するステップと、前記浮遊ゲートパターンが形成された結果物の全面を覆うゲート層間絶縁膜及び制御ゲート膜を順に形成するステップと、を含むことができる。以後、前記制御ゲート膜、前記ゲート層間絶縁膜及び前記浮遊ゲートパターンをパターニングして、前記活性領域を横切りながら前記溝を満たす浮遊ゲート電極及び前記浮遊ゲート電極の上部に順に配置されるゲート層間絶縁膜パターン及び制御ゲート電極を形成する。
【0024】
本発明の一実施形態によれば、前記ゲート層間絶縁膜及び制御ゲート膜を形成する前に、前記浮遊ゲートパターン間に介在された前記スペーサ及び前記素子分離膜パターンを所定の深さにエッチングするステップをさらに含むことができる。
本発明の一実施形態によれば、前記ゲートパターンを形成した後、前記ゲートパターンをマスクとして使用するイオン注入工程を行って、前記ゲートパターン間の活性領域に不純物領域を形成するステップと、前記不純物領域のうち、少なくとも1つに接続する配線構造体を形成するステップと、をさらに含むことができる。
【0025】
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、互いに平行したストリング選択ライン及び接地選択ライン、そして前記ストリング選択ラインと前記接地選択ラインとの間に配置される複数のワードラインを形成するステップを含むことができる。また、前記配線構造体を形成するステップは、前記接地選択ラインの一側に配置されて、前記不純物領域を前記ワードラインに平行した方向に接続させる共通ソースラインを形成するステップと、前記ストリング選択ラインの一側の不純物領域それぞれに接続しつつ前記ワードラインを横切る方向に配置されるビットラインを形成するステップと、を含むことができる。
【0026】
本発明の一実施形態によれば、前記ワードラインを形成するステップは、前記活性領域を横切りながら前記溝を満たす浮遊ゲート電極及び前記浮遊ゲート電極の上部に順に配置されるゲート層間絶縁膜パターン及び制御ゲート電極を形成するステップを含むことができる。また、前記ストリング選択ライン及び接地選択ラインを形成するステップは、前記溝を満たす浮遊ゲート電極及び前記浮遊ゲート電極に電気的に接続した制御ゲート電極を形成するステップを含むことができる。
【0027】
本発明の一実施形態によれば、前記ゲートパターンを形成するステップは、互いに平行した複数のワードラインを形成するステップを含むことができる。また、前記配線構造体を形成するステップは、前記不純物領域の一部を前記ワードラインに平行した方向に接続させるソースラインを形成するステップと、前記ワードラインを横切る方向に配置されて、前記ソースラインに接続しない不純物領域を電気的に接続させるビットラインを形成するステップと、を含むことができる。
【0028】
前記他の技術的課題を達成するために、本発明は、リセスされたチャネル領域を有するNAND型フラッシュメモリ装置を提供する。この装置は、溝の形成された活性領域を含む半導体基板を含む。前記半導体基板上には、ストリング選択ライン、接地選択ライン及び前記ストリング選択ラインと前記接地選択ラインとの間に配置される複数のワードラインを含むゲートパターンが配置され、前記ゲートパターン間の活性領域には、不純物領域が形成される。前記ゲートパターンと前記活性領域との間には、ゲート絶縁膜が介在される。このとき、前記ゲートパターンは、前記ゲート絶縁膜が形成された前記溝を満たしながら前記活性領域を横切るように形成される。
【0029】
本発明の一実施形態によれば、前記溝は、その周辺の活性領域の上部面より低い底面を有し、前記ゲートパターンを横切るように形成されることができる。
本発明の一実施形態によれば、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中から選択された少なくとも1つで形成されることができる。
【0030】
本発明の一実施形態によれば、前記ゲート絶縁膜は、前記活性領域から伸びて前記ゲートパターンの下部面を覆うことができる。
本発明の一実施形態によれば、前記ワードラインは、前記溝の所定領域を満たす浮遊ゲート電極と、前記浮遊ゲート電極上に配置される制御ゲート電極と、前記浮遊ゲート電極と前記制御ゲート電極との間に配置されるゲート層間絶縁膜パターンと、を含むことができる。このとき、前記浮遊ゲート電極の厚さは、前記溝の深さより大きいことができる。
【0031】
本発明の一実施形態によれば、前記接地選択ラインの一側に配置されて、前記不純物領域を前記ワードラインに平行した方向に接続させる共通ソースラインと、前記ストリング選択ラインの一側の不純物領域それぞれに接続しつつ前記ワードラインを横切る方向に配置されるビットラインと、をさらに含むことができる。
【0032】
前記他の技術的課題を達成するために、本発明は、リセスされたチャネル領域を有するNOR型フラッシュメモリ装置を提供する。この装置は、溝の形成された活性領域を含む半導体基板と、前記活性領域を横切りながらその下部の前記溝を満たすワードラインと、前記ワードライン間の活性領域に形成される不純物領域と、前記ワードラインと前記活性領域との間に介在されるゲート絶縁膜と、前記不純物領域の一部を前記ワードラインに平行した方向に接続させるソースラインと、前記ワードラインを横切って配置されて、前記ソースラインに接続しない不純物領域を電気的に接続させるビットラインと、を含む。このとき、前記溝は、その周辺の活性領域の上部面より低い底面を有し、前記ワードラインを横切るように形成される。
本発明の一実施形態によれば、前記ゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜及び高誘電膜の中から選択された少なくとも1つで形成されることができる。
【発明の効果】
【0033】
本発明は、リセスされたチャネル領域(すなわち、溝)を有するトランジスタ構造体を提供する。このとき、前記溝は、ゲート電極を横切るように形成されるため、前記トランジスタのチャネル幅は、溝の深さに比例して増加する。その結果、半導体装置の集積度増加による、狭チャネル効果の問題(特に、セル電流の減少問題)を克服することができる。
【0034】
また、本発明に係るトランジスタは、NAND型/NOR型フラッシュメモリ装置または浮遊ゲート型または電荷トラップ型フラッシュメモリ装置のセルトランジスタとして用いられることができる。特に、NAND型フラッシュメモリの場合、本発明に係るトランジスタのこのような使用は、セル電流の減少を克服できるようにする。その結果、本発明に係るNAND型フラッシュメモリ装置は、改善したセンシングマージン及び耐久性を有することができる。
【0035】
これに加えて、本発明によれば、隣接した2つの浮遊ゲートパターン間の間隔が増加するため、メモリセル間のカップリングによる撹乱(disturbance)を減らすことができる。
【発明を実施するための最良の形態】
【0036】
以下では、本発明の実施形態が詳細に開示される。しかし、ここに開示される特定の構造的及び/または機能的の内容は、単に、本発明の実施形態を説明するための例に過ぎない。しかし、請求項に開示された本発明の技術的の思想は、多様な形式で実現されることができ、したがって、ここで提案された実施形態に限定されるものと解析されてはならない。
【0037】
本明細書において、ある膜が他の膜または基板上にあると言及される場合、それは他の膜または基板上に直接形成されることができるか、またはこれらの間に第3の膜が介在され得るということを意味する。また、図面において、膜及び領域の厚さは、技術的内容の効果的な説明のために誇張されたものである。また、本明細書の多様な実施形態において、第1、第2、第3などの用語が多様な領域、膜などを記述するために用いられたが、これらの領域、膜がこのような用語によって限定されてはならない。これらの用語は、単にある所定領域または膜を他の領域または膜と区別させるために用いられただけである。したがって、ある実施形態において第一膜質として言及された膜質が他の実施形態では第2膜質として言及されることもできる。ここに説明され例示される各実施形態は、それの相補的な実施形態も含む。
【0038】
ある構成要素が他の構成要素の“上”、“に接続して”または“に結合されて”と言及される場合、これは前記他の構成要素“上に直接”、“に直接接続して”、または“に直接結合されて”いるか、さらに他の構成要素が介在され得ると解析できる。また、ここで使用されるもののように、“及び/または”の用語は、関連して列挙された項目のいずれか1つ以上または全ての組み合わせを含む。
【0039】
第1、第2、第3などの用語が多様な構成要素、項目、領域、膜及び/または区域を記述するために使用され得るが、これらの構成要素、項目、領域、膜及び/または区域は、このような用語によって限定されてはならない。これらの用語は、単にある構成要素、項目、領域、膜及び/または区域を他の構成要素、項目、領域、膜及び/または区域と区別するために用いられただけである。したがって、以下で言及される第1構成要素、項目、領域、膜及び/または区域は、実施形態に対する開示から逸脱せず、第2構成要素、項目、領域、膜及び/または区域を示すことができる。
【0040】
下、上、下部、上部などのような空間的関係に関する用語は、図面に基づいて、他の構成要素(ら)または特徴(ら)に対した1つの構成要素または特徴の関係を便利に記述するために用いられることができる。前記空間的関係に関する用語は、図面に示された方向に加えて、その用途及び動作のために要求される多様な方向を含むものと解析され得る。
【0041】
図1は、本発明に係るNAND型フラッシュメモリのセルアレイの一部を示す平面図である。図1に示すように、NANDフラッシュメモリは、溝99、素子分離領域120、選択ゲートパターン180S、ワードライン(またはゲートパターン)180W、ビットラインコンタクトコンタクト210、ビットライン220、共通ソースラインCSL及び/または活性領域ACTを含むことができる。
【0042】
図2は、本発明に係るNOR型フラッシュメモリのセルアレイの一部を示す平面図である。図2に示すように、NORフラッシュメモリセルは、溝99、素子分離領域120、ソースラインSL、ワードライン(またはゲートパターン)180W、スペーサパターン135及び/またはトンネル絶縁膜140を含むことができる。本発明の実施形態によれば、前記溝99のそれぞれは、該当活性領域の中央部に形成される。
【0043】
図3Aは、図1のI−I’に沿って切断した工程断面図である。図3Aの浮遊ゲート型NANDフラッシュメモリセルは、溝99、基板100、素子分離領域120、ワードライン(またはゲートパターン)180W、スペーサパターン135及び/またはトンネル絶縁膜140を含むことができる。本発明の実施形態によれば、前記溝99のそれぞれは、該当活性領域の中央部に形成される。
【0044】
前記ワードライン(またはゲートパターン)180Wそれぞれは、浮遊ゲート155、ブロッキング絶縁膜165及び/または制御ゲート175をさらに含むことができる。前記制御ゲート175のそれぞれは、下部制御ゲート171及び/または上部制御ゲート172をさらに含むことができる。
【0045】
本発明の実施形態によれば、前記溝99の底は、活性領域ACTの上部面より低いことができる。本発明の実施形態によれば、前記溝99は、活性領域ACTに沿って形成されることができる。本発明の実施形態によれば、前記トランジスタのチャネル幅は、前記溝99の深さに比例できる。
【0046】
本発明の実施形態によれば、活性領域ACTは、ソース、ドレイン及び前記ソース及びドレイン間に配置されたチャネルを含むことができる。前記ゲートパターン180Wは、浮遊ゲート155、ブロッキング絶縁膜165及び/または制御ゲート175を含むことができる。前記溝99は、ゲートパターン180Wで充たされ得る。
【0047】
本発明の実施形態によれば、前記トンネル絶縁膜140は、前記活性領域ACTと前記ゲートパターン180Wとの間に形成されることができる。前記トンネル絶縁膜140は、シリコン酸化膜、シリコン窒化膜及び(アルミニウム酸化膜及びハフニウム酸化膜などのような)高誘電物質の中から選択される少なくとも1つであり得る。
【0048】
本発明の実施形態によれば、前記スペーサパターン135は、前記パッド酸化膜115上に残存できる。すなわち、前記スペーサパターン135は、前記活性領域ACT及び前記ゲートパターン180W間に介在され得る。前記パッド酸化膜115及び前記スペーサパターン135は、シリコン酸化膜であり得る。
【0049】
本発明の実施形態によれば、前記チャネルの幅は、隣接する素子分離領域120間の直線距離またはそれぞれの活性領域の直線幅より長くない。前記チャネル幅が前記溝の深さにより増加するので、前記チャネルの幅は増加でき、前記狭チャネル効果は減少するか最小化できる。
【0050】
図3Bは、図1のII−II’に沿って切断した工程断面図である。図3Bは、ゲートパターン180Wの代りに、図1の前記選択ゲート180Sに沿って示される断面という点を除くと、図3Bは、図3Aとほぼ同じである。
図3Cは、図1のIII−III’に沿って切断した工程断面図である。図3Cは、前記ビットラインコンタクト210をさらに詳細に示す。
【0051】
図4Aは、本発明の実施形態に係る電荷トラップ型NANDフラッシュメモリの工程断面図である。図4Aに示すように、ゲートパターンは、酸化膜−窒化膜−酸化膜(ONO)145及び制御ゲート187を含むことができる。
図4Bは、本発明の実施形態に係る図4AのS2領域を拡大した図である。図4Bに示すように、前記ONO膜145は、下部ゲート絶縁膜146、電荷トラップ膜147及び上部ゲート絶縁膜148を含むことができる。前記電荷トラップ膜147は、シリコン窒化膜で形成されることができる。
【0052】
上述のように、本発明の実施形態によれば、チャネル領域は、前記活性領域に対してリセスされ得る。本発明の実施形態によれば、前記溝99の底面は、図示のように(例えば、図3A)、活性領域の上部面より低いことができる。前記溝99の底面は、前記溝の最も低い地点(例えば、図3Aに示すように、鈍角で屈曲又は湾曲された部分)と定義され得る。前記活性領域の上部面は、前記基板100、前記パッド酸化膜115または前記スペーサパターン135のうちのいずれか1つの上部面と定義され得る。
【0053】
図4Cは、従来の技術での活性領域の上部面とチャネル幅との間の関係を説明するための図である。図4Dは、本発明の実施形態に係る活性領域の上部面、溝の底面及びチャネル幅間の関係を説明するための図である。図4C及び図4Dに示すように、二つの活性領域の上部面が互いに非常に近い場合でも、これらの間のチャネル幅は、前記溝の深さを制御することによって維持され得る。このような点で、狭チャネル効果及び減少したドレイン電流と関連した問題は減少するか、または最小化され得る。図4E及び図4Fは、本発明の実施形態に係る溝の形状を例示的に示す。さらに具体的に、図4Eは、溝の偏平な底形状を示し、図4Fは、溝の鈍角で屈曲又は湾曲された底形状を示す。本発明の実施形態によれば、前記溝は、図4Dに示すように、前記チャネル幅(チャネルの実質的な長さ)を増加させる深さ(または高さ)及び/または形状を有することができる。
【0054】
図5Aないし図5Mは、本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。図5Aに示すように、マスクパターン110は、半導体基板100上に形成され得る。前記マスクパターン110は、パッド酸化膜111及び/またはマスク窒化膜112を含むことができる。
【0055】
図5Bに示すように、前記基板100は、マスクパターン110をエッチングマスクとして使用してエッチングされ、その結果、前記基板100内にはトレンチ105が形成され得る。
図5Cに示すように、前記トレンチ105は、素子分離領域120を形成する誘電性物質で満たされ得る。前記誘電性物質は、シリコン酸化膜であり得る。
【0056】
図5Dに示すように、前記マスク窒化膜112は、前記パッド酸化膜111の上部面及び前記素子分離領域120の一部(例えば、上部側壁)を露出させるように除去され得る。
図5Eに示すように、スペーサ130が前記素子分離領域120の側壁(例えば、前記露出した上部側壁)上に形成されることができる。以後に形成される溝99の幅は、前記スペーサ130の幅により画定され得る。前記スペーサ130は、絶縁性物質で形成されることができる。例えば、前記スペーサ130は、前記素子分離領域120のような物質で形成されることができる。本発明の実施形態によれば、このような物質は、シリコン酸化膜であり得る。
【0057】
図5Fに示すように、前記露出したパッド酸化膜111及び前記基板100は、前記スペーサ130及び前記素子分離領域120をエッチングマスクとして使用してエッチングされることによって、前記溝99が形成される。本発明の一実施形態によれば、前記溝99は、偏平な形状を有することができる。本発明の他の実施形態によれば、前記溝99は、鈍角で屈曲又は湾曲された形状を有することができる。前記鈍角で屈曲又は湾曲された形状は、湿式エッチングの方法を使用することによって得られることができる。本発明の実施形態によれば、前記溝99は、チャネル幅を増加させる他の形状を有することもできる。
【0058】
図5Gに示すように、トンネル絶縁膜140は、前記溝99内に形成されることができる。本発明の実施形態によれば、前記トンネル絶縁膜140は、シリコン酸化膜、シリコン窒化膜及び(アルミニウム酸化膜及びハフニウム酸化膜などのような)高誘電性物質の中から選択された少なくとも1つであり得る。
本発明の実施形態によれば、浮遊ゲート膜が形成されることができる。図5H〜図5Jは、このような浮遊ゲート膜の形成を示す。
【0059】
図5Hに示すように、前記溝99は、浮遊ゲート膜150で満たされ得る。図5Hに示すように、結果物の上部面を平坦化させる化学的−機械的研磨(CMP)工程が実施され得る。
図5Iに示すように、前記スペーサ130及び前記素子分離領域120の上部領域は、エッチングにより除去され得る。このとき、前記パッド酸化膜115上には、スペーサパターンが残存することもできる。
【0060】
図5Jに示すように、ブロッキング絶縁膜160が図5Iの結果物上に形成されることができる。
本発明の実施形態によれば、電荷トラップ膜が形成されることができる。電荷トラップ膜を形成する場合には、図5H〜図5Jに開示されたステップは省略できる。
【0061】
図5Kに示すように、制御ゲート膜170は、図5Jの結果物上に形成されることができる。
図5Lに示すように、図5Kの構造がパターニングされることにより、ゲート構造体180が形成され得る。前記ゲート構造体180のそれぞれは、多層構造であり得る。前記ゲート構造体180のそれぞれは、浮遊ゲート155、ブロッキング絶縁膜165及び/または制御ゲート175を含むことができる。図5Lに示すように、前記ゲート構造体180の長軸方向は、前記溝99の長軸方向に垂直な方向であり得る。図5Lに示すように、前記活性領域の長軸及び前記溝の長軸は同じ方向であり得る。
【0062】
本発明の実施形態によれば、前記制御ゲート175は、ポリシリコンまたは(ポリシリコン及び金属膜が積層された)多層膜であり得る。
図5Mに示すように、注入されるイオン190により示されたイオン注入工程は、前記ゲート構造体180をイオン注入マスクとして使用して行われることができる。これにより、最終トランジスタのソース及びドレインとして用いられる不純物領域が、前記活性領域ACTに形成されることができる。図5Mに示すように、前記溝99は、前記最終トランジスタの前記ソース、前記チャネル及び前記ドレインに沿って伸びている。
【0063】
上述の本発明の実施形態によれば、前記ゲート構造体は、図5Aないし図5Mに示すように、浮遊ゲート構造であるか、図5Aないし図5G、図5Kないし図5Mに示すように、電荷トラップゲート構造であり得る。本発明の実施形態によれば、前記電荷トラップ膜は、ONO構造であり得る。前記ONO膜は、前記溝のそれぞれ内に、そして前記素子分離領域それぞれの上部に形成される第1酸化膜、前記第1酸化膜上に形成される窒化膜、及び前記窒化膜上に形成される第2酸化膜を含む。
【0064】
本発明の他の実施形態によれば、前記電荷トラップ膜は、前記溝のそれぞれ内に、そして前記素子分離領域それぞれの上部に形成されるトンネル絶縁膜、前記トンネル絶縁膜上に形成される電荷格納膜、前記電荷格納膜上に形成されるブロッキング絶縁膜及び前記ブロッキング絶縁膜上に形成されるゲート電極を含むことができる。このとき、前記ブロッキング絶縁膜は、前記トンネル絶縁膜の第1誘電定数より大きい第2誘電定数を有し、前記ゲート電極は、金属膜を含むことができる。
【0065】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜のうち、少なくとも1つを含むことができる。
前記電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ酸化膜(silicon−rich oxide)、金属酸化窒化膜及び他の金属性酸化膜のうち、少なくとも1つを含むことができる。
【0066】
前記ブロッキング絶縁膜は、メンデレーエフ周期律表のIII族元素またはVB族元素の金属酸化物または金属酸化窒化物を含むことができる。本発明の他の実施形態によれば、前記ブロッキング絶縁膜は、メンデレーエフ周期律表のIV族元素でドーピングされた金属酸化物またはドーピングされた金属窒化物を含むことができる。前記ブロッキング絶縁膜は、HfO2、Al2O3、La2O3、Hf1−XAlXOY、HfXSi1−XO2、Hf−Si−酸化窒化物、ZrO2、ZrXSi1−XO2、Zr−Si−酸化窒化物、及びこれらの組み合わせ物のうち、少なくとも1つを含むことができる。
【0067】
前記ゲート電極の金属膜は、所定の仕事関数(work−function)(例えば、少なくとも4eV)を有することができる。前記金属膜は、チタン、チタン窒化物、タンタル窒化物、タンタル、タングステン、ハフニウム、ニオビウム、モリブデン、ルテニウム二酸化物、モリブデン窒化物、イリジウム、白金、コバルト、クロム、ルテニウム一酸化物、チタンアルミナイド(Ti3Al)、Ti2AlN、パラジウム、タングステン窒化物(WNx)、タングステンシリサイド、ニッケルシリサイド及びこれらの組み合わせ物のうち、少なくとも1つであり得る。
前記電荷トラップ型フラッシュメモリと関連し、本発明の実施形態は、特許文献1に開示された内容を含むことができる。
【図面の簡単な説明】
【0068】
【図1】本発明に係るNAND型フラッシュメモリのセルアレイの一部を示す平面図である。
【図2】本発明に係るNOR型フラッシュメモリのセルアレイの一部を示す平面図である。
【図3A】図1のI−I’に沿って切断した工程断面図である。
【図3B】図1のII−II’に沿って切断した工程断面図である。
【図3C】図1のIII−III’に沿って切断した工程断面図である。
【図4A】本発明の実施形態に係る電荷トラップ型フラッシュメモリの工程断面図である。
【図4B】本発明の実施形態に係る図4AのS2領域を拡大した図である。
【図4C】従来の技術での活性領域の上部面とチャネル幅との間の関係を説明するための図である。
【図4D】本発明の実施形態に係る活性領域の上部面、溝の底面及びチャネル幅との間の関係を説明するための図である。
【図4E】本発明の実施形態に係る溝の偏平な底形状を説明するための図である。
【図4F】本発明の実施形態に係る溝の鈍角で屈曲又は湾曲された底形状を説明するための図である。
【図5A】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5B】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5C】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5D】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5E】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5F】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5G】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5H】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5I】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5J】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5K】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5L】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【図5M】本発明の実施形態に係るメモリセルの製造工程を説明するための斜視図である。
【符号の説明】
【0069】
99 溝
120 素子分離領域
135 スペーサーパターン
140 トンネル絶縁膜
155 浮遊ゲート
170 制御ゲート膜
175 制御ゲート
180W ワードライン(またはゲートパターン)
210 ビットラインコンタクト
220 ビットライン
【特許請求の範囲】
【請求項1】
複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を含み、前記活性領域のそれぞれは溝を含み、前記溝の底面は、前記活性領域の上部面より低い基板と、
前記複数の溝上に形成されるゲート構造体とを含み、
前記複数の溝の長軸方向は、前記ゲート構造体の長軸方向に垂直であることを特徴とする半導体装置。
【請求項2】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート構造体は、浮遊ゲート構造体を含むことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記浮遊ゲート構造体は、
前記複数の溝のそれぞれに形成されるトンネル絶縁膜と、
前記複数の溝のそれぞれにおいて前記トンネル絶縁膜上に形成される浮遊ゲートと、
前記浮遊ゲート上に形成されるブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成される制御ゲートと、を含むことを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記浮遊ゲート構造体は、前記浮遊ゲート及び前記素子分離領域の間に形成されるスペーサ及びパッド酸化膜をさらに含む請求項4に記載の半導体装置。
【請求項6】
前記制御ゲートは、多層膜であることを特徴とする請求項4に記載の半導体装置。
【請求項7】
前記制御ゲートは、ポリシリコン膜または順に積層されたポリシリコン膜及び金属膜であることを特徴とする請求項4に記載の半導体装置。
【請求項8】
前記スペーサ及び前記パッド酸化膜は、シリコン酸化膜で形成されることを特徴とする請求項5に記載の半導体装置。
【請求項9】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜及びハフニウム酸化膜を含むグループのうちで選択されたいずれか1つの物質で形成されることを特徴とする請求項4に記載の半導体装置。
【請求項10】
前記ゲート構造体は、電荷トラップゲート構造体を含むことを特徴とする請求項1に記載の半導体装置。
【請求項11】
前記電荷トラップゲート構造体は、
前記複数の溝、そして前記複数の素子分離領域上に形成されるONO膜と、
前記ONO膜上に形成される制御ゲートと、を含むことを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記ONO膜は、
前記複数の溝、そして前記複数の素子分離領域上に形成される第1酸化膜と、
前記第1酸化膜上に形成される窒化膜と、
前記窒化膜上に形成される第2酸化膜と、を含むことを特徴とする請求項11に記載の半導体装置。
【請求項13】
前記電荷トラップゲート構造体は、
前記複数の溝、そして前記複数の素子分離領域上に形成されるトンネル絶縁膜と、
前記トンネル絶縁膜上に形成される電荷格納膜と、
前記電荷格納膜上に形成され、前記トンネル絶縁膜より大きい誘電定数を有するブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成され、金属膜を含むゲート電極と、を含む請求項10に記載の半導体装置。
【請求項14】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜のうちの少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ酸化膜、金属酸化窒化膜及び金属性酸化膜のうちの少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項16】
前記ブロッキング絶縁膜は、IV族元素でドーピングされた金属酸化膜を含むことを特徴とする請求項13に記載の半導体装置。
【請求項17】
前記ブロッキング絶縁膜は、HfO2、Al2O3、La2O3、Hf1−XAlXOY、HfXSi1−XO2、Hf−Si−酸化窒化物、ZrO2、ZrXSi1−XO2、Zr−Si−酸化窒化物のうちで選択された少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項18】
前記ゲート電極は、少なくとも4eVの仕事関数を有する金属膜を含むことを特徴とする請求項13に記載の半導体装置。
【請求項19】
前記金属膜は、チタン、チタン窒化物、タンタル窒化物、タンタル、タングステン、ハフニウム、ニオビウム、モリブデン、ルテニウム二酸化物、モリブデン窒化物、イリジウム、白金、コバルト、クロム、ルテニウム一酸化物、チタンアルミナイド(Ti3Al)、Ti2AlN、パラジウム、タングステン窒化物(WNx)、タングステンシリサイド、ニッケルシリサイド及びこれらの組み合わせ物のうち、少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項20】
前記複数の溝のそれぞれの底部の形状は、その角部が側壁に対して鈍角で屈曲又は湾曲された形状を有することを特徴とする請求項1に記載の半導体装置。
【請求項21】
前記溝のそれぞれは、前記活性領域の中央部に形成されることを特徴とする請求項1に記載の半導体装置。
【請求項22】
複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を含み、前記活性領域のそれぞれは溝を含み、前記溝の底面は、前記活性領域の上部面より低い基板と、
前記複数の溝上に形成されるゲート構造体とを含み、
前記活性領域の長軸及び前記複数の溝の長軸は、同じ方向であることを特徴とする半導体装置。
【請求項23】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項22に記載の半導体装置。
【請求項24】
基板に、複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を形成するステップと、
前記複数の活性領域のそれぞれに、前記活性領域の上部面より低い底面を有する溝を形成するステップと、
前記複数の溝のそれぞれに、前記溝の長軸方向に垂直な長軸方向を有するゲート構造体を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
【請求項25】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項26】
前記ゲート構造体は、浮遊ゲート構造体を含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項27】
前記複数の活性領域及び前記複数の素子分離領域を形成するステップは、
前記基板上に、パッド酸化膜及びマスク窒化膜を含むマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて、前記基板をエッチングすることによって、複数のトレンチを形成するステップと、
前記複数のトレンチを絶縁性物質で満たすことによって、複数の素子分離領域を形成するステップと、
前記マスク窒化膜を選択的に除去して、前記パッド酸化膜の上部面及び前記素子分離領域の一部領域を露出させるステップと、をさらに含むことを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項28】
前記複数の活性領域のそれぞれに前記溝を形成するステップは、
それぞれの素子分離領域の側壁にスペーサを形成するステップと、
前記スペーサ及び前記素子分離領域をエッチングマスクとして用いて、前記露出したパッド酸化膜及び前記基板をエッチングすることによって、前記複数の溝を形成するステップと、をさらに含み、
前記スペーサの幅は、前記溝の幅を画定することを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項29】
前記複数の溝のそれぞれに前記ゲート構造体を形成するステップは、
前記複数の溝のそれぞれにトンネル絶縁膜を形成するステップと、
前記複数の溝を満たす浮遊ゲート膜を形成するステップと、
前記スペーサ及び前記素子分離領域の上部領域をエッチングしつつ、前記スペーサの一部分を前記パッド酸化膜上に残すステップと、
前記浮遊ゲート膜上にブロッキング絶縁膜を形成するステップと、
前記ブロッキング絶縁膜上に制御ゲート膜を形成するステップと、
前記制御ゲート膜をパターニングして、前記ゲート構造体を形成するステップと、
前記ゲート構造体をイオンマスクとして用いるイオン注入工程を行って、前記活性領域に不純物領域を形成するステップと、をさらに含むことを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項30】
前記ゲート構造体は、電荷トラップゲート構造体であることを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項31】
前記複数の活性領域及び前記複数の素子分離領域を形成するステップは、
前記基板上に、パッド酸化膜及びマスク窒化膜を含むマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて、前記基板をエッチングすることによって、複数のトレンチを形成するステップと、
前記複数のトレンチを絶縁性物質で満たすことによって、前記複数の素子分離領域を形成するステップと、
前記マスク窒化膜を選択的に除去して、前記パッド酸化膜の上部面及び前記素子分離領域の一部領域を露出させるステップと、をさらに含むことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項32】
前記複数の活性領域のそれぞれに前記溝を形成するステップは、
前記素子分離領域の両側壁にスペーサを形成するステップと、
前記スペーサ及び前記素子分離領域をエッチングマスクとして用いて、前記パッド酸化膜及び前記基板をエッチングすることによって、前記複数の溝を形成するステップと、を含み、
前記スペーサの幅は、前記溝の幅を画定することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項33】
前記複数の溝のそれぞれに前記ゲート構造体を形成するステップは、
前記複数の溝、そして前記複数の素子分離領域上にONO膜を形成するステップと、
前記ONO膜上に制御ゲートを形成するステップと、を含むことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項34】
前記ONO膜を形成するステップは、
前記複数の溝、そして前記複数の素子分離領域上に第1酸化膜を形成するステップと、
前記第1酸化膜上に窒化膜を形成するステップと、
前記窒化膜上に第2酸化膜を形成するステップと、を含むことを特徴とする請求項33に記載の半導体装置の製造方法。
【請求項35】
前記複数の溝に前記ゲート構造体を形成するステップは、
前記複数の溝、そして前記複数の素子分離領域上にトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に電荷格納膜を形成するステップと、
前記電荷格納膜上に、前記トンネル絶縁膜よりも大きい誘電定数を有するブロッキング絶縁膜を形成するステップと、
前記ブロッキング絶縁膜上に金属膜を含むゲート電極を形成するステップと、を含むことを特徴とする請求項33に記載の半導体装置の製造方法。
【請求項36】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜のうち、少なくとも1つを含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項37】
前記電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ酸化膜、金属酸化窒化膜及び金属性酸化膜のうち、少なくとも1つを含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項38】
前記ブロッキング絶縁膜は、IV族元素でドーピングされた金属酸化膜を含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項39】
前記ブロッキング絶縁膜は、HfO2、Al2O3、La2O3、Hf1−XAlXOY、HfXSi1−XO2、Hf−Si−酸化窒化物、ZrO2、ZrXSi1−XO2、Zr−Si−酸化窒化物のうちで選択された少なくとも1つを含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項40】
前記ゲート電極は、少なくとも4eVの仕事関数を有する金属膜を含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項41】
前記金属膜は、チタン、チタン窒化物、タンタル窒化物、タンタル、タングステン、ハフニウム、ニオビウム、モリブデン、ルテニウム二酸化物、モリブデン窒化物、イリジウム、白金、コバルト、クロム、ルテニウム一酸化物、チタンアルミナイド(Ti3Al)、Ti2AlN、パラジウム、タングステン窒化物(WNx)、タングステンシリサイド、ニッケルシリサイド及びこれらの組み合わせ物のうち、少なくとも1つで形成されることを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項42】
前記複数の溝のそれぞれの底部の形状は、その角部が側壁に対して鈍角で屈曲又は湾曲された形状を有することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項43】
前記溝のそれぞれは、前記活性領域の中央部に形成されることを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項44】
基板に、複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を形成するステップと、
前記複数の活性領域のそれぞれに、前記活性領域の上部面より低い底面を有する溝を形成するステップと、
前記複数の溝のそれぞれにゲート構造体を形成するステップと、を含み、
前記複数の溝の長軸方向は、前記ゲート構造体の長軸方向に垂直であり、前記活性領域の長軸及び前記複数の溝の長軸は、同じ方向であることを特徴とする半導体装置の製造方法。
【請求項45】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項44に記載の半導体装置の製造方法。
【請求項46】
基板上に、パッド酸化膜及びマスク窒化膜を含むマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて、前記基板をエッチングすることによって、複数のトレンチ及びこれらのトレンチの間に複数の活性領域を形成するステップと、
前記複数のトレンチを絶縁性物質で満たすことによって、複数の素子分離領域を形成するステップと、
前記マスク窒化膜を選択的に除去して、前記パッド酸化膜の上部面及び前記素子分離領域の一部領域を露出させるステップと、
それぞれの素子分離領域の側壁に、溝の幅を画定する幅を有する、スペーサを形成するステップと、
前記スペーサ及び前記素子分離領域をエッチングマスクとして用いて、前記露出したパッド酸化膜及び前記基板をエッチングすることによって、前記複数の溝を形成するステップと、をさらに含み、
前記複数の溝のそれぞれにトンネル絶縁膜を形成するステップと、
前記複数の溝を満たす浮遊ゲート膜を形成するステップと、
前記スペーサ及び前記素子分離領域の上部領域をエッチングしつつ、前記スペーサの一部分を前記パッド酸化膜上に残すステップと、
前記浮遊ゲート膜上にブロッキング絶縁膜を形成するステップと、
前記ブロッキング絶縁膜上に制御ゲート膜を形成するステップと、
前記制御ゲート膜をパターニングして、前記ゲート構造体を形成するステップと、
前記ゲート構造体をイオンマスクとして用いるイオン注入工程を行って、前記活性領域に不純物領域を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
【請求項1】
複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を含み、前記活性領域のそれぞれは溝を含み、前記溝の底面は、前記活性領域の上部面より低い基板と、
前記複数の溝上に形成されるゲート構造体とを含み、
前記複数の溝の長軸方向は、前記ゲート構造体の長軸方向に垂直であることを特徴とする半導体装置。
【請求項2】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記ゲート構造体は、浮遊ゲート構造体を含むことを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記浮遊ゲート構造体は、
前記複数の溝のそれぞれに形成されるトンネル絶縁膜と、
前記複数の溝のそれぞれにおいて前記トンネル絶縁膜上に形成される浮遊ゲートと、
前記浮遊ゲート上に形成されるブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成される制御ゲートと、を含むことを特徴とする請求項3に記載の半導体装置。
【請求項5】
前記浮遊ゲート構造体は、前記浮遊ゲート及び前記素子分離領域の間に形成されるスペーサ及びパッド酸化膜をさらに含む請求項4に記載の半導体装置。
【請求項6】
前記制御ゲートは、多層膜であることを特徴とする請求項4に記載の半導体装置。
【請求項7】
前記制御ゲートは、ポリシリコン膜または順に積層されたポリシリコン膜及び金属膜であることを特徴とする請求項4に記載の半導体装置。
【請求項8】
前記スペーサ及び前記パッド酸化膜は、シリコン酸化膜で形成されることを特徴とする請求項5に記載の半導体装置。
【請求項9】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン窒化膜、アルミニウム酸化膜及びハフニウム酸化膜を含むグループのうちで選択されたいずれか1つの物質で形成されることを特徴とする請求項4に記載の半導体装置。
【請求項10】
前記ゲート構造体は、電荷トラップゲート構造体を含むことを特徴とする請求項1に記載の半導体装置。
【請求項11】
前記電荷トラップゲート構造体は、
前記複数の溝、そして前記複数の素子分離領域上に形成されるONO膜と、
前記ONO膜上に形成される制御ゲートと、を含むことを特徴とする請求項10に記載の半導体装置。
【請求項12】
前記ONO膜は、
前記複数の溝、そして前記複数の素子分離領域上に形成される第1酸化膜と、
前記第1酸化膜上に形成される窒化膜と、
前記窒化膜上に形成される第2酸化膜と、を含むことを特徴とする請求項11に記載の半導体装置。
【請求項13】
前記電荷トラップゲート構造体は、
前記複数の溝、そして前記複数の素子分離領域上に形成されるトンネル絶縁膜と、
前記トンネル絶縁膜上に形成される電荷格納膜と、
前記電荷格納膜上に形成され、前記トンネル絶縁膜より大きい誘電定数を有するブロッキング絶縁膜と、
前記ブロッキング絶縁膜上に形成され、金属膜を含むゲート電極と、を含む請求項10に記載の半導体装置。
【請求項14】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜のうちの少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項15】
前記電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ酸化膜、金属酸化窒化膜及び金属性酸化膜のうちの少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項16】
前記ブロッキング絶縁膜は、IV族元素でドーピングされた金属酸化膜を含むことを特徴とする請求項13に記載の半導体装置。
【請求項17】
前記ブロッキング絶縁膜は、HfO2、Al2O3、La2O3、Hf1−XAlXOY、HfXSi1−XO2、Hf−Si−酸化窒化物、ZrO2、ZrXSi1−XO2、Zr−Si−酸化窒化物のうちで選択された少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項18】
前記ゲート電極は、少なくとも4eVの仕事関数を有する金属膜を含むことを特徴とする請求項13に記載の半導体装置。
【請求項19】
前記金属膜は、チタン、チタン窒化物、タンタル窒化物、タンタル、タングステン、ハフニウム、ニオビウム、モリブデン、ルテニウム二酸化物、モリブデン窒化物、イリジウム、白金、コバルト、クロム、ルテニウム一酸化物、チタンアルミナイド(Ti3Al)、Ti2AlN、パラジウム、タングステン窒化物(WNx)、タングステンシリサイド、ニッケルシリサイド及びこれらの組み合わせ物のうち、少なくとも1つを含むことを特徴とする請求項13に記載の半導体装置。
【請求項20】
前記複数の溝のそれぞれの底部の形状は、その角部が側壁に対して鈍角で屈曲又は湾曲された形状を有することを特徴とする請求項1に記載の半導体装置。
【請求項21】
前記溝のそれぞれは、前記活性領域の中央部に形成されることを特徴とする請求項1に記載の半導体装置。
【請求項22】
複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を含み、前記活性領域のそれぞれは溝を含み、前記溝の底面は、前記活性領域の上部面より低い基板と、
前記複数の溝上に形成されるゲート構造体とを含み、
前記活性領域の長軸及び前記複数の溝の長軸は、同じ方向であることを特徴とする半導体装置。
【請求項23】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項22に記載の半導体装置。
【請求項24】
基板に、複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を形成するステップと、
前記複数の活性領域のそれぞれに、前記活性領域の上部面より低い底面を有する溝を形成するステップと、
前記複数の溝のそれぞれに、前記溝の長軸方向に垂直な長軸方向を有するゲート構造体を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
【請求項25】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項26】
前記ゲート構造体は、浮遊ゲート構造体を含むことを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項27】
前記複数の活性領域及び前記複数の素子分離領域を形成するステップは、
前記基板上に、パッド酸化膜及びマスク窒化膜を含むマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて、前記基板をエッチングすることによって、複数のトレンチを形成するステップと、
前記複数のトレンチを絶縁性物質で満たすことによって、複数の素子分離領域を形成するステップと、
前記マスク窒化膜を選択的に除去して、前記パッド酸化膜の上部面及び前記素子分離領域の一部領域を露出させるステップと、をさらに含むことを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項28】
前記複数の活性領域のそれぞれに前記溝を形成するステップは、
それぞれの素子分離領域の側壁にスペーサを形成するステップと、
前記スペーサ及び前記素子分離領域をエッチングマスクとして用いて、前記露出したパッド酸化膜及び前記基板をエッチングすることによって、前記複数の溝を形成するステップと、をさらに含み、
前記スペーサの幅は、前記溝の幅を画定することを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項29】
前記複数の溝のそれぞれに前記ゲート構造体を形成するステップは、
前記複数の溝のそれぞれにトンネル絶縁膜を形成するステップと、
前記複数の溝を満たす浮遊ゲート膜を形成するステップと、
前記スペーサ及び前記素子分離領域の上部領域をエッチングしつつ、前記スペーサの一部分を前記パッド酸化膜上に残すステップと、
前記浮遊ゲート膜上にブロッキング絶縁膜を形成するステップと、
前記ブロッキング絶縁膜上に制御ゲート膜を形成するステップと、
前記制御ゲート膜をパターニングして、前記ゲート構造体を形成するステップと、
前記ゲート構造体をイオンマスクとして用いるイオン注入工程を行って、前記活性領域に不純物領域を形成するステップと、をさらに含むことを特徴とする請求項26に記載の半導体装置の製造方法。
【請求項30】
前記ゲート構造体は、電荷トラップゲート構造体であることを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項31】
前記複数の活性領域及び前記複数の素子分離領域を形成するステップは、
前記基板上に、パッド酸化膜及びマスク窒化膜を含むマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて、前記基板をエッチングすることによって、複数のトレンチを形成するステップと、
前記複数のトレンチを絶縁性物質で満たすことによって、前記複数の素子分離領域を形成するステップと、
前記マスク窒化膜を選択的に除去して、前記パッド酸化膜の上部面及び前記素子分離領域の一部領域を露出させるステップと、をさらに含むことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項32】
前記複数の活性領域のそれぞれに前記溝を形成するステップは、
前記素子分離領域の両側壁にスペーサを形成するステップと、
前記スペーサ及び前記素子分離領域をエッチングマスクとして用いて、前記パッド酸化膜及び前記基板をエッチングすることによって、前記複数の溝を形成するステップと、を含み、
前記スペーサの幅は、前記溝の幅を画定することを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項33】
前記複数の溝のそれぞれに前記ゲート構造体を形成するステップは、
前記複数の溝、そして前記複数の素子分離領域上にONO膜を形成するステップと、
前記ONO膜上に制御ゲートを形成するステップと、を含むことを特徴とする請求項30に記載の半導体装置の製造方法。
【請求項34】
前記ONO膜を形成するステップは、
前記複数の溝、そして前記複数の素子分離領域上に第1酸化膜を形成するステップと、
前記第1酸化膜上に窒化膜を形成するステップと、
前記窒化膜上に第2酸化膜を形成するステップと、を含むことを特徴とする請求項33に記載の半導体装置の製造方法。
【請求項35】
前記複数の溝に前記ゲート構造体を形成するステップは、
前記複数の溝、そして前記複数の素子分離領域上にトンネル絶縁膜を形成するステップと、
前記トンネル絶縁膜上に電荷格納膜を形成するステップと、
前記電荷格納膜上に、前記トンネル絶縁膜よりも大きい誘電定数を有するブロッキング絶縁膜を形成するステップと、
前記ブロッキング絶縁膜上に金属膜を含むゲート電極を形成するステップと、を含むことを特徴とする請求項33に記載の半導体装置の製造方法。
【請求項36】
前記トンネル絶縁膜は、シリコン酸化膜、シリコン酸化窒化膜及びシリコン窒化膜のうち、少なくとも1つを含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項37】
前記電荷格納膜は、シリコン窒化膜、シリコン酸化窒化膜、シリコンリッチ酸化膜、金属酸化窒化膜及び金属性酸化膜のうち、少なくとも1つを含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項38】
前記ブロッキング絶縁膜は、IV族元素でドーピングされた金属酸化膜を含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項39】
前記ブロッキング絶縁膜は、HfO2、Al2O3、La2O3、Hf1−XAlXOY、HfXSi1−XO2、Hf−Si−酸化窒化物、ZrO2、ZrXSi1−XO2、Zr−Si−酸化窒化物のうちで選択された少なくとも1つを含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項40】
前記ゲート電極は、少なくとも4eVの仕事関数を有する金属膜を含むことを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項41】
前記金属膜は、チタン、チタン窒化物、タンタル窒化物、タンタル、タングステン、ハフニウム、ニオビウム、モリブデン、ルテニウム二酸化物、モリブデン窒化物、イリジウム、白金、コバルト、クロム、ルテニウム一酸化物、チタンアルミナイド(Ti3Al)、Ti2AlN、パラジウム、タングステン窒化物(WNx)、タングステンシリサイド、ニッケルシリサイド及びこれらの組み合わせ物のうち、少なくとも1つで形成されることを特徴とする請求項35に記載の半導体装置の製造方法。
【請求項42】
前記複数の溝のそれぞれの底部の形状は、その角部が側壁に対して鈍角で屈曲又は湾曲された形状を有することを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項43】
前記溝のそれぞれは、前記活性領域の中央部に形成されることを特徴とする請求項24に記載の半導体装置の製造方法。
【請求項44】
基板に、複数の活性領域及び隣接する活性領域の間に形成される複数の素子分離領域を形成するステップと、
前記複数の活性領域のそれぞれに、前記活性領域の上部面より低い底面を有する溝を形成するステップと、
前記複数の溝のそれぞれにゲート構造体を形成するステップと、を含み、
前記複数の溝の長軸方向は、前記ゲート構造体の長軸方向に垂直であり、前記活性領域の長軸及び前記複数の溝の長軸は、同じ方向であることを特徴とする半導体装置の製造方法。
【請求項45】
前記複数の溝は、ソース、チャネル及びドレインに沿って伸びていることを特徴とする請求項44に記載の半導体装置の製造方法。
【請求項46】
基板上に、パッド酸化膜及びマスク窒化膜を含むマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして用いて、前記基板をエッチングすることによって、複数のトレンチ及びこれらのトレンチの間に複数の活性領域を形成するステップと、
前記複数のトレンチを絶縁性物質で満たすことによって、複数の素子分離領域を形成するステップと、
前記マスク窒化膜を選択的に除去して、前記パッド酸化膜の上部面及び前記素子分離領域の一部領域を露出させるステップと、
それぞれの素子分離領域の側壁に、溝の幅を画定する幅を有する、スペーサを形成するステップと、
前記スペーサ及び前記素子分離領域をエッチングマスクとして用いて、前記露出したパッド酸化膜及び前記基板をエッチングすることによって、前記複数の溝を形成するステップと、をさらに含み、
前記複数の溝のそれぞれにトンネル絶縁膜を形成するステップと、
前記複数の溝を満たす浮遊ゲート膜を形成するステップと、
前記スペーサ及び前記素子分離領域の上部領域をエッチングしつつ、前記スペーサの一部分を前記パッド酸化膜上に残すステップと、
前記浮遊ゲート膜上にブロッキング絶縁膜を形成するステップと、
前記ブロッキング絶縁膜上に制御ゲート膜を形成するステップと、
前記制御ゲート膜をパターニングして、前記ゲート構造体を形成するステップと、
前記ゲート構造体をイオンマスクとして用いるイオン注入工程を行って、前記活性領域に不純物領域を形成するステップと、を含むことを特徴とする半導体装置の製造方法。
【図1】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
【図2】
【図3A】
【図3B】
【図3C】
【図4A】
【図4B】
【図4C】
【図4D】
【図4E】
【図4F】
【図5A】
【図5B】
【図5C】
【図5D】
【図5E】
【図5F】
【図5G】
【図5H】
【図5I】
【図5J】
【図5K】
【図5L】
【図5M】
【公開番号】特開2007−311805(P2007−311805A)
【公開日】平成19年11月29日(2007.11.29)
【国際特許分類】
【出願番号】特願2007−133413(P2007−133413)
【出願日】平成19年5月18日(2007.5.18)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成19年11月29日(2007.11.29)
【国際特許分類】
【出願日】平成19年5月18日(2007.5.18)
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
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