【課題】不揮発性メモリ装置に使用されるＳＲＯ及びそれを適用する半導体装置の製造方法を提供する。
【解決手段】Ｏが含まれていない第１シリコンソースガスを基板に吸着させた後、Ｏが含まれた反応ガスと第１シリコンソースガスとの酸化反応によりＳｉＯ_２膜を形成する工程と、Ｏ成分を含んでいない第２シリコンソースガスとこれに対応する反応ガスとの還元反応によりＳｉ膜を形成する工程と、を含むことを特徴とするＳＲＯの製造方法である。これにより、ＳＲＯで酸素含量の調節が容易であり、特に、ステップカバリッジに優れており、良質の半導体素子を製造できる。 （もっと読む）

【課題】限られた面積の下で素子分離膜のギャップフィルマージン減少なしにフローティングゲートの形成領域を増加させることが可能なフラッシュメモリ素子の製造方法を提供す。
【解決手段】半導体基板に素子分離膜用トレンチを形成する段階と、前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、フラッシュメモリ素子の製造方法を提供する。 （もっと読む）

フラッシュメモリの浮遊ゲートがリセス型アクセスデバイスによって画定されるフラッシュメモリデバイス。リセス型アクセスデバイスの使用により、デバイス密度の損失がより少ないより長いチャネルが得られる。浮遊ゲートはまた、基板と、浮遊ゲートと、フラッシュセルを含む制御ゲートとの間の望ましい結合が得られるように、基板の上の任意の高さに迫り上げることもできる。 （もっと読む）

【課題】 トレンチの肩部を十分に後退させ、かつ角部を十分に丸めて開口部を広げ、トレンチ内に充填される絶縁体の良好な埋め込み特性を実現させ、また、トレンチの微細化とＭＯＳトランジスタの必要な電流能力の担保とを両立させる。
【解決手段】 ジクロロエチレン（ＤＣＥ）を用いたハロゲン酸化法等を用いて異方性酸化を実施し、トレンチ２２の肩部の膜厚が厚く、底部に至るにつれて膜厚が漸次薄くなる異方性酸化膜２６を形成した後、その異方性酸化膜２６を除去して、トレンチの肩部を優先的に後退させ、かつ角部を十分に丸め、開口部を広くする。また、トレンチ肩部の丸められた部分の近傍も、ＭＯＳトランジスタのチャネルとして利用することにより、チャネルコンダクタンスを大きくしてＭＯＳトランジスタの電流能力を増大させる。 （もっと読む）

【課題】２ビット貯蔵が可能な不揮発性メモリ集積回路装置を提供する。
【解決手段】半導体基板、半導体基板内に形成されたソース／ドレーン、ソース／ドレーンの間に形成されたステップリセスチャネル、ステップリセスチャネル領域上の多数の電荷貯蔵ナノクリスタルを含むトラップ構造物及びトラップ構造物上のゲートを含む。 （もっと読む）

記憶セルは、トレンチを画成する半導体基板、トレンチの内側を覆う底部誘電体、及び底部誘電体上の電荷格納層を有している。電荷格納層は複数の不連続な記憶要素（ＤＳＥ）を含んでいる。制御ゲート及び頂部誘電体がＤＳＥを覆っている。記憶セルはトレンチの下にソース／ドレイン領域を有している。ＤＳＥはシリコンナノ結晶であってもよく、制御ゲートはポリシリコンであってもよい。制御ゲートは半導体基板の上面の下方までリセス化され、最も上側のＤＳＥは縦方向で制御ゲートの上面に揃えられている。記憶セルは、トレンチの側壁に隣接するシリコンナノ結晶に横方向で揃えられ、且つ最も上側のシリコンナノ結晶から基板の上面まで縦方向に延在している酸化物ギャップ構造を含んでいる。ＤＳＥ群は少なくとも２つのプログラム可能な注入領域を含んでいる。
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【課題】プログラム動作時に非選択されたストリング内のソース及びドレイン選択トランジスタに隣接したメモリセルで起こるプログラムディスターブを防止するＮＡＤ型フラッシュメモリ素子及びその製造方法を提供する。
【解決手段】半導体基板のアクティブ領域より低くリセスされたソース選択トランジスタゲート及びドレイン選択トランジスタゲートを形成し、ソース選択トランジスタゲート及びドレイン選択トランジスタゲートの有効チャネルの長さをメモリセルゲートのチャネルの長さより長くして選択トランジスタのソース領域とドレイン領域との間の電場を減らすことにより、非選択されたセルストリングでソース及びドレイン選択トランジスタに隣接したエッジメモリセルにプログラムディスターブが発生することを防止し得るナンド型フラッシュメモリ素子及びその製造方法。 （もっと読む）

【課題】従来の平面型ソノス素子の多重誘電層（ＯＮＯ層）を円筒型等のような曲面構造に変えた新しい構造のソノスメモリ素子と、その製造方法を提供する。
【解決手段】アクティブ領域１２０とフィールド領域２００とを有する半導体基板１００と、アクティブ領域１２０の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第１の酸化物層３２０ａ、窒化物層３４０、及び第２の酸化物層３６０が順次に形成された多重誘電層３００と、多重誘電層３００の上部に形成されたゲート４００とから構成されたソノスメモリ素子において、アクティブ領域１２０の上部の表面は、曲面形状を有し、多重誘電層３００は、アクティブ領域１２０の上部の表面の形状に沿って曲面形状を有し、ゲート４００は、前記曲面形状の前記第２の酸化物層３６０を覆うようにする。 （もっと読む）

本発明は、１セルごとに２ビットを有する再書き込み可能な不揮発性メモリセルについて開示する。メモリセルは、チャネルホットエレクトロン注入法により電荷を誘電体電荷記憶層内または電気的に分離された導電性ナノ結晶内に蓄積することにより動作するのが好ましい。好適な実施形態では、チャネル領域は波形形状を有し、２つの記憶領域間にさらなる分離を提供する。チャネル領域は堆積され、好ましくは、チャネル領域を多結晶ゲルマニウムまたはシリコン−ゲルマニウムから形成する。本発明のメモリセルをメモリアレイ内に形成することができる。好適な実施形態では、複数のメモリレベルが、単一基板上に積層されるように形成される。
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【課題】二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】シリコンの中央に‘Ｕ’字形状が互いに対向するハードマスクを形成した後にエッチングして、基板の中央に残されたシリコンピンを中心にその両端部にソース領域とドレイン領域とを形成し、ハードマスクを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成し、膜構造の上にポリシリコンまたは金属物質のゲート物質を蒸着し、シリコンピンの上部に蒸着されたゲート物質をエッチングして、ゲート領域を分離し、シリコンピンの上にゲートマスクを形成した後、ゲートマスクでゲート領域をパターニングし、シリコンピンにソース／ドレイン領域を形成するために不純物を注入する。 （もっと読む）

【課題】 本発明は不揮発性メモリ装置及び製造方法を提供する。
【解決手段】本発明の製造方法によると、セル領域、高電圧領域、低電圧領域を有する半導体基板において、セル領域と高電圧領域の素子分離膜の一部とを露出させるマスクを用いる。前記マスクを利用すると、セル領域にスレッショルド電圧調節不純物イオンを注入する段階と、高電圧領域の素子分離膜にチャネルスドーピング不純物イオンを注入する段階と、セル領域に低電圧ゲート導電膜と低電圧ゲート絶縁膜とを除去する段階などとを併合して進行することができる。 （もっと読む）

【課題】素子の面積を増加させず且つフィールド領域の面積を減少させないながら、アクティブ領域の面積を増加させることが可能な半導体素子の製造方法を提供すること。
【解決手段】半導体基板上の所定の領域にトレンチを形成した後、絶縁膜を埋め込むことにより、アクティブ領域とフィールド領域を画定する素子分離膜を形成する段階と、前記アクティブ領域の半導体基板を所定の深さにエッチングするが、表面が曲面となるようにエッチングする段階とを含む。 （もっと読む）

【課題】半導体基板と半導体基板上に形成されたドープされた導電膜を含む半導体素子を提供する。
【解決手段】拡散バリヤ膜がドープされた導電膜上に形成される。拡散バリヤ膜は、非晶質半導体物質を含む。オーミックコンタクト膜が拡散バリヤ膜上に形成される。金属バリヤ膜がオーミックコンタクト膜上に形成される。金属膜が金属バリヤ膜上に形成される。これにより、界面抵抗を所望の範囲内に維持できながら、オーミックコンタクト膜下部の導電体にドープされた不純物が外部に拡散することを効果的に防止できて、多層構造を採用した半導体素子の反転キャパシタンス特性などを向上させることができる。 （もっと読む）

【課題】 ゲート電極の下端部近傍の電荷保持膜を均一に形成し、信頼性の高い半導体記憶装置の製造方法を提供する。
【解決手段】 活性領域１１上にゲート絶縁膜１２を形成する工程と、ゲート絶縁膜１２上に第１導電膜１３を堆積する工程と、第１導電膜１３及びゲート絶縁膜１２及び活性領域１１を加工し、底部が活性領域１１とゲート絶縁膜１２との界面より活性領域１１側に位置する開口部１６を形成し、開口部１６の間にゲート電極部を形成する工程と、開口部１６の側面と底部の表面とを覆う第１絶縁膜２１を堆積する工程と、第１絶縁膜２１上に第２絶縁膜を堆積する工程と、第１絶縁膜２１と第２絶縁膜をエッチングによりサイドウォールスペーサ形状に形成し、ゲート電極部の両側の開口部１６上に電荷保持部を形成する工程と、活性領域１１の電荷保持部の下部領域のゲート電極部とは反対側に拡散領域を形成する工程とを有する。 （もっと読む）

【課題】 トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルを実現すること。
【解決手段】 半導体装置は、半導体基板と、半導体基板上に設けられ、書込み／消去動作がトンネル電流により行われる不揮発性メモリセルとを備え、不揮発性メモリセルは、膜厚が一定のトンネル絶縁膜、浮遊ゲート電極、制御ゲート電極および制御ゲート電極・浮遊ゲート電極間に設けられた電極間絶縁膜を含み、不揮発性メモリセルのチャネル領域上で、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さは、不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、不揮発性メモリセルのチャネル長方向において、トンネル絶縁膜の膜厚が一定であるとともに、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さが一定である。 （もっと読む）

【課題】ソフトエラーレートを向上させる電界効果トランジスタを提供すること
【解決手段】本発明による電界効果トランジスタ１は、第１の空洞５１を有する基板１０と、ゲート電極４０と、拡散層６０とを備える。ゲート電極４０及び拡散層６０は、基板１０の表面に平行な面ＸＹにおいて、第１の空洞５１を囲むように形成される。チャネル領域７０は、第１の空洞５１の側面に位置し、基板１０の表面に対して略垂直に形成される。 （もっと読む）

【課題】アクティブ領域とフローティングゲートとの間のオーバーレイマージンを高めるフラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板１０の上にパッド酸化膜１１とパッド窒化膜１２を形成する工程と、半導体基板１０にトレンチ１３を形成してアクティブ領域とフィールド領域を設定する工程と、トレンチ１３内に素子分離膜１４を形成する工程と、パッド窒化膜１２を除去する工程と、パッド酸化膜１２を除去しながら素子分離膜１４の側面を所定の厚さだけ除去して前記アクティブ領域の半導体基板１０とその両側のトレンチ上部の半導体基板１０とを露出させる工程と、露出した半導体基板１０内にチャンネル領域を形成する工程と、チャンネル領域が形成された半導体基板１０の上に所定の膜厚にトンネル誘電膜１５を形成する工程と、このトンネル誘電膜１５の上にフローティングゲート１６を形成する段階とを含んでなる。 （もっと読む）

【課題】電荷トラップセルを有するメモリ、および電荷トラップセルを有するメモリの形成法の提供。
【解決手段】メモリトランジスタの各チャネル領域の電流の方向が、関連するワード線３に対して横方向であって、ビット線２が、ワード線３から電気的に絶縁するように、ワード線の上面に配置されており、ソース／ドレイン領域の、電気的に導電性であるローカル相互接続４が設けられており、ローカル相互接続４は、上記ワード線３間の間隔区域に、ワード線３から電気的に絶縁するように配置されているとともに、上記ビット線２に接続されており、ゲート電極が、少なくとも部分的にメモリ基板内に形成されたトレンチ内に配置されている。 （もっと読む）

【課題】ゲート電極の側壁に電荷保持部を有する半導体記憶装置で、書き込み動作の速度を向上させるために電荷保持部をゲート絶縁膜とチャネル領域との界面よりも下に配置する構造では、読み出し電流経路が長くなることを抑制し、読み出しのアクセス時間を短くする。
【解決手段】ゲート電極に垂直な方向の断面において、凸部の段差を有する半導体基板の凸部両側底面であって電荷保持部の直下である領域が、活性領域上では、全てソース／ドレインである拡散層領域の一部である構造にした。さらに、ゲート電極の左右両端部下の基板の凸部側面をオフセット領域とする構造にした。このため、書き込み動作時の電荷注入効率が高いと言う特長を有したまま、従来の構造よりも読み出し電流量を多くすることができる。 （もっと読む）

【課題】垂直なゲート電極のトランジスタを備える半導体装置及びその製造方法を提供する。
【解決手段】本発明のトランジスタ構造体は、横方向で対向する第１及び第２の側面と縦方向で対向する第３及び第４の側面を有する半導体パターンと、半導体パターンの第１及び第２の側面に隣接して配置されるゲートパターンと、半導体パターンの第３及び第４の側面に直接接触しながら配置される不純物パターンと、ゲートパターンと半導体パターンとの間に介在されるゲート絶縁膜パターンと、を備える。これにより、ゲートパターンがチャネル領域の側面に配置されるので、半導体装置の集積度を増加させることと同時にトランジスタのチャネル幅を増加させうる。 （もっと読む）