フラッシュメモリ素子の製造方法
【課題】限られた面積の下で素子分離膜のギャップフィルマージン減少なしにフローティングゲートの形成領域を増加させることが可能なフラッシュメモリ素子の製造方法を提供す。
【解決手段】半導体基板に素子分離膜用トレンチを形成する段階と、前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【解決手段】半導体基板に素子分離膜用トレンチを形成する段階と、前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子の素子分離膜およびフローティングゲートは、マスク工程によって形成している。ところが、フラッシュメモリ素子が小型化するにつれて、素子分離膜用マスクとフローティングゲート用マスク間のオーバーレイマージンが減少している。このようなオーバーレイマージン減少は、隣り合うフローティングゲートの間にゲートショートフェール(gate short fail)を発生させる原因となっている。また、オーバーレイマージン減少は、素子分離膜とフローティングゲートの上部に形成される誘電体膜があまり近く形成される場合があって、たとえ直接的な接触ではなくても、素子駆動によるストレスによってサイクリング欠陥(cyclingfail)を誘発させるおそれがある。
【０００３】
また、７０ｎｍ以下のＮＡＮＤフラッシュメモリ素子を実現するに当り、セルパターンのサイズが小さくなるにつれて、セル電流に影響を及ぼすフローティングゲート形成領域の幅も小さくなって、適正水準のセル電流を維持させるのに難しさを伴っている。
【０００４】
このような側面を補完するために、制限された面積の下で２次元的にフローティングゲートの形成領域幅を増加させる場合、増加した幅だけ、素子分離膜が形成されるトレンチの幅が小さくなる。これにより、トレンチギャップフィル工程の際にギャップフィルマージンが小さくなって素子分離膜内にボイドの発生を誘発させるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、限られた面積の下で素子分離膜のギャップフィルマージン減少なしにフローティングゲートの形成領域を増加させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【０００６】
また、本発明の他の目的は、素子分離膜用マスクとフローティングゲートのマスク間のオーバーレイマージンが減少することを防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の代表的なフラッシュメモリ素子の製造方法は、半導体基板に素子分離膜用トレンチを形成する段階と、前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含むことを特徴とする。
【０００８】
また、本発明の他のフラッシュメモリ素子の製造方法は、半導体基板上に酸化膜、窒化膜、アモルファスカーボン膜、ＳｉＯＮ膜およびＯ−ＢＡＲＣ膜を積層してハードマスク層を形成する段階と、前記Ｏ−ＢＡＲＣ膜上にフォトレジストパターンを形成し、前記Ｏ−ＢＡＲＣ膜、前記ＳｉＯ膜、前記アモルファスカーボン膜、前記窒化膜および前記酸化膜を順次エッチングしてパターニングする段階と、前記エッチング工程によって露出した前記半導体基板をエッチングして素子分離用トレンチを形成する段階と、前記パターニングされたアモルファスカーボン膜を除去する段階と、前記トレンチ内に素子分離膜を形成する段階と、前記パターニングされた窒化膜を除去し、これにより前記素子分離膜が突出する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、セルフアライン方式で均一なリセスを形成することにより、限られた面積の下でフローティングゲート形成領域の幅を増大させることができ、セルフアライン方式でフローティングゲートを形成することにより、素子分離膜とのオーバーレイマージンを考慮しなくもよいため、７０ｎｍ以下のフラッシュメモリ素子を容易に実現させることができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、ある膜が他の膜または半導体基板の「上」にある、または接触している、と記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することも、その間に第３の膜が介在されることも含む。
【００１１】
図１〜図１７は、本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１２】
図１を参照すると、半導体基板１０上に、酸化膜１２、第１窒化膜１４、アモルファスカーボン膜(amorphous carbon film)１６、ＳｉＯＮ膜１８およびＯ−ＢＡＲＣ膜２０を積層してハードマスク層１００を形成する。次いで、前記ハードマスク層１００のＯ−ＢＡＲＣ膜２０上に、素子分離膜が形成されるべき領域が開放されたフォトレジストパターン２２を形成する。
【００１３】
前記において、酸化膜１２は、第１窒化膜１４によって半導体基板１０に加えられるストレスを防止し得る厚さ、例えば７０〜９０Åの厚さを有し、別途の工程によって形成するパッド酸化膜、あるいはフラッシュメモリ素子の工程の中でもしきい値電圧イオン注入工程の際に適用するスクリーン酸化膜である。第１窒化膜１４は、１５００Å以上の厚さ、好ましくは１５００〜１７００Åの厚さに形成する。ここで、数値で限定した第１窒化膜１４の厚さは、後で形成されるフローティングゲート用ポリシリコン層が化学的機械的研磨工程の後に７００Å以上の厚さに残すのに適切な厚さであって、工程条件および実現しようとする素子によって異なる。アモルファスカーボン膜１６、ＳｉＯＮ膜１８およびＯ−ＢＡＲＣ膜２０は、工程条件および実現しようとする素子に応じて適切な厚さを設定することができるため、本発明では、厚さを数値で限定しない。フォトレジストパターン２２は、ＫｒＦ用レジストを用いて形成する。
【００１４】
図２を参照すると、前記フォトレジストパターン２２をエッチングマスクとしてＯ−ＢＡＲＣ膜２０およびＳｉＯＮ膜１８をエッチングする。
【００１５】
前記において、Ｏ−ＢＡＲＣＫ膜２０およびＳｉＯＮ膜１８は、フォトレジストパターン２２の形成の際にマスク焦点深度(Depth of Focus；ＤＯＦ)マージンのために使用される膜である。
【００１６】
前記Ｏ−ＢＡＲＣ膜２０のエッチング工程は、ＣＦ４ガス、ＣＨＦ３ガスおよびＯ２ガスの混合ガスを用いて行う。前記ＳｉＯ膜１８のエッチング工程は、ＣＦ４ガスおよびＣＨＦ３ガスの混合ガスを用いて行う。このようなエッチングガスを用いてＯ−ＢＡＲＣ膜２０およびＳｉＯ膜１８をエッチングする間、フォトレジストパターン２２も一定の厚さ除去される。
【００１７】
図３を参照すると、前記フォトレジストパターン２２をエッチングマスクとして前記アモルファスカーボン膜１６をエッチングする。
【００１８】
前記において、アモルファスカーボン膜１８のエッチング工程は、ＣＯガスとＮ２ガスの混合ガス、またはＮＨ３ガスとＯ２ガスの混合ガスを用いて行う。このようなエッチングガスを用いてアモルファスカーボン膜１８をエッチングする間、フォトレジストパターン２２も相当部分除去されて一部のみが残る。
【００１９】
図４を参照すると、前記一部残っているフォトレジストパターン２２、Ｏ−ＢＡＲＣ膜２０、ＳｉＯＮ膜１８およびアモルファスカーボン膜１６をエッチングマスクとして前記第１窒化膜１４および酸化膜１２をエッチングする。
【００２０】
前記において、第１窒化膜１４のエッチング工程は、ＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて行う。このようなガスを用いて第１窒化膜１４をエッチングする間、アモルファスカーボン膜１６上のフォトレジストパターン２２、Ｏ−ＢＡＲＣ膜２０およびＳｉＯＮ膜１８は自然に除去される。第１窒化膜１４のエッチングにより露出する酸化膜１２は、上述したように、窒化膜による半導体基板１０のストレスを防止し得るだけの薄い厚さに形成されるため、別途の酸化膜除去工程によって除去しなくても、第１窒化膜１４除去工程の際に除去でき、完全に除去されなくても、後続の工程に大きい影響を及ぼさない。
【００２１】
図５を参照すると、前記アモルファスカーボン膜１６をエッチングマスクとして前記半導体基板１０を一定の深さエッチングして素子分離膜用トレンチ２４を形成する。
【００２２】
前記において、半導体基板１０のエッチング工程は、トレンチエッチングプロファイル(trench etch profile)の傾斜角(slope angle)が８６°以下に維持されるようにＨＢｒガスおよびＯ２ガスの混合ガスを用いて行う。このようにトレンチ２４が傾いたエッチングプロファイル形状に形成されるので、トレンチの埋め込み工程の際にトレンチの内部にボイドが発生することを防止することができる。このようなガスを用いてトレンチ２４を形成する工程の間、アモルファスカーボン膜１６も一定の厚さ除去される。
【００２３】
図６を参照すると、前記トレンチ２４形成工程の後に残る前記アモルファスカーボン膜１６を除去する。
【００２４】
前記において、アモルファスカーボンの物性がフォトレジストストリップ(PR strip)工程によって容易に除去されるため、アモルファスカーボン膜１６は、フォトレジストストリップ工程によって除去する。
【００２５】
図１〜図６を参照して説明したように、トレンチ２４を形成するためにハードマスク層１００として酸化膜１２、第１窒化膜１４、アモルファスカーボン膜１６、ＳｉＯ膜１８およびＯ−ＢＡＲＣ膜２０を使用する。あるパターンを形成するとき、フォトレジストパターンを使用することが一般的であるが、素子の高集積化および小型化に伴って微細パターンの形成が求められ、フォトレジストパターンのみでは不可能であってフォトレジストパターンと共にいろいろな構造のハードマスク層を適用している。
【００２６】
本発明で適用するハードマスク層１００は、次のような特性を持っている。まず、アモルファスカーボン膜１６は、第１窒化膜１４のエッチングの際にハードマスクの役割をして良好なパターン形状の第１窒化膜１４パターンを得ることができ、半導体製造工程で一般化されたフォトレジストストリップ工程によって除去され易いという物性を持っているため、除去工程を容易に行うことができる。
【００２７】
ＳｉＯ膜１８およびＯ−ＢＡＲＣ膜２０は、フォトレジストパターン２２形成の際にマスク焦点深度マージンを向上させる役割をして良好なパターン形状のフォトレジストパターン２２を形成することができ、順次行われる工程過程中にフォトレジストパターン２２と共に自然に除去されるため、別途の除去工程を排除することができる。しかも、前述したエッチングスキーム(etch scheme)によってＯ−ＢＡＲＣ膜２０から第１窒化膜１４まで同一のエッチング装備でインシチュによってエッチングを行うことができる。
【００２８】
図７を参照すると、前記トレンチ２４が形成された結果物上に、トレンチ２４が埋め込まれるように絶縁膜２６を形成する。絶縁膜２６は、トレンチ２４の内部にボイドが発生することを抑制するために、高密度プラズマ酸化膜で形成する。また、絶縁膜２６は、トレンチ２４が傾いたエッチングプロファイル形状に形成されているため、ボイド発生なしに良好に形成される。
【００２９】
図８を参照すると、第１窒化膜１４が露出するまで化学的機械的研磨（ＣＭＰ）工程によって絶縁膜２６を研磨し、トレンチ２４内にのみ孤立状の素子分離膜２６Ａを形成する。
【００３０】
図９を参照すると、露出した第１窒化膜１４を第１窒化膜エッチング工程によって除去する。
【００３１】
前記において、第１窒化膜エッチング工程は、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学(wet chemical)溶液を用いて行う。酸化膜１２は、第１窒化膜エッチング工程中にエッチング損失を被るが、半導体基板１０をエッチング損傷(etchdamage)から保護する役割をする。第１窒化膜１４の除去によって第１窒化膜１４の高さだけ素子分離膜２６Ａが半導体基板１０上に突出する。
【００３２】
図１０を参照すると、突出した素子分離膜２６Ａを含んだ前記結果物の全面にわたって第２窒化膜２８を形成する。第２窒化膜２８は、蒸着特性上、突出した素子分離膜２６Ａの間の溝部分より突出した素子分離膜２６Ａの上端部にさらに厚く形成される。
【００３３】
図１１を参照すると、スペーサエッチング工程によって前記第２窒化膜２８およびその下部の酸化膜１２をエッチングし、突出した素子分離膜２６Ａの側壁に窒化膜スペーサ２８Ａを形成する。
【００３４】
前記において、スペーサエッチング工程は、半導体基板１０のエッチング損失(etch loss)を最小化し、窒化膜スペーサ２８Ａを均一に形成するために、半導体基板１０を構成するシリコン（Ｓｉ）に対して窒化物(nitride)および酸化物(oxide)のエッチング選択比が大きいエッチング剤、例えばＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて酸化物エッチング(oxideetch)装備で行う。突出した素子分離膜２６Ａの上端部の第２窒化膜２８は、他の部分より厚く形成され、スペーサエッチング工程完了の後にも残存し、これにより素子分離膜２６Ａのエッチング損失が発生しない。
【００３５】
図１２を参照すると、前記窒化膜スペーサ２８Ａをエッチングマスクとしたセルフアラインエッチング工程を行って半導体基板１０の活性領域の中心にリセス(recess)３０を形成する。
【００３６】
前記において、セルフアラインエッチング工程は、エッチングマスクの役割をするスペーサ窒化膜２８Ａの形状を最大限元状態に維持しながらリセス３０の深さおよび幅が全体ウェーハにわたって均一となるようにするため、半導体基板１０を構成するシリコン（Ｓｉ）に対して窒化物および酸化物のエッチング選択比が小さいエッチング剤、例えばＣｌ２ガスおよびＨＢｒガスの混合ガスを用いてポリシリコンエッチング(polysilicon etch)装備で行う。
【００３７】
一方、セルフアラインエッチング工程中に発生したポリマー(polymer)を除去し、エッチング損傷したリセス３０部分の半導体基板１０の表面を回復させるために、セルフアラインエッチング工程後にＰＥＴ(postetch treatment)工程を行うことができる。
【００３８】
通常、ドライエッチングを行うと、エッチングガスとエッチングされた膜間の反応によって様々な反応物が生成されるが、この際、生成される前記反応物のうちポリマー性残留物(residue)は、前記ＰＥＴ工程によって除去しなければならない。
【００３９】
前述したようなエッチング工程済みのシリコン基板には、シリコンの表面格子に損傷が加えられているが、前記エッチング工程済みのシリコン基板上にＰＥＴ工程を行うと、前記損傷した部分を酸化または除去することにより、シリコン基板の表面を回復させることができる。
【００４０】
図１１および図１２を参照して説明したように、スペーサエッチング工程およびセルフアライン工程によって活性領域にリセス３０を形成するので、制限された面積の下で素子分離膜２６Ａのギャップフィルマージンの減少なしにフローティングゲートの形成領域を増加させることができる。このような工程によって形成されるリセス３０は、活性領域の中心に位置しながらウェーハ全体にわたって均一な深さおよび均一な幅を持つ。このようなウェーハ全体にわたって均一なリセス３０を形成することは重要であるが、その理由は後述する。
【００４１】
図１３を参照すると、窒化膜スペーサ２８Ａおよび素子分離膜２６Ａの上端に残留する第２窒化膜２８を第２窒化膜エッチング工程によって除去する。
【００４２】
前記において、第２窒化膜エッチング工程は、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学溶液を用いて行う。酸化膜１２は、第１窒化膜エッチング工程の際に一定の厚さエッチング損失され、第２窒化膜エッチング工程の際にさらにエッチング損失されながら自然に除去される。酸化膜１２は、第２窒化膜エッチング工程中に完全に除去されなかったとしても、通常、エッチング工程の後に行われる後洗浄工程、または蒸着工程の前に行われる前洗浄工程などによって除去されるのに問題がない。
【００４３】
図１４を参照すると、前記リセス３０の形成された半導体基板１０上にトンネル酸化膜３２を形成する。
【００４４】
図１５を参照すると、トンネル酸化膜３２の形成された結果物上に、ポリシリコン膜３４を形成する。ポリシリコン膜３４は、リセス３０部分だけでなく、突出した素子分離膜２６Ａが十分覆われる厚さに形成する。
【００４５】
図１６を参照すると、化学的機械的研磨（ＣＭＰ）工程を行ってポリシリコン膜３４を素子分離膜２６Ａの上部が十分露出するまで研磨し、突出した素子分離膜２６Ａの間に孤立状のフローティングゲート膜３４Ｆを形成する。
【００４６】
前記において、孤立状のフローティングゲート膜３４Ｆは、７００Å以上の厚さに形成されるようにしなければならないが、この厚さは、前述した第１窒化膜１４の厚さに依存する。すなわち、ポリシリコン膜３４は、孤立状に作るために化学的機械的研磨工程を十分行わなければならず、これにより形成される孤立状のフローティングゲート３４Ｆは、その厚さが７００Å以上となるようにするために、前述したように第１窒化膜１４の厚さを少なくとも１５００Å以上となるようにすることが好ましい。
【００４７】
図１７を参照すると、孤立状のフローティングゲート３４Ｆの間の素子分離膜２６Ａの突出部分を酸化膜エッチング工程によって除去し、これにより素子分離膜２６Ａが完成されると共に、表面積が増加した突出構造のフローティングゲート３４Ｆが完成される。この後、図示してはいないが、誘電体膜およびコントロールゲートなど素子の構成要素を形成してフラッシュメモリ素子を製造する。
【００４８】
前記において、酸化膜エッチング工程は、素子分離膜２６Ａがウェーハ全体にわたって均一に除去されるようにして、ウェーハ全体にわたって均一な厚さのＥＦＨ(effective field oxide height)を確保し得るようにウェットエッチング方法を適用することが好ましい。酸化膜エッチング工程の際にＥＦＨの厚さをトンネル酸化膜３２から１５０Å以上の高さを保つようにして、素子の反復駆動テストの際に発生しうるサイクリングテスト欠陥(cyclingtest fail)を防止することができる。酸化膜エッチング工程は、Ｈ２Ｏ＋ＨＦおよびＮＨ４ＯＨ＋Ｈ２Ｏ＋Ｈ２Ｏのウェット化学溶液を用いて行い、あるいは工程の短縮のためにフローティングゲート３４Ｆの形成後、誘電体膜形成工程の前に行われる前洗浄(preclean)の際に前記ウェット化学溶液を用いて行うことができる。
【００４９】
図１５〜図１７を参照して説明したように、フローティングゲート３４Ｆは、マスク工程なしにセルフアライン方式で形成されるので、素子分離膜２６Ａとのオーバーレイマージンを考慮しなくてもよく、リセス３０により半導体基板１０との接触面が増加してセルパターンのサイズが小さくなっても、適正水準のセル電流を確保することができる。フローティングゲート３４Ｆがリセス３０上に形成されるため、もしリセス３０がウェーハの位置に応じて不均一に形成される場合、フローティングゲート３４Ｆの特性が変わるという問題が発生するおそれがある。このため、図１１および図１２を参照して説明した工程によってリセス３０をウェーハ全体にわたって均一に形成する。
【００５０】
上述した本発明は、具体的な実施例によって詳細に述べられたが、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得るのは、本発明の技術分野における通常の知識を有する者には明白なことであり、それらの変形例または変更例も本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００５１】
【図１】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図８】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図９】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１０】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１１】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１２】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１３】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１４】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１５】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１６】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１７】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００５２】
１０ 半導体基板
１２ 酸化膜
１４ 第１窒化膜
１６ アモルファスカーボン膜
１８ ＳｉＯＮ膜
２０ Ｏ−ＢＡＲ膜
２２ フォトレジストパターン
２４ トレンチ
２６ 絶縁膜
２６Ａ 素子分離膜
２８ 第２窒化膜
２８Ａ 窒化膜スペーサ
３０ リセス
３２ トンネル酸化膜
３４ ポリシリコン膜
３４Ｆ フローティングゲート
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、フラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子の素子分離膜およびフローティングゲートは、マスク工程によって形成している。ところが、フラッシュメモリ素子が小型化するにつれて、素子分離膜用マスクとフローティングゲート用マスク間のオーバーレイマージンが減少している。このようなオーバーレイマージン減少は、隣り合うフローティングゲートの間にゲートショートフェール(gate short fail)を発生させる原因となっている。また、オーバーレイマージン減少は、素子分離膜とフローティングゲートの上部に形成される誘電体膜があまり近く形成される場合があって、たとえ直接的な接触ではなくても、素子駆動によるストレスによってサイクリング欠陥(cyclingfail)を誘発させるおそれがある。
【０００３】
また、７０ｎｍ以下のＮＡＮＤフラッシュメモリ素子を実現するに当り、セルパターンのサイズが小さくなるにつれて、セル電流に影響を及ぼすフローティングゲート形成領域の幅も小さくなって、適正水準のセル電流を維持させるのに難しさを伴っている。
【０００４】
このような側面を補完するために、制限された面積の下で２次元的にフローティングゲートの形成領域幅を増加させる場合、増加した幅だけ、素子分離膜が形成されるトレンチの幅が小さくなる。これにより、トレンチギャップフィル工程の際にギャップフィルマージンが小さくなって素子分離膜内にボイドの発生を誘発させるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、かかる問題点を解決するためのもので、その目的は、限られた面積の下で素子分離膜のギャップフィルマージン減少なしにフローティングゲートの形成領域を増加させることが可能なフラッシュメモリ素子の製造方法を提供することにある。
【０００６】
また、本発明の他の目的は、素子分離膜用マスクとフローティングゲートのマスク間のオーバーレイマージンが減少することを防止することが可能なフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の代表的なフラッシュメモリ素子の製造方法は、半導体基板に素子分離膜用トレンチを形成する段階と、前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含むことを特徴とする。
【０００８】
また、本発明の他のフラッシュメモリ素子の製造方法は、半導体基板上に酸化膜、窒化膜、アモルファスカーボン膜、ＳｉＯＮ膜およびＯ−ＢＡＲＣ膜を積層してハードマスク層を形成する段階と、前記Ｏ−ＢＡＲＣ膜上にフォトレジストパターンを形成し、前記Ｏ−ＢＡＲＣ膜、前記ＳｉＯ膜、前記アモルファスカーボン膜、前記窒化膜および前記酸化膜を順次エッチングしてパターニングする段階と、前記エッチング工程によって露出した前記半導体基板をエッチングして素子分離用トレンチを形成する段階と、前記パターニングされたアモルファスカーボン膜を除去する段階と、前記トレンチ内に素子分離膜を形成する段階と、前記パターニングされた窒化膜を除去し、これにより前記素子分離膜が突出する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、前記窒化膜スペーサを除去する段階と、前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、ことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、セルフアライン方式で均一なリセスを形成することにより、限られた面積の下でフローティングゲート形成領域の幅を増大させることができ、セルフアライン方式でフローティングゲートを形成することにより、素子分離膜とのオーバーレイマージンを考慮しなくもよいため、７０ｎｍ以下のフラッシュメモリ素子を容易に実現させることができる。
【発明を実施するための最良の形態】
【００１０】
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、当該技術分野における通常の知識を有する者に本発明の範疇をより完全に知らせるために提供されるものである。なお、ある膜が他の膜または半導体基板の「上」にある、または接触している、と記載される場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することも、その間に第３の膜が介在されることも含む。
【００１１】
図１〜図１７は、本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【００１２】
図１を参照すると、半導体基板１０上に、酸化膜１２、第１窒化膜１４、アモルファスカーボン膜(amorphous carbon film)１６、ＳｉＯＮ膜１８およびＯ−ＢＡＲＣ膜２０を積層してハードマスク層１００を形成する。次いで、前記ハードマスク層１００のＯ−ＢＡＲＣ膜２０上に、素子分離膜が形成されるべき領域が開放されたフォトレジストパターン２２を形成する。
【００１３】
前記において、酸化膜１２は、第１窒化膜１４によって半導体基板１０に加えられるストレスを防止し得る厚さ、例えば７０〜９０Åの厚さを有し、別途の工程によって形成するパッド酸化膜、あるいはフラッシュメモリ素子の工程の中でもしきい値電圧イオン注入工程の際に適用するスクリーン酸化膜である。第１窒化膜１４は、１５００Å以上の厚さ、好ましくは１５００〜１７００Åの厚さに形成する。ここで、数値で限定した第１窒化膜１４の厚さは、後で形成されるフローティングゲート用ポリシリコン層が化学的機械的研磨工程の後に７００Å以上の厚さに残すのに適切な厚さであって、工程条件および実現しようとする素子によって異なる。アモルファスカーボン膜１６、ＳｉＯＮ膜１８およびＯ−ＢＡＲＣ膜２０は、工程条件および実現しようとする素子に応じて適切な厚さを設定することができるため、本発明では、厚さを数値で限定しない。フォトレジストパターン２２は、ＫｒＦ用レジストを用いて形成する。
【００１４】
図２を参照すると、前記フォトレジストパターン２２をエッチングマスクとしてＯ−ＢＡＲＣ膜２０およびＳｉＯＮ膜１８をエッチングする。
【００１５】
前記において、Ｏ−ＢＡＲＣＫ膜２０およびＳｉＯＮ膜１８は、フォトレジストパターン２２の形成の際にマスク焦点深度(Depth of Focus；ＤＯＦ)マージンのために使用される膜である。
【００１６】
前記Ｏ−ＢＡＲＣ膜２０のエッチング工程は、ＣＦ４ガス、ＣＨＦ３ガスおよびＯ２ガスの混合ガスを用いて行う。前記ＳｉＯ膜１８のエッチング工程は、ＣＦ４ガスおよびＣＨＦ３ガスの混合ガスを用いて行う。このようなエッチングガスを用いてＯ−ＢＡＲＣ膜２０およびＳｉＯ膜１８をエッチングする間、フォトレジストパターン２２も一定の厚さ除去される。
【００１７】
図３を参照すると、前記フォトレジストパターン２２をエッチングマスクとして前記アモルファスカーボン膜１６をエッチングする。
【００１８】
前記において、アモルファスカーボン膜１８のエッチング工程は、ＣＯガスとＮ２ガスの混合ガス、またはＮＨ３ガスとＯ２ガスの混合ガスを用いて行う。このようなエッチングガスを用いてアモルファスカーボン膜１８をエッチングする間、フォトレジストパターン２２も相当部分除去されて一部のみが残る。
【００１９】
図４を参照すると、前記一部残っているフォトレジストパターン２２、Ｏ−ＢＡＲＣ膜２０、ＳｉＯＮ膜１８およびアモルファスカーボン膜１６をエッチングマスクとして前記第１窒化膜１４および酸化膜１２をエッチングする。
【００２０】
前記において、第１窒化膜１４のエッチング工程は、ＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて行う。このようなガスを用いて第１窒化膜１４をエッチングする間、アモルファスカーボン膜１６上のフォトレジストパターン２２、Ｏ−ＢＡＲＣ膜２０およびＳｉＯＮ膜１８は自然に除去される。第１窒化膜１４のエッチングにより露出する酸化膜１２は、上述したように、窒化膜による半導体基板１０のストレスを防止し得るだけの薄い厚さに形成されるため、別途の酸化膜除去工程によって除去しなくても、第１窒化膜１４除去工程の際に除去でき、完全に除去されなくても、後続の工程に大きい影響を及ぼさない。
【００２１】
図５を参照すると、前記アモルファスカーボン膜１６をエッチングマスクとして前記半導体基板１０を一定の深さエッチングして素子分離膜用トレンチ２４を形成する。
【００２２】
前記において、半導体基板１０のエッチング工程は、トレンチエッチングプロファイル(trench etch profile)の傾斜角(slope angle)が８６°以下に維持されるようにＨＢｒガスおよびＯ２ガスの混合ガスを用いて行う。このようにトレンチ２４が傾いたエッチングプロファイル形状に形成されるので、トレンチの埋め込み工程の際にトレンチの内部にボイドが発生することを防止することができる。このようなガスを用いてトレンチ２４を形成する工程の間、アモルファスカーボン膜１６も一定の厚さ除去される。
【００２３】
図６を参照すると、前記トレンチ２４形成工程の後に残る前記アモルファスカーボン膜１６を除去する。
【００２４】
前記において、アモルファスカーボンの物性がフォトレジストストリップ(PR strip)工程によって容易に除去されるため、アモルファスカーボン膜１６は、フォトレジストストリップ工程によって除去する。
【００２５】
図１〜図６を参照して説明したように、トレンチ２４を形成するためにハードマスク層１００として酸化膜１２、第１窒化膜１４、アモルファスカーボン膜１６、ＳｉＯ膜１８およびＯ−ＢＡＲＣ膜２０を使用する。あるパターンを形成するとき、フォトレジストパターンを使用することが一般的であるが、素子の高集積化および小型化に伴って微細パターンの形成が求められ、フォトレジストパターンのみでは不可能であってフォトレジストパターンと共にいろいろな構造のハードマスク層を適用している。
【００２６】
本発明で適用するハードマスク層１００は、次のような特性を持っている。まず、アモルファスカーボン膜１６は、第１窒化膜１４のエッチングの際にハードマスクの役割をして良好なパターン形状の第１窒化膜１４パターンを得ることができ、半導体製造工程で一般化されたフォトレジストストリップ工程によって除去され易いという物性を持っているため、除去工程を容易に行うことができる。
【００２７】
ＳｉＯ膜１８およびＯ−ＢＡＲＣ膜２０は、フォトレジストパターン２２形成の際にマスク焦点深度マージンを向上させる役割をして良好なパターン形状のフォトレジストパターン２２を形成することができ、順次行われる工程過程中にフォトレジストパターン２２と共に自然に除去されるため、別途の除去工程を排除することができる。しかも、前述したエッチングスキーム(etch scheme)によってＯ−ＢＡＲＣ膜２０から第１窒化膜１４まで同一のエッチング装備でインシチュによってエッチングを行うことができる。
【００２８】
図７を参照すると、前記トレンチ２４が形成された結果物上に、トレンチ２４が埋め込まれるように絶縁膜２６を形成する。絶縁膜２６は、トレンチ２４の内部にボイドが発生することを抑制するために、高密度プラズマ酸化膜で形成する。また、絶縁膜２６は、トレンチ２４が傾いたエッチングプロファイル形状に形成されているため、ボイド発生なしに良好に形成される。
【００２９】
図８を参照すると、第１窒化膜１４が露出するまで化学的機械的研磨（ＣＭＰ）工程によって絶縁膜２６を研磨し、トレンチ２４内にのみ孤立状の素子分離膜２６Ａを形成する。
【００３０】
図９を参照すると、露出した第１窒化膜１４を第１窒化膜エッチング工程によって除去する。
【００３１】
前記において、第１窒化膜エッチング工程は、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学(wet chemical)溶液を用いて行う。酸化膜１２は、第１窒化膜エッチング工程中にエッチング損失を被るが、半導体基板１０をエッチング損傷(etchdamage)から保護する役割をする。第１窒化膜１４の除去によって第１窒化膜１４の高さだけ素子分離膜２６Ａが半導体基板１０上に突出する。
【００３２】
図１０を参照すると、突出した素子分離膜２６Ａを含んだ前記結果物の全面にわたって第２窒化膜２８を形成する。第２窒化膜２８は、蒸着特性上、突出した素子分離膜２６Ａの間の溝部分より突出した素子分離膜２６Ａの上端部にさらに厚く形成される。
【００３３】
図１１を参照すると、スペーサエッチング工程によって前記第２窒化膜２８およびその下部の酸化膜１２をエッチングし、突出した素子分離膜２６Ａの側壁に窒化膜スペーサ２８Ａを形成する。
【００３４】
前記において、スペーサエッチング工程は、半導体基板１０のエッチング損失(etch loss)を最小化し、窒化膜スペーサ２８Ａを均一に形成するために、半導体基板１０を構成するシリコン（Ｓｉ）に対して窒化物(nitride)および酸化物(oxide)のエッチング選択比が大きいエッチング剤、例えばＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて酸化物エッチング(oxideetch)装備で行う。突出した素子分離膜２６Ａの上端部の第２窒化膜２８は、他の部分より厚く形成され、スペーサエッチング工程完了の後にも残存し、これにより素子分離膜２６Ａのエッチング損失が発生しない。
【００３５】
図１２を参照すると、前記窒化膜スペーサ２８Ａをエッチングマスクとしたセルフアラインエッチング工程を行って半導体基板１０の活性領域の中心にリセス(recess)３０を形成する。
【００３６】
前記において、セルフアラインエッチング工程は、エッチングマスクの役割をするスペーサ窒化膜２８Ａの形状を最大限元状態に維持しながらリセス３０の深さおよび幅が全体ウェーハにわたって均一となるようにするため、半導体基板１０を構成するシリコン（Ｓｉ）に対して窒化物および酸化物のエッチング選択比が小さいエッチング剤、例えばＣｌ２ガスおよびＨＢｒガスの混合ガスを用いてポリシリコンエッチング(polysilicon etch)装備で行う。
【００３７】
一方、セルフアラインエッチング工程中に発生したポリマー(polymer)を除去し、エッチング損傷したリセス３０部分の半導体基板１０の表面を回復させるために、セルフアラインエッチング工程後にＰＥＴ(postetch treatment)工程を行うことができる。
【００３８】
通常、ドライエッチングを行うと、エッチングガスとエッチングされた膜間の反応によって様々な反応物が生成されるが、この際、生成される前記反応物のうちポリマー性残留物(residue)は、前記ＰＥＴ工程によって除去しなければならない。
【００３９】
前述したようなエッチング工程済みのシリコン基板には、シリコンの表面格子に損傷が加えられているが、前記エッチング工程済みのシリコン基板上にＰＥＴ工程を行うと、前記損傷した部分を酸化または除去することにより、シリコン基板の表面を回復させることができる。
【００４０】
図１１および図１２を参照して説明したように、スペーサエッチング工程およびセルフアライン工程によって活性領域にリセス３０を形成するので、制限された面積の下で素子分離膜２６Ａのギャップフィルマージンの減少なしにフローティングゲートの形成領域を増加させることができる。このような工程によって形成されるリセス３０は、活性領域の中心に位置しながらウェーハ全体にわたって均一な深さおよび均一な幅を持つ。このようなウェーハ全体にわたって均一なリセス３０を形成することは重要であるが、その理由は後述する。
【００４１】
図１３を参照すると、窒化膜スペーサ２８Ａおよび素子分離膜２６Ａの上端に残留する第２窒化膜２８を第２窒化膜エッチング工程によって除去する。
【００４２】
前記において、第２窒化膜エッチング工程は、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学溶液を用いて行う。酸化膜１２は、第１窒化膜エッチング工程の際に一定の厚さエッチング損失され、第２窒化膜エッチング工程の際にさらにエッチング損失されながら自然に除去される。酸化膜１２は、第２窒化膜エッチング工程中に完全に除去されなかったとしても、通常、エッチング工程の後に行われる後洗浄工程、または蒸着工程の前に行われる前洗浄工程などによって除去されるのに問題がない。
【００４３】
図１４を参照すると、前記リセス３０の形成された半導体基板１０上にトンネル酸化膜３２を形成する。
【００４４】
図１５を参照すると、トンネル酸化膜３２の形成された結果物上に、ポリシリコン膜３４を形成する。ポリシリコン膜３４は、リセス３０部分だけでなく、突出した素子分離膜２６Ａが十分覆われる厚さに形成する。
【００４５】
図１６を参照すると、化学的機械的研磨（ＣＭＰ）工程を行ってポリシリコン膜３４を素子分離膜２６Ａの上部が十分露出するまで研磨し、突出した素子分離膜２６Ａの間に孤立状のフローティングゲート膜３４Ｆを形成する。
【００４６】
前記において、孤立状のフローティングゲート膜３４Ｆは、７００Å以上の厚さに形成されるようにしなければならないが、この厚さは、前述した第１窒化膜１４の厚さに依存する。すなわち、ポリシリコン膜３４は、孤立状に作るために化学的機械的研磨工程を十分行わなければならず、これにより形成される孤立状のフローティングゲート３４Ｆは、その厚さが７００Å以上となるようにするために、前述したように第１窒化膜１４の厚さを少なくとも１５００Å以上となるようにすることが好ましい。
【００４７】
図１７を参照すると、孤立状のフローティングゲート３４Ｆの間の素子分離膜２６Ａの突出部分を酸化膜エッチング工程によって除去し、これにより素子分離膜２６Ａが完成されると共に、表面積が増加した突出構造のフローティングゲート３４Ｆが完成される。この後、図示してはいないが、誘電体膜およびコントロールゲートなど素子の構成要素を形成してフラッシュメモリ素子を製造する。
【００４８】
前記において、酸化膜エッチング工程は、素子分離膜２６Ａがウェーハ全体にわたって均一に除去されるようにして、ウェーハ全体にわたって均一な厚さのＥＦＨ(effective field oxide height)を確保し得るようにウェットエッチング方法を適用することが好ましい。酸化膜エッチング工程の際にＥＦＨの厚さをトンネル酸化膜３２から１５０Å以上の高さを保つようにして、素子の反復駆動テストの際に発生しうるサイクリングテスト欠陥(cyclingtest fail)を防止することができる。酸化膜エッチング工程は、Ｈ２Ｏ＋ＨＦおよびＮＨ４ＯＨ＋Ｈ２Ｏ＋Ｈ２Ｏのウェット化学溶液を用いて行い、あるいは工程の短縮のためにフローティングゲート３４Ｆの形成後、誘電体膜形成工程の前に行われる前洗浄(preclean)の際に前記ウェット化学溶液を用いて行うことができる。
【００４９】
図１５〜図１７を参照して説明したように、フローティングゲート３４Ｆは、マスク工程なしにセルフアライン方式で形成されるので、素子分離膜２６Ａとのオーバーレイマージンを考慮しなくてもよく、リセス３０により半導体基板１０との接触面が増加してセルパターンのサイズが小さくなっても、適正水準のセル電流を確保することができる。フローティングゲート３４Ｆがリセス３０上に形成されるため、もしリセス３０がウェーハの位置に応じて不均一に形成される場合、フローティングゲート３４Ｆの特性が変わるという問題が発生するおそれがある。このため、図１１および図１２を参照して説明した工程によってリセス３０をウェーハ全体にわたって均一に形成する。
【００５０】
上述した本発明は、具体的な実施例によって詳細に述べられたが、本発明の技術的思想の範疇内において、各種変形例または変更例に想到し得るのは、本発明の技術分野における通常の知識を有する者には明白なことであり、それらの変形例または変更例も本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００５１】
【図１】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図４】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図５】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図６】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図７】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図８】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図９】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１０】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１１】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１２】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１３】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１４】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１５】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１６】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図１７】本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００５２】
１０ 半導体基板
１２ 酸化膜
１４ 第１窒化膜
１６ アモルファスカーボン膜
１８ ＳｉＯＮ膜
２０ Ｏ−ＢＡＲ膜
２２ フォトレジストパターン
２４ トレンチ
２６ 絶縁膜
２６Ａ 素子分離膜
２８ 第２窒化膜
２８Ａ 窒化膜スペーサ
３０ リセス
３２ トンネル酸化膜
３４ ポリシリコン膜
３４Ｆ フローティングゲート
【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜用トレンチを形成する段階と、
前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、
前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、
前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、
前記窒化膜スペーサを除去する段階と、
前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項２】
半導体基板上に、酸化膜、窒化膜、アモルファスカーボン膜、ＳｉＯＮ膜およびＯ−ＢＡＲＣ膜を積層してハードマスク層を形成する段階と、
前記Ｏ−ＢＡＲＣ膜上にフォトレジストパターンを形成し、前記Ｏ−ＢＡＲＣ膜、前記ＳｉＯ膜、前記アモルファスカーボン膜、前記窒化膜および前記酸化膜を順次エッチングしてパターニングする段階と、
前記エッチング工程によって露出した前記半導体基板をエッチングして素子分離用トレンチを形成する段階と、
前記パターニングされたアモルファスカーボン膜を除去する段階と、
前記トレンチ内に素子分離膜を形成する段階と、
前記パターニングされた窒化膜を除去し、これにより前記素子分離膜が突出する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、
前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、
前記窒化膜スペーサを除去する段階と、
前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、フラッシュメモリ素子の製造方法。
【請求項３】
前記酸化膜は、しきい値電圧イオン注入用スクリーン酸化膜であることを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記Ｏ−ＢＡＲＣ膜のエッチング工程は、前記フォトレジストパターンをエッチングマスクとしてＣＦ４ガス、ＣＨＦ３ガスおよびＯ２ガスの混合ガスを用いて行い、前記エッチング工程中に前記フォトレジストパターンも一定の厚さ除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ＳｉＯＮ膜のエッチング工程は、前記フォトレジストパターンをエッチングマスクとしてＣＦ４ガスおよびＣＨＦ３ガスの混合ガスを用いて行い、前記エッチング工程中に前記フォトレジストパターンも一定の厚さ除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記アモルファスカーボン膜のエッチング工程は、前記フォトレジストパターンをエッチングマスクとしてＣＯガスとＮ２ガスの混合ガス、またはＮＨ３ガスとＯ２ガスの混合ガスを用いて行い、前記エッチング工程中に前記フォトレジストパターンも一定の厚さ除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記窒化膜のエッチング工程は前記パターニングされたアモルファスカーボン膜をエッチングマスクとしてＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて行い、前記エッチング工程中に、前記パターニングされたアモルファスカーボン膜上の前記フォトレジストパターン、前記パターニングされたＯ−ＢＡＲＣ膜、前記パターニングされたＳｉＯＮ膜および前記窒化膜のエッチングによって露出する前記酸化膜は除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記トレンチは、前記パターニングされたアモルファスカーボン膜をエッチングマスクとしたエッチング工程によって形成することを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記トレンチは、トレンチエッチングプロファイルの傾斜角が８６°以下に維持されるように、ＨＢｒガスおよびＯ２ガスの混合ガスを用いたエッチング工程によって形成することを特徴とする、請求項１、２、８のいずれか１項に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記パターニングされたアモルファスカーボン膜は、フォトレジストストリップ工程によって除去することを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記Ｏ−ＢＡＲＣ膜、前記ＳｉＯＮ膜、前記アモルファスカーボン膜および前記窒化膜を順次エッチングする工程は、同一のエッチング装備でインシチュで行うことを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記パターニングされた窒化膜は、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学溶液を用いて除去することを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記窒化膜スペーサは、前記突出した素子分離膜を含んだ前記結果物の全面にわたって窒化膜を形成した後、スペーサエッチング工程を行って形成することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記スペーサエッチング工程は、ＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて酸化物エッチング装備で行うことを特徴とする、請求項１３に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記リセスは、前記窒化物スペーサをエッチングマスクとしたセルフアラインエッチング工程を行って前記半導体基板の活性領域の中心に形成することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記セルフアラインエッチング工程は、Ｃｌ２ガスおよびＨＢｒガスの混合ガスを用いてポリシリコンエッチング装備で行うことを特徴とする、請求項１５に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記リセスを形成するエッチング工程の後にＰＥＴ工程をさらに含むことを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記窒化膜スペーサは、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学溶液を用いて除去することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
前記フローティングゲートは、前記トンネル酸化膜が形成された結果物上にポリシリコン膜を形成した後、化学的機械的研磨工程によって前記ポリシリコン膜を前記素子分離膜の上部が十分露出するまで研磨することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項２０】
前記フローティングゲート形成の後に前記素子分離膜の突出部分を除去する段階をさらに含むことを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項２１】
前記素子分離膜の突出部分除去工程は、Ｈ２Ｏ＋ＨＦおよびＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏのウェット化学溶液を用いて行うことを特徴とする、請求項２０に記載のフラッシュメモリ素子の製造方法。
【請求項１】
半導体基板に素子分離膜用トレンチを形成する段階と、
前記トレンチ内に、前記半導体基板上に一部が突出した素子分離膜を形成する段階と、
前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、
前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、
前記窒化膜スペーサを除去する段階と、
前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含むことを特徴とする、フラッシュメモリ素子の製造方法。
【請求項２】
半導体基板上に、酸化膜、窒化膜、アモルファスカーボン膜、ＳｉＯＮ膜およびＯ−ＢＡＲＣ膜を積層してハードマスク層を形成する段階と、
前記Ｏ−ＢＡＲＣ膜上にフォトレジストパターンを形成し、前記Ｏ−ＢＡＲＣ膜、前記ＳｉＯ膜、前記アモルファスカーボン膜、前記窒化膜および前記酸化膜を順次エッチングしてパターニングする段階と、
前記エッチング工程によって露出した前記半導体基板をエッチングして素子分離用トレンチを形成する段階と、
前記パターニングされたアモルファスカーボン膜を除去する段階と、
前記トレンチ内に素子分離膜を形成する段階と、
前記パターニングされた窒化膜を除去し、これにより前記素子分離膜が突出する段階と、前記突出した素子分離膜の側壁に窒化膜スペーサを形成する段階と、
前記窒化膜スペーサをマスクとしたエッチング工程によって前記半導体基板にリセスを形成する段階と、
前記窒化膜スペーサを除去する段階と、
前記リセスの形成された半導体基板上にトンネル酸化膜を形成する段階と、
前記トンネル酸化膜上にフローティングゲートを形成し、これにより前記フローティングゲートは前記リセスによって前記半導体基板との接触面が増加する段階とを含む、フラッシュメモリ素子の製造方法。
【請求項３】
前記酸化膜は、しきい値電圧イオン注入用スクリーン酸化膜であることを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記Ｏ−ＢＡＲＣ膜のエッチング工程は、前記フォトレジストパターンをエッチングマスクとしてＣＦ４ガス、ＣＨＦ３ガスおよびＯ２ガスの混合ガスを用いて行い、前記エッチング工程中に前記フォトレジストパターンも一定の厚さ除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記ＳｉＯＮ膜のエッチング工程は、前記フォトレジストパターンをエッチングマスクとしてＣＦ４ガスおよびＣＨＦ３ガスの混合ガスを用いて行い、前記エッチング工程中に前記フォトレジストパターンも一定の厚さ除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記アモルファスカーボン膜のエッチング工程は、前記フォトレジストパターンをエッチングマスクとしてＣＯガスとＮ２ガスの混合ガス、またはＮＨ３ガスとＯ２ガスの混合ガスを用いて行い、前記エッチング工程中に前記フォトレジストパターンも一定の厚さ除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記窒化膜のエッチング工程は前記パターニングされたアモルファスカーボン膜をエッチングマスクとしてＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて行い、前記エッチング工程中に、前記パターニングされたアモルファスカーボン膜上の前記フォトレジストパターン、前記パターニングされたＯ−ＢＡＲＣ膜、前記パターニングされたＳｉＯＮ膜および前記窒化膜のエッチングによって露出する前記酸化膜は除去されることを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記トレンチは、前記パターニングされたアモルファスカーボン膜をエッチングマスクとしたエッチング工程によって形成することを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記トレンチは、トレンチエッチングプロファイルの傾斜角が８６°以下に維持されるように、ＨＢｒガスおよびＯ２ガスの混合ガスを用いたエッチング工程によって形成することを特徴とする、請求項１、２、８のいずれか１項に記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記パターニングされたアモルファスカーボン膜は、フォトレジストストリップ工程によって除去することを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記Ｏ−ＢＡＲＣ膜、前記ＳｉＯＮ膜、前記アモルファスカーボン膜および前記窒化膜を順次エッチングする工程は、同一のエッチング装備でインシチュで行うことを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記パターニングされた窒化膜は、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学溶液を用いて除去することを特徴とする、請求項２に記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記窒化膜スペーサは、前記突出した素子分離膜を含んだ前記結果物の全面にわたって窒化膜を形成した後、スペーサエッチング工程を行って形成することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記スペーサエッチング工程は、ＣＦ４ガス、ＣＨＦ３ガス、Ｏ２ガスおよびＡｒガスの混合ガスを用いて酸化物エッチング装備で行うことを特徴とする、請求項１３に記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記リセスは、前記窒化物スペーサをエッチングマスクとしたセルフアラインエッチング工程を行って前記半導体基板の活性領域の中心に形成することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記セルフアラインエッチング工程は、Ｃｌ２ガスおよびＨＢｒガスの混合ガスを用いてポリシリコンエッチング装備で行うことを特徴とする、請求項１５に記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記リセスを形成するエッチング工程の後にＰＥＴ工程をさらに含むことを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記窒化膜スペーサは、ＮＨ３Ｆ＋ＨＦおよびＨ３ＰＯ４から構成されたウェット化学溶液を用いて除去することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項１９】
前記フローティングゲートは、前記トンネル酸化膜が形成された結果物上にポリシリコン膜を形成した後、化学的機械的研磨工程によって前記ポリシリコン膜を前記素子分離膜の上部が十分露出するまで研磨することを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項２０】
前記フローティングゲート形成の後に前記素子分離膜の突出部分を除去する段階をさらに含むことを特徴とする、請求項１または２に記載のフラッシュメモリ素子の製造方法。
【請求項２１】
前記素子分離膜の突出部分除去工程は、Ｈ２Ｏ＋ＨＦおよびＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏのウェット化学溶液を用いて行うことを特徴とする、請求項２０に記載のフラッシュメモリ素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
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【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２００７−８１３６７（Ｐ２００７−８１３６７Ａ）
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願番号】特願２００６−１４３９３１（Ｐ２００６−１４３９３１）
【出願日】平成１８年５月２４日（２００６．５．２４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１９年３月２９日（２００７．３．２９）
【国際特許分類】
【出願日】平成１８年５月２４日（２００６．５．２４）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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