二重ゲート構造を有する多重ビット不揮発性メモリ素子とその製造方法及び多重ビット動作のための動作方法
【課題】二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】シリコンの中央に‘U’字形状が互いに対向するハードマスクを形成した後にエッチングして、基板の中央に残されたシリコンピンを中心にその両端部にソース領域とドレイン領域とを形成し、ハードマスクを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成し、膜構造の上にポリシリコンまたは金属物質のゲート物質を蒸着し、シリコンピンの上部に蒸着されたゲート物質をエッチングして、ゲート領域を分離し、シリコンピンの上にゲートマスクを形成した後、ゲートマスクでゲート領域をパターニングし、シリコンピンにソース/ドレイン領域を形成するために不純物を注入する。
【解決手段】シリコンの中央に‘U’字形状が互いに対向するハードマスクを形成した後にエッチングして、基板の中央に残されたシリコンピンを中心にその両端部にソース領域とドレイン領域とを形成し、ハードマスクを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成し、膜構造の上にポリシリコンまたは金属物質のゲート物質を蒸着し、シリコンピンの上部に蒸着されたゲート物質をエッチングして、ゲート領域を分離し、シリコンピンの上にゲートマスクを形成した後、ゲートマスクでゲート領域をパターニングし、シリコンピンにソース/ドレイン領域を形成するために不純物を注入する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリ素子及びその製造方法に関し、より詳しくは、二重ゲートを有する多重ビット不揮発性メモリ素子とその製造方法及び多重ビット動作のための動作方法に関する。
【背景技術】
【0002】
電気的にデータのプログラム(program)/消去(erase)/読み取り(read)が可能な不揮発性記憶素子であるフラッシュメモリは高集積が可能であり、不揮発性でデータ格納性が優れるので、システムの補助メモリに使われることができ、DRAMインターフェースにも適用可能である。
【0003】
このようなフラッシュメモリは、集積率は増加させ、大きさは縮小させる方向に設計されている。ところが、既存の2次元チャンネルの素子構造を利用する場合、素子の大きさ縮小の際、漏洩電流の増加のような短チャンネル効果(short channel effect)が発生する。従って、集積化が制限されるために問題が生じる。このような短チャンネル効果を減少させるために、多重ゲートピン電界効果トランジスタ構造、MNOS(Metal Nitride Oxide Semiconductor)、MONOS(Metal Oxide Nitride Oxide Semiconductor)等の電荷トラッピングタイプ(charge trapping type)の構造、SONOS(Poly-Silicon Oxide Nitride Oxide Semiconductor)構造を使用した30nm級三重ゲート不揮発性メモリセルが製作された。しかしながら、従来のゲート構造では短チャンネル効果を十分減少させることができないという問題がある。
【0004】
また、従来の三重ゲート不揮発性メモリセルは1ビット動作するが、ビット当たりの費用を下げ、集積度を増加させるためには、セル毎に2ビット以上のデータを格納することができる多重ビット技術が切実に要求されている。
【0005】
即ち、メモリ高集積化のためには、短チャンネル効果を減少させることができるゲート構造と、セル毎に2ビット以上のデータを格納することができる多重ビット構造が必要である。
【0006】
なお、本発明に関連する技術を記載した文献として、特許文献1が挙げられる。
【0007】
【特許文献1】韓国公開特許公報特1997−0004032号
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、前述した必要性を解決するために案出したものであって、二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供することをその目的とする。
【0009】
本発明の他の目的は、二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子の多重ビット動作のためのプログラム(program)/消去(erase)/読み取り(read)の条件を提供することにある。
【課題を解決するための手段】
【0010】
前述した目的を達成するための本発明の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法は、(a)シリコン基板、下部絶縁膜及びシリコンを順次に形成するステップと、(b)前記シリコンの中央で‘U’字形状が互いに対向するように、マスクを用いてハードマスクパターンとシリコンを形成して、前記基板の中央のシリコンを中心にその両端部にソース領域とドレイン領域とが形成されたシリコンピンを形成するステップと、(c)前記ハードマスクパターンを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、前記トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成するステップと、(d)前記膜構造の上にポリシリコンまたは金属物質のゲート物質を付着させるステップと、(e)前記シリコンピンの上部に付着されたゲート物質をエッチングして前期(d)ステップで相互接合された前記ゲート領域を分離するステップと、(f)前記シリコンピンの上にゲートマスクを形成した後、前記ゲートマスクでゲート領域をパターニングするステップと、(g)前記シリコンピンにソース/ドレイン領域を形成するために不純物を注入するステップと、を含むことを特徴とする。
【0011】
そして、前記(b)ステップでのハードマスクパターンは、中心部に‘U’字形状が互いに対向されてパターニングされたH字形状であることが可能である。
【0012】
また、前記(b)ステップでは、コーナー現象(corner effect)を利用した局地的な電荷捕獲のために、ソース/ドレイン領域の連結部位でコーナーを有する形態で前記シリコンピンを形成することが可能である。
【0013】
また、前記(b)ステップでは、厚さ現象(widefin effect)を利用した局地的な電荷捕獲のために、位置によって前記シリコンピンの幅を異なるように形成することが可能である。
【0014】
一方、前記(c)ステップのトンネリング酸化膜成長の際、非対称的な厚さを有するトンネリング酸化膜を成長させるために、注入角度を調節して、前記シリコンピンを中心に両側に追加のマスク形成作業なしに酸素イオン(oxygen ion)を注入した後、酸化過程を利用することができる。
【0015】
また、前記(c)ステップのトンネリング酸化膜成長の際、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために互いに異なる誘電定数を有するhigh-k物質を前記シリコンピンを中心にした両面に追加的なマスク形成作業なしに各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することができる。
【0016】
前記high-k物質は、Al2O3、ZrO2、HfO2のうち、いずれか1つであり、前記シリコンピンを中心にした両面に蒸着される2つのhigh-k物質間の誘電定数の比を調節して各ビット間のスレッショルド電圧差を調節可能である。
【0017】
そして、前記high-k物質を傾斜するように蒸着する場合、前記シリコン基板を金属蒸着装備に傾斜するように挿入したり、または、前記シリコン基板を装着させたチャックを回して蒸着させる方法を利用することができる。
【0018】
そして、前記(c)ステップでの電荷捕獲膜は、前記トンネリング酸化膜の上に窒化膜及び制御酸化膜を順次に付着させてONO(Oxide/Nitride/Oxide)構造で形成することが可能である。
【0019】
前記(c)ステップでの電荷捕獲膜は、シリコン、ゲルマニウム、金属ナノクリスタル(nano crystal)のうち、いずれか1つ以上を利用してフローティングゲートメモリ(Floating Gate Memory)構造を形成することが可能である。
【0020】
一方、前記(d)ステップの二重ゲート形成のための不純物注入ステップでは、(d−1)非対称的な仕事関数を有する二重ゲート形成のためにドーピングされていないゲート物質を蒸着した後、追加的なマスクの形成作業なしに、注入角度を調節して、前記シリコンピンを中心とした一側のゲートにn+タイプの不純物を注入し、注入角度を調節して、前記シリコンピンを中心にした他側ゲートにはp+タイプの不純物を注入することができる。
【0021】
ここで、前記ゲート物質はポリシリコンであり、前記n+タイプ不純物はAsまたはPであり、前記p+タイプ不純物はBまたはBF2であることが可能である。
【0022】
また、前記不純物を注入の際、イオンが二重ゲートを通過して前記シリコン基板まで到達するチャネリング(Channeling)効果を除去するために、前記二重ゲート上に遮断酸化層(Screen Oxide)を付着させ、イオンを注入した後、前記遮断酸化層をまた除去するステップを更に含むことが可能である。
【0023】
一方、前記(d)ステップの二重ゲート形成のための金属物質注入ステップでは、(d−2)非対称的な仕事関数を有する二重ゲート形成のために互いに異なる仕事関数を有する金属物質を、前記シリコンピンを中心にした両面に各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することができる。
【0024】
ここで、前記互いに異なる仕事関数を有する金属物質は相互仕事関数差が大きいことが可能であり、前記互いに異なる仕事関数を有する金属物質として、仕事関数が5eV以上の金属物質と、仕事関数が4eV以下の金属物質を各々蒸着することが可能である。
【0025】
そして、前記(d−2)ステップで金属物質を傾斜するように蒸着する場合、前記シリコン基板を金属蒸着装備に傾斜するように挿入したり、または、前記シリコン基板を装着させたチャックを回して蒸着する方法を利用したことが可能である。
【0026】
また、前記(d−2)ステップで互いに異なる仕事関数を有する二重ゲートを形成するためにドーピングされていないゲート物質と前記金属物質を順次に蒸着した後、不純物の注入角度を調節して(Large Angle Tilted Implantation)、前記シリコンピンを中心にして両側にn型またはp型の互いに異なるタイプの不純物を注入し、後続の熱工程をすることが可能である。
【0027】
また、前記(d−2)ステップにおいて互いに異なる仕事関数を有する二重ゲートを形成するためにドーピングされていないゲート物質を蒸着した後、まず不純物の注入角度を調節して前記シリコンピンを基準にした両側に互いに異なるタイプの不純物を注入し、前記ゲート物質の上に前記金属物質を付着させた後、後続の熱工程を通じて異なる仕事関数を有するシリサイドを形成することが可能である。
【0028】
また、前記(d−2)ステップにおいて互いに異なる仕事関数を有する二重ゲートを形成するためにnタイプ及びpタイプで注入角度を調節してドーピングしたゲート物質にニッケルを付着させた後、後続の熱工程でNiSiを形成して、一側には4eVの仕事関数を有する金属電極を形成し、他側には5eVの仕事関数を有するシリサイド電極を形成させることが可能である。
【0029】
一方、前記(d)ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、n+タイプの高濃度のnタイプ不純物を薄い等価トンネリング酸化膜を成長させる二重ゲートが形成されるシリコンピンに注入角度を調節して深く注入した後、p−タイプの低濃度を有するpタイプ不純物を注入角度を調節して厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに深く注入し、p+タイプの高濃度を有するpタイプ不純物を注入角度を調節して同一ゲートが形成されるシリコンピンに薄く注入することが可能である。
【0030】
ここで、前記(d)ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、p+タイプの高濃度のpタイプ不純物を薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに注入角度を調節して深く注入した後、n−タイプの低濃度を有するnタイプ不純物を注入角度を調節して厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに深く注入することができる
【0031】
そして、前記非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために不純物を注入するステップにおいて、イオンが二重ゲートを通過して前記シリコン基板まで到達するチャネリング(Channeling)効果を除去できるように前記二重ゲートの上に遮断酸化層(Screen Oxide)を蒸着しイオンを注入した後、前記遮断酸化層をまた除去するステップを更に含むことが可能である。
【0032】
一方、前記(g)ステップのソース/ドレイン領域形成のための不純物注入ステップは、非対称的なソース/ドレイン領域を形成するために前記シリコンピンを中心にしてソース/ドレイン領域を形成する一側方向のみに追加的なマスクの形成作業なしに各々の不純物を注入することができる。
【0033】
一方、前述の目的は、本発明の別の観点によれば、請求項1の不揮発性メモリ素子の製造方法により製作された二重ゲート構造を有する多重ビット不揮発性メモリ素子によっても達成されることができる。
【0034】
また、前述の目的は、本発明の更に他の観点によれば、請求項1の製造方法によりシリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に電子を注入するプログラム(program)動作の際、電子を捕獲しようとするソースまたはドレインに高電圧を印加して熱電子(hot electron)を発生させ、ゲート電圧を通じて発生された熱電子をゲート側に引き寄せて前記電子をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲することを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0035】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に捕獲された電子の消去(earse)動作の際、電子を消去しようとするソースまたはドレインに高電圧を印加し、前記ゲートにマイナス(−)電圧を印加してトンネリングにより発生された正孔(hole)をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲させ、捕獲された前記正孔をプログラム動作の際、捕獲されていた電子と結合させて消去する方法を利用した二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0036】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に捕獲された電子の読み取り(read)動作の際、前記電子が捕獲されている位置によって正方向の読み取り(normal direction read;VD>VS)条件と逆方向の読み取り(reverse direction read;VD<VS)条件間のスレッショルド電圧の値が異なることを利用した二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0037】
ここで、前記ドレイン側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合、プログラムの動作電圧(VD>VS)と反対方向である逆方向の読み取り(reverse direction read;VD<VS)条件を利用し、前記ソース側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合にはプログラムの動作電圧(VD<VS)と反対方向である正方向の読み取り(normal direction read;VD>VS)条件を利用することが可能である。
【0038】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に連結された二重ゲート、前記シリコンチャンネルに対称的(symmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て用いて2ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0039】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に連結した二重ゲート、前記シリコンチャンネルに非対称的(asymmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向(normal)または逆方向読み取り(reverse direction read)条件のうち、いずれか1つのみを利用して2ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0040】
ここで、前記読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て利用して3ビット動作具現が可能である。
【0041】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に分離されたりまたは、非対称的な仕事関数を有する二重ゲート、前記シリコンチャンネルに対称的(symmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て利用して4ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0042】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に分離されたりまたは、非対称的な仕事関数を有する二重ゲート、前記シリコンチャンネルに非対称的(asymmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向(normal)または逆方向読み取り(reverse direction read)条件のうち、いずれか1つのみを利用して4ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0043】
ここで、前記読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て利用して5ビット動作具現が可能である。
【発明の効果】
【0044】
本発明に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法は、その工程が簡単で、再現性が高くて、3次元構造のFinFET構造を利用することによって、高密度集積が可能である。さらに、既存のシリコン素子製作工程と互換可能であるという長所を有しているという効果がある。
【0045】
また、多重ビット素子を製作することができ、素子の性能を向上させることができ、メモリ素子の大きさを持続的に縮めることができるため、次世代のメモリ開発に大きく寄与できる効果がある。さらに、多重ビット素子を高密度集積できるので、メモリ素子の大きさを持続的に縮めることができ、その結果、テラ級メモリの開発が可能であるので、半導体産業の全般に亘って波及効果が大きい。
【発明を実施するための最良の形態】
【0046】
以下では、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。
【0047】
図1a乃至図1gは、本発明に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法を順次に示す工程透視図である。
【0048】
図1aを参照すれば、二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造のために、シリコン基板1、下部絶縁膜2、シリコン3及びハードマスク4を順次に積層する。ここで、ハードマスク4は後に行われるシリコン異方性エッチングの際、エッチングされない物質から構成される。
【0049】
図1bを参照すれば、ハードマスク4パターンをマスクにしてシリコン3を異方性エッチングして、チャンネルが形成されるシリコンピン3とソース/ドレインが形成されるシリコン領域のパターンを形成する。これによって、平面図から見て、基板の中央でU字型が互いに対向するパターンが除去されてシリコンピン3が“H”形状で形成される。したがって、チャンネルの幅が位置によって異なり、中心部位のチャンネル幅がソースやドレイン側のチャンネル幅より狭くなる。
【0050】
図1cを参照すれば、ハードマスク4を除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、電子の捕獲のために窒化膜と制御酸化膜を順次に蒸着させる。このように、トンネリング酸化膜と窒化膜及び制御酸化膜が順次に蒸着された構造(以下、‘ONO(Oxide/Nitride/Oxide)構造’と称する)は電子の捕獲のための膜構造であって、シリコンピン3と以後の工程で形成されるゲートとの間に形成させるようにする。
【0051】
また、同一な厚さのトンネリング酸化膜を成長させる方法の他にも、非対称的な厚さを有するトンネリング酸化膜を成長させるために、厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に酸素イオン(oxygen ion)の注入角度を調節して酸素イオン(oxygen ion)を注入して、シリコンピン3を酸化する方法を利用することが可能である。この際、注入角度は45゜以上であることが可能である。
【0052】
また、同一な厚さのトンネリング酸化膜を成長させる方法の他にも、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために、互いに異なる誘電定数を有するhigh-k(高い誘電定数)物質を前記シリコンピン3を中心にしたシリコンピン3の両面に各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することが可能である。この際、蒸着角度は45゜以上としてよい。
【0053】
high-k物質としては、Al2O3、ZrO2、HfO2などを使用することができ、使われる2つのhigh-k物質の誘電定数比が大きいものが好ましい。そして、high-k物質を傾斜するように蒸着する代わりに、基板をhigh-k物質蒸着装置に傾斜するように挿入したり、または、基板を装着させたチャックを回す方法を使用することができる。
【0054】
また、電子の捕獲のために、窒化膜を利用するONO構造の代わりに、シリコン、ゲルマニウム、金属ナノクリスタル(nano crystal)を利用したフローティングゲートメモリ(floating gate memory)構造を使用することが可能である。
【0055】
図1dを参照すれば、ゲート物質5を蒸着した後、同一な仕事関数を有する二重ゲートを形成するために不純物を注入する。
【0056】
ゲート形成のために不純物を注入するステップにおいて非対称的な仕事関数を有する二重ゲート形成のために、ドーピングされていないゲート物質5を蒸着した後、n+タイプの不純物を注入角度を調節して、選択された一側のゲートに追加的なマスク作業なしに注入する。p+タイプの不純物を注入角度を調節して、n+タイプと反対側のゲートに追加的なマスク作業なしに注入するステップで不純物を注入することが可能である。この際、注入角度は45゜以上とすることが可能である。
【0057】
この際、ゲート物質5はポリシリコンを使用し、nタイプの不純物はAsまたはPを注入し、pタイプの不純物はBまたはBF2を注入することが好ましい。
【0058】
そして、不純物注入の際、イオンがゲートを通過して基板まで到達するチャネリング効果を除去するために、遮断酸化層(screen oxide)を前記ゲート上に蒸着した後、前記互いに異なるタイプの不純物イオンを注入し、また前記遮断酸化層を除去するステップを含むことが可能である。
【0059】
また、ゲートを形成するステップにおいて、非対称的な仕事関数を有する二重ゲート形成のために互いに異なる仕事関数を有する金属物質を前記シリコンピン3を中心にした両面に各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することが可能である。この際、蒸着角度は45゜以上のものが可能であり、シリコンピン3を中心にして各々蒸着される2つの金属物質は仕事関数差が大きいことが好ましい。
【0060】
一例として、シリコンピン3を中心にして、一側は4eV以下の仕事関数を有する金属を蒸着させ、他側は5eV以上の仕事関数を有する金属を蒸着させる。
【0061】
この場合にも金属物質を傾斜するように蒸着する代わりに、基板を金属蒸着装置に傾斜するように挿入したり、または、基板を装着させたチャックを回す方法を使用することができる。
【0062】
この際、ドーピングされていないポリシリコンと金属を順次に蒸着した後、不純物注入角度を調節して(Large Angle Tilted Implantation)、シリコンピン3を中心にして両側にn型またはp型の互いに異なるタイプの不純物を注入した後、後続の熱工程を使用することができる。
【0063】
この際、ドーピングされていないポリシリコンを蒸着した後、先に不純物注入角度を調節してシリコンピン3を基準としてゲート物質であるポリシリコンの両側に互いに異なるタイプの不純物を注入し、ゲート物質であるポリシリコンの上に金属を蒸着した後、後続熱の工程を通じて互いに異なる仕事関数を有するシリサイドを形成することができる。
【0064】
例えば、注入角度を調節して、nタイプ及びpタイプのゲートをドーピングしたポリシリコンにニッケルを蒸着した後、後続の熱工程でNiSiを形成することによって、一側には4eVの仕事関数を有する金属電極を形成し、他側には5eVの仕事関数を有するシリサイド電極を形成することができる。
【0065】
また、ゲート形成のために不純物を注入するステップにおいて、非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、注入角度を調節して、n+タイプの高濃度のnタイプ不純物を深く注入する。そして、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、p−タイプの低濃度のpタイプ不純物を深く注入する。そして、注入角度を調節して、同一ゲートが形成されるシリコンピン3に、p+タイプの高濃度のpタイプ不純物を薄く注入することが可能である。この際、各不純物の注入角度は45゜以上のものが可能である。このように、p−とp+で二重注入(dual implantation)されたPMOS界面でのゲートドーピング濃度は、充分な濃度とエネルギーのn+タイプで注入されたNMOSに比べて低い。そのため、poly空乏現象(depletion effect)が大きく起って、PMOSのゲートの等価トンネリング酸化膜厚さがNMOSに比べて厚くなる。
【0066】
逆に、非対称的な等価トンネリング酸化膜と対称的な仕事関数を有する二重ゲート形成のために、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、注入角度を調節して、p+タイプの高濃度のpタイプ不純物を深く注入した後、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、n−タイプの低濃度のnタイプ不純物を深く注入し、注入角度を調節して、同一ゲートが形成されるシリコンピン3に、n+タイプの高濃度のnタイプ不純物を薄く注入する方法を使用することができる。
【0067】
図1eを参照すれば、化学的、機械的研磨方法を通じてシリコンピン3の上部に残されたゲート物質5をエッチングすることによって接合されていたゲートを分離させる。ゲート領域を形成するためにゲートマスク6をパターニングする。
【0068】
図1fを参照すれば、パターニングされたゲートマスク6を利用してゲート領域を形成する。この際、トンネリング酸化膜の成長時にシリコン領域3に形成された酸化膜を利用してゲート物質5を選択的にエッチングすることができる。
【0069】
次に、ソース/ドレイン領域形成のために不純物を注入する。
【0070】
この際、非対称的なソース/ドレイン領域を形成するためにソース/ドレイン領域を基準として一側方向からのみ不純物を注入する方法を利用することができ、注入角度は45゜以下のものが可能である。
【0071】
このような過程により、図1gに示すように、本発明の一実施形態に係る二重ゲートを有する多重ビット不揮発性メモリ素子を製作することが可能になる。
【0072】
図2a乃至図2cは、本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の2ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【0073】
まず、図2aには、シリコンピン23がH字型に形成され、このようなシリコンピン23のコーナーを二重ゲート25が覆いかぶせ、二重ゲート25とシリコンピン23との間にONO(Oxide/Nitride/Oxide)構造を形成することによって、電荷が捕獲(trap)される2ビット不揮発性メモリ素子の断面図が示されている。
【0074】
この構造では、シリコンピン23のコーナーに電界(E-field)が集中される現象(corner effect)と、シリコンピン23が厚いほどホットキャリア注入(hot carrier injection)がよりたくさん起こる現象とを利用した熱電子注入(hot electron injection)を利用することによって、プログラム(program)動作の際、シリコンピン23のコーナー2A、2B、2C、2Dに電子が局地的に捕獲される特徴を有している。
【0075】
二重ゲート25には同一の電圧が印加される。ドレイン23b側のシリコンコーナー2C、2Dに電子が捕獲される場合をBit1、ソース23a側のシリコンコーナー2A、2Bに電子が捕獲される場合をBit2と定義する。
【0076】
図2bを参照すれば、動作のためのプログラム(program;P)/消去(erase;E)/読み取り(read;R)条件を説明した図表である。パラメータを定義すれば次の通りである。
【0077】
−プログラム(Program)動作のために二重ゲート25にかかる電圧をVWPと定義する。
−プログラム(Program)動作のためにソース23aまたはドレイン23bにかかる電圧をVBPと定義する。
−消去(Erase)動作のために二重ゲート25にかかる電圧をVWEと定義する。
−消去(Erase)動作のためにソース23aまたはドレイン23bにかかる電圧をVBEと定義する。
−読み取り(Read)動作のために二重ゲート25にかかる電圧をVWRと定義する。
−読み取り(Read)動作のためにソース23aまたはドレイン23bにかかる電圧をVDDと定義する。
【0078】
ここで、プログラム(program)動作は、熱電子を捕獲したい所(ドレインまたはソース側)に高いVBP電圧を掛けてやることによって熱電子(hot electron)を発生させ、高いゲート電圧をかけてやることによって発生された熱電子(hot electron)が二重ゲート25側に引き寄せられることにより、電子をソース23aまたはドレイン23b側シリコンコーナーの窒化膜に捕獲される方法を利用する。
【0079】
消去(Erase)動作は高いVBE電圧を電子を捕獲したい所(ドレインまたはソース側)に高いVBE電圧をかけてやり、二重ゲート25にマイナス(minus)電圧をかけてやって、band-to-band(BTB)トンネリング(tunneling)により発生された電子を二重ゲート25側に引き寄せてソース23aまたはドレイン23b側のシリコンコーナーの窒化膜に捕獲されるようにすることによって、既存の捕獲されている電子と再結合(recombination)する方法を利用する。
【0080】
読み取り(Read)動作は、正方向(normal direction read(VD>VS))と逆方向(reverse direction read(VD<VS))に区分されることができる。ドレイン23b側のシリコンコーナー2C、2Dに電子が捕獲されたBit1を読み取るためには、プログラム(program)の動作電圧(VD>VS)と反対方向の逆方向読み取り(reverse direction read)を利用する。ソース23a側のシリコンコーナー2A、2Bに電子が捕獲されたBit2を読み取るためにはプログラム(program)動作電圧(VD<VS)と反対方向である正方向読み取り(normal direction read)方式を利用する。
【0081】
プログラム(Program)動作を通じて電子が捕獲された領域にグラウンド(ground)電圧を印加し、電子が捕獲されていない領域に動作電圧(VDD)をかけてやる場合のスレッショルド電圧をVTR2とし、プログラム(program)以前のスレッショルド電圧をVTR1とする時と、プログラム(program)動作を通じて電子が捕獲された領域に動作電圧(VDD)をかけてやり、電子が捕獲されていない領域にグラウンド(ground)電圧を印加する場合のスレッショルド電圧をVTN2とし、プログラム(program)以前のスレッショルド電圧をVTN1とする場合、下記の数式を満たす方式を利用する。
【0082】
VTR2−VTR1>VTN2−VTN1 数式1
【0083】
このような原理はホットキャリア現象(hot carrier effect)が生じたかどうかを決定するための「ソース/ドレイン交換(swapping)」という方法でよく知られている。ゲート電圧(VWR)は読み取り(read)動作のための電圧なので熱電子の注入のために使われていたVWPよりはその大きさが小さい。
【0084】
図2cを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフが図示されている。ここでは、bit2に該当するソース23a側のシリコンコーナー2A、2Bに捕獲される電子の量がbit1に該当するドレイン23b側のシリコンコーナー2C、2Dに捕獲される電子の量より少ないものと仮定する。
【0085】
したがって、論理“00”は、ソース23a側のシリコンコーナー2A、2B及びドレイン23b側のシリコンコーナー2C、2Dの酸化膜界面または窒化膜に捕獲された電子の量が非常に少ないので、消去(erase)状況と類似なスレッショルド電圧を呈することになる。また、ドレイン23bとソース23a側のドーピングプロファイル(doping profile)と電子捕獲状況が同一であるので正方向読み取り(normal direction read)と逆方向読み取り(reverse direction read)で同一なスレッショルド電圧を呈することになる。
【0086】
論理“01”は、bit2に該当するソース23a側のシリコンコーナー2A、2Bの酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD<VS)に相当する。スレッショルド電圧の増加は、正方向読み取り(normal direction read(VD>VS))の場合が逆方向読み取り(reverse direction read(VD<VS))の場合より大きい。
【0087】
論理“10”は、bit1に該当するドレイン23b側のシリコンコーナー2C、2Dの酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD>VS)に相当する。スレッショルド電圧の増加は、正方向読み取り(normal direction read(VD>VS))の場合より逆方向読み取り(reverse direction read(VD<VS))の場合が大きい。また、bit1に該当するドレイン23b側のシリコンコーナー2C、2Dに捕獲される電子の量がbit2に該当するソース23a側のシリコンコーナー2A、2Bに捕獲される電子の量より多いので、論理“10”の スレッショルド電圧は、論理“01”に比べて高い。
【0088】
論理“11”はbit1とbit2に該当するドレイン23bとソース23a側のシリコンコーナー2A、2B、2C、2Dの酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、スレッショルド電圧は、最も高くなる。また、bit1に該当するドレイン23b側のシリコンコーナー2C、2Dに捕獲される電子の量がbit2に該当するソース23a側のシリコンコーナー2A、2Bに捕獲される電子の量より多いので、正方向読み取り(normal direction read(VD>VS))の場合より逆方向読み取り(reverse direction read(VD<VS))の場合の方が、スレッショルド電圧の増加が大きい。
【0089】
したがって、図2aのメモリ構造を利用した2−ビットオペレーション(operation)のためには論理“00”の読み取りの際、正方向(normal)または逆方向(reverse direction read)条件を利用し、論理“01”を読み取る場合には正方向読み取り(normal direction read)条件を、論理“10”及び論理“11”を読み取る場合には逆方向読み取り(reverse direction read)条件を利用することで、各論理の区別を容易にすることができる。
【0090】
図3a乃至図3cは、本発明の実施形態に係る二重ゲート構造の局地的な電荷捕獲と正方向読み取り(normal direction read)条件のみを利用した2ビットの不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【0091】
まず、図3aには、シリコンピン33がH字型に形成され、このようなシリコンピン33のコーナーを二重ゲート35が覆いかぶせ、二重ゲート35とシリコンピン33との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造を形成することによって、電荷が捕獲される2−ビット不揮発性メモリ素子の断面図が示されている。
【0092】
図示された2−ビット不揮発性メモリ素子の構造は二重ゲート35に同一の電圧がかかっている構造であって、図2aと類似の構造であるが、ソース33aとドレイン33b領域が非対称(asymmetric)に形成されているので、ドレイン33b領域のみシリコンピン33のコーナーに電荷が捕獲される現象(corner effect)を利用しており、ドレイン33b側のシリコンピン33がソース33a側のシリコンピン33より厚く形成されているので、ホットキャリア注入(hot carrier injection)がより多く起こることになっている。
【0093】
したがって、bit1に該当するドレイン33b側の接合点(junction edge;3C、3D)である局地的な酸化膜界面または窒化膜に捕獲される電子の量は、bit2に該当するソース33a側接合点(junction edge;3a、3b)である酸化膜界面または窒化膜に捕獲される電子の量より多い。
【0094】
図3bを参照すれば、図3aに図示された不揮発性メモリ素子の動作のためのプログラム(program;P)/消去(erase;E)/読み取り(read;R)条件を説明した図表である。ここで、パラメータと動作原理は図2bに説明した内容と同一である。
【0095】
図2aの構造がソース23aとドレイン23b側の接合点(2A、2B、2C、2D)である酸化膜界面または窒化膜に捕獲される電子の量の差が大きくない対称(symmetric)的なソース/ドレイン構造であるのに対して、図3aの構造はドレイン33b側に捕獲される電子の量とソース33a側に捕獲される電子の量の差が大きい非対称(asymmetric)的なソース/ドレイン構造である。そのため、正方向及び逆方向の両方を利用した2−読み取り条件(read condition)ではなく、1−読み取り条件(read condition)である正方向読み取り(normal direction read)のみを利用することによって、読み取る全体速度を上げることができる。
【0096】
図3cを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフが図示されている。ここでは、bit2に該当するソース33a側の接合点3A、3Bの局地的な酸化膜界面または窒化膜に捕獲される電子の量が、bit1に該当するドレイン33b側の接合点3C、3Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量より少ないと仮定する。
【0097】
すると、論理“00”では、ソース33a側の接合点3A、3B及びドレイン33b側の接合点3C、3Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量が非常に少ないため、消去(erase)状況と類似の素子全体のスレッショルド電圧を呈することになる。
【0098】
論理“01”では、bit2に該当するソース33a側の接合点3a、3bの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。従って、読み取り動作の際、論理“01”でのスレッショルド電圧は、論理“00”に比べて高い。
【0099】
論理“10”では、Bit1であるドレイン33bの側接合点3C、3Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。bit1に該当するドレイン33b側のシリコンコーナーに捕獲される電子の量は、コーナー効果(corner effect)及びワイドフィン効果(wide fin effect)により、Bit2に該当するソース33a側のシリコンコーナーに捕獲される電子の量より多い。従って、論理“10”でのスレッショルド電圧は、論理“01”に比べて高い。
【0100】
論理“11”は、bit1とbit2に該当するドレイン33bとソース33a側の接合点3A、3B、3C、3Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、最も大きいスレッショルド電圧の増加を呈することになる。
【0101】
したがって、前述のような不揮発性メモリ素子の構造は、ソース33a側とドレイン33b側の接合点3A、3B、3C、3Dに捕獲される電子の量の差を大きくする非対称的な(asymmetric)ソース/ドレイン構造を利用して正方向読み取り(normal direction read)を利用することによって、既存の2−読み取り条件(read condition)を利用する場合より読み取り速度を向上させることができるという長所を有している。
【0102】
図4a乃至図4cは、本発明の実施形態に局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の3ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【0103】
まず、図4aは、図3aに図示された構造と同様に、シリコンピン43がH字型で形成され、このようなシリコンピン43のコーナーを二重ゲート45が覆いかぶせ、二重ゲート45とシリコンピン43との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、非対称(asymmetric)的に形成されたソース/ドレイン構造とを利用して電子が捕獲される3−ビット不揮発性メモリ素子の断面図である。
【0104】
図4bを参照すれば、動作のためのプログラム(program;P)/消去(erase;E)/読み取り(read;R)条件を説明した図表が図示されている。ここでのパラメータと動作原理は、図2bに説明した内容と同様に、2−読み取り条件(read condition)である正方向(normal direction read)と逆方向読み取り(reverse direction read)方式を利用する。
【0105】
これによれば、図4aに図示された不揮発性メモリ素子の構造は非対称的なソース/ドレイン構造であるため、ドレイン43b側に捕獲される電子の量とソース43a側に捕獲される電子の量の差を大きくすることができ、2−読み取り条件(read condition)を利用することによって、3−ビット動作(operation)をすることができる。
【0106】
図4cを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフである。ここでは、bit2に該当するソース43a側の接合点4A、4Bの局地的な酸化膜界面または窒化膜に捕獲される電子の量が、bit1に該当するドレイン43b側の接合点4C、4Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量より少ない。
【0107】
したがって、論理“00”は、ソース43aとドレイン43b側の接合点4A、4B、4C、4Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量が非常に少ないため、消去(erase)状況と類似の素子全体のスレッショルド電圧を呈することになる。この際、ドレイン43bとソース43a側のドーピングプロファイル(doping profile)が異なる非対称的な構造を利用することによって、論理“100”の正方向読み取り(normal direction read)条件と論理“000”の逆方向読み取り(reverse direction read)条件で互いに異なるスレッショルド電圧を呈することになる。
【0108】
論理“01”は、bit2のソース43a側の接合点4A、4Bの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD<VS)に相当する。この場合、スレッショルド電圧の増加は、論理“101”の正方向読み取り(normal direction read(VD>VS))の場合の方が、論理“001”の逆方向読み取り(reverse direction read(VD<VS))の場合より大きい。
【0109】
論理“10”は、Bit1のドレイン43b側の接合点4C、4Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD>VS)に相当する。この場合、スレッショルド電圧の増加は、論理“110”の正方向の読み取り(normal direction read(VD>VS))の場合より、論理“010”の逆方向読み取り(reverse direction read(VD<VS))の場合の方が大きい。また、コーナー効果(corner effect)及びシリコンピンの厚さ効果(wide fin effect)により、bit1に該当するドレイン43b側のシリコンコーナー4C、4Dに捕獲された電子の量が、bit2に該当するソース43a側のシリコンコーナー4A、4Bに捕獲された電子の量より多い。従って、スレッショルド電圧は、論理“10”の場合の方が、論理“01”の場合よりも高く、論理“10”でのスレッショルド電圧の量は図2cのスレッショルド電圧差より大きい。
【0110】
論理“11”は、bit1とbit2に該当するドレイン43bとソース43a側の接合点4A、4B、4C、4Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、スレッショルド電圧の増加は最も大きくなる。また、bit1に該当するドレイン43b側の接合点4C、4Dに捕獲される電子の量がbit2に該当するソース43a側の接合点4A、4Bに捕獲される電子の量より多い。従って、論理“111”の正方向読み取り(normal direction read(VD>VS))の場合より、論理“011”の逆方向読み取り(reverse direction read(VD<VS))の場合が、スレッショルド電圧の増加は大きい。
【0111】
したがって、前述のように動作する3−ビット不揮発性メモリ素子は、ソース43a側とドレイン43b側の接合点4A、4B、4C、4Dに捕獲される電子の量の差を大きくする非対称(asymmetric)的なソース/ドレイン構造と、正方向の読み取り及び逆方向の読み取り条件を利用することによって、3−ビット動作特性を表すことができる。
【0112】
図5a及び図5bは、本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の4ビットの不揮発性メモリ素子の断面図及び動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【0113】
図5aを参照すれば、図示された不揮発性メモリ素子は、シリコンピン53がH字型で形成され、このようなシリコンピン53のコーナーを二重ゲート55a、55bが覆いかぶせ、二重ゲート55a、55bとシリコンピン53との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、対称(symmetric)的で形成されたソース/ドレイン構造とを利用して電子が捕獲される4−ビットの不揮発性メモリ素子の断面図である。
【0114】
このような4−ビットの不揮発性メモリ素子は、図2aと同一な構造であるが、各々の二重ゲート55a、55bに互いに異なる電圧を印加できる構造である。したがって、ゲート(1)55aのドレイン53b側のシリコンコーナー5Cの酸化膜界面または窒化膜に電子が捕獲される場合をBit1、ゲート(1)55aのソース53a側のシリコンコーナー5Aの酸化膜界面または窒化膜に電子が捕獲される場合をBit2、ゲート(2)55bのドレイン53b側のシリコンコーナー5Dの酸化膜界面または窒化膜に電子が捕獲される場合をBit3、ゲート(2)55bのソース53a側のシリコンコーナー5Bの酸化膜界面または窒化膜に電子が捕獲される場合をBit4と定義する。
【0115】
図5bを参照すれば、図5aに図示された不揮発性メモリ素子の動作のためのプログラム(program;P)/読み取り(read;R)条件を説明した図表である。ここで、パラメータを定義すれば次の通りである。
【0116】
−ゲート(1)55aのスレッショルド電圧をVT1と定義する。
−ゲート(2)55bのスレッショルド電圧をVT2と定義する。
−Program動作のためにゲート(1)55aにかかる電圧をVWP1と定義する。
−Program動作のためにゲート(2)55bにかかる電圧をVWP2と定義する。
−Program動作のためにドレイン53bまたはソース55aにかかる電圧をVBPと定義する。
−Read動作のためにゲート(1)55aにかかる電圧をVWR1=VT1+VDDと定義する。
−Read動作のためにゲート(2)55bにかかる電圧をVWR2=VT2+VDDと定義する。
−Read動作のためにドレイン53bまたはソース53aにかかる電圧をVDDと定義する。
【0117】
図2aの構造と同様に、ソース53a及びドレイン53b側の接合点(junction edge;5A、5B、5C、5D)の局地的な酸化膜界面または窒化膜に捕獲される電子の量の差が大きくない対称(symmetric)的なソース/ドレイン構造を利用する。従って、bit1とbit2、bit3とbit4の各々を区分するに、2−読み取り条件(read condition)の正方向読み取り(normal direction read)条件と逆方向読み取り(reverse direction read)条件を全て利用することによって、各論理値のVT−windowを広めた。
【0118】
したがって、図5aに図示された4−ビット不揮発性メモリ素子は、ゲート(1)55aとゲート(2)55bにかかる電圧を調節できるので、ゲート(1)55aのソース53a側に捕獲される電子の量とゲート(2)55bのソース53a側に捕獲される電子の量を区分することによって4−ビット動作特性を表す。また、対称的なソース/ドレイン構造を利用してbit1とbit2、bit3とbit4を区別し難いという問題を解決するために、正方向の読み取り(normal direction read)条件と逆方向の読み取り(reverse direction read)条件を利用することによって、各論理を容易に区別した。
【0119】
ゲート(1)55aにより調節されるbit1とゲート(2)55bにより調節されるbit3、またはゲート(1)55aにより調節されるbit2とゲート(2)55bにより調節されるbit4のスレッショルド電圧の差を大きくするために、厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン53に酸素イオン(oxygen ion)注入を通じて非対称的なトンネリング酸化膜厚さを有するようにする方法、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために互いに異なる誘電定数を有するhigh-k物質をシリコンピン53の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法、非対称的なトンネリング酸化膜を形成するために両側ゲートのドーピングプロファイル(doping profile)を異にしてポリ空乏現象(poly depletin effect)を利用する方法などを使用することができる。また、互いに異なる仕事関数を有する非対称(asymmetric)的な二重ゲート構造を利用して互いに異なるスレッショルド電圧を有するようにするために、一側ゲートにはn+タイプの不純物を注入角度を調節して注入し、他側ゲートには追加的なマスク作業なしにp+タイプの不純物を注入角度を調節して注入する方法、または、互いに異なる仕事関数を有する金属物質をシリコンピン53の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法を利用することができる。
【0120】
図6a及び図6bは、本発明の実施形態に局地的な電荷捕獲とnormal direction read条件(正方向の読み取り条件)のみを利用した二重ゲート構造の4ビット不揮発性メモリ素子の断面図及び動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【0121】
図6aは、シリコンピン63がH字型で形成され、このようなシリコンピン63の中央コーナーを二重ゲート65a、65bが覆いかぶせ、二重ゲート65a、65bとシリコンピン63との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、非対称(asymmetric)的に形成されたソース/ドレイン構造とを利用して電子が捕獲される4−ビット不揮発性メモリ素子の断面図である。
【0122】
このような4−ビット不揮発性メモリ素子は図3aと同一な構造であるが、各々の二重ゲート65a、65bに互いに異なる電圧を印加できる構造である。したがって、ゲート(1)65aのドレイン63b側のシリコンコーナー6Cの酸化膜界面または窒化膜に電子が捕獲される場合をBit1、ゲート(1)65aのソース63a側のシリコンコーナー6Aの酸化膜界面または窒化膜に電子が捕獲される場合をBit2、ゲート(2)65bのドレイン63b側のシリコンコーナー6Dの酸化膜界面または窒化膜に電子が捕獲される場合をBit3、ゲート(2)65bのソース63a側のシリコンコーナー6Bの酸化膜界面または窒化膜に電子が捕獲される場合をBit4と定義する。
【0123】
図6bを参照すれば、動作のためのプログラム(program;P)/読み取り(read;R)条件を説明した図表が図示されている。ここで、パラメータと動作原理は図5bに説明した内容と同一である。
【0124】
このように、図6aに図示された不揮発性メモリ素子の構造が非対称的なソース/ドレイン構造をなしているので、ドレイン63b側に捕獲された電子の量とソース63a側に捕獲された電子の量の差を大きくすることができる。これにより、2−読み取り条件(read condition)ではなく1−読み取り条件(read condition)の正方向の読み取り(normal direction read)条件のみを利用することによって、読み取り速度を上げることができる。
【0125】
したがって、図6aに図示された4−ビット不揮発性メモリ素子はゲート(1)65aとゲート(2)65bにかかる電圧を調節できる。従って、ゲート(1)65aのソース63a側に捕獲される電子の量とゲート(2)65bのソース63b側に捕獲される電子の量を区分することによって、4−ビット動作特性を表す。また、非対称的なソース/ドレイン構造を利用して正方向の読み取り(normal directin read)動作の際、bit1/bit2とbit3/bit4の差を区別することができる。
【0126】
ゲート(1)65aにより調節されるbit1とゲート(2)65bにより調節されるbit3、または、ゲート(1)65aにより調節されるbit2とゲート(2)65bにより調節されるbit4のスレッショルド電圧の差を大きくするための方法は次の通りである。厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン63に酸素イオン(oxygen ion)注入を通じて非対称的なトンネリング酸化膜厚さを有するようにする方法、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために、互いに異なる誘電定数を有するhigh-k物質をシリコンピン63の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法、非対称的なトンネリング酸化膜を形成するために両側ゲートのドーピングプロファイル(doping profile)を異にしてポリ空乏現象(poly depletin effect)を用いる方法などを使用することができる。また、互いに異なる仕事関数を有する非対称(asymmetric)的な二重ゲート構造を利用して互いに異なるスレッショルド電圧を有するようにするために、一側ゲートにはn+タイプの不純物を注入角度を調節して注入し、他側ゲートには追加的なマスク作業なしにp+タイプの不純物を注入角度を調節して注入する方法、または、互いに異なる仕事関数を有する金属物質をシリコンピン63の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法を利用することができる。
【0127】
図7a及び図7bは、本発明の実施形態に局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の5ビット不揮発性メモリ素子の断面図及び動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【0128】
図7aを参照すれば、図示された不揮発性メモリ素子はシリコンピン73がH字型で形成されている。このようなシリコンピン73のコーナーを二重ゲート75a、75bが覆いかぶせ、二重ゲート75a、75bとシリコンピン73との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、非対称的で形成されたソース/ドレイン構造とを利用して各々の二重ゲート75a、75bに互いに異なる電圧を印加できる図6aと同一な構造である。
【0129】
したがって、ゲート(1)75aのドレイン73b側のシリコンコーナー7Cの酸化膜界面または窒化膜に電子が捕獲される場合をBit1、ゲート(1)75aのソース73a側のシリコンコーナー7aの酸化膜界面または窒化膜に電子が捕獲される場合をBit2、ゲート(2)75bのドレイン73b側のシリコンコーナー7Dの酸化膜界面または窒化膜に電子が捕獲される場合をBit3、ゲート(2)75bのソース73a側のシリコンコーナー7Bの酸化膜界面または窒化膜に電子が捕獲される場合をBit4と定義する。
【0130】
図7bを参照すれば、図7aに図示された不揮発性メモリ素子の動作のためのプログラム(program;P)/読み取り(read;R)条件を説明した図表である。
【0131】
この際、パラメータと動作原理は、図5bに説明した内容と同一な2−読み取り条件(read condition)の正方向(normal direction read)と逆方向の読み取り(reverse direction read)条件を利用する。即ち、図7aに図示された不揮発性メモリ素子は非対称的なソース/ドレイン構造を利用するため、bit1/bit3のようにドレイン73b側のシリコンコーナー7C、7Dに捕獲される電子の量と、bit2/bit4のようにソース73a側のシリコンコーナー7A、7Bに捕獲される電子の量の差を大きくすることができる。したがって、2−読み取り条件(read condition)を利用することによって、5−ビット動作(operation)をすることができる。
【0132】
特に好ましい実施の形態に関して本発明を説明してきたが、本発明は実施の形態ではなく、添付した特許請求の範囲によって規定される。前述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須的な特徴を変更しなくて、他の具体的な形態で実施できるということが理解される。
【0133】
以上、前述した実施形態は全ての点において例示的なものであり、限定的でないものとして理解されなければならなくて、本発明の範囲は前記の詳細な説明よりは特許請求範囲により表れ、特許請求範囲の意味及び範囲、そしてその等価概念から導出される全ての変更または変形された形態が本発明の範囲に含まれることと解されなければならない。
【図面の簡単な説明】
【0134】
【図1a】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1b】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1c】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1d】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1e】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1f】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1g】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図2】本発明の第1実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件を利用した二重ゲート構造の2ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図3】本発明の実施形態に係る局地的な電荷捕獲と正方向読み取り(normal direction read)条件のみを利用した二重ゲート構造の2ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図4】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の3ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図5】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の4ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【図6】本発明の実施形態に係る局地的な電荷捕獲とnormal direction read条件(正方向の読み取り条件)のみを利用した二重ゲート構造の4ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【図7】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の5ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【符号の説明】
【0135】
1 シリコン基板
2 下部絶縁膜
3 シリコンピン
4 ハードマスク
5 ゲート物質
6 ゲートマスク
23,33,43,53,63 シリコンチャンネル
23a,33a,43a,53a,63a ソース
23b,33b,43b,53b,63b ドレイン
25,35,45 二重ゲート
55a,65a,75a ゲート1
55b,65b,75b ゲート2
【技術分野】
【0001】
本発明は、不揮発性メモリ素子及びその製造方法に関し、より詳しくは、二重ゲートを有する多重ビット不揮発性メモリ素子とその製造方法及び多重ビット動作のための動作方法に関する。
【背景技術】
【0002】
電気的にデータのプログラム(program)/消去(erase)/読み取り(read)が可能な不揮発性記憶素子であるフラッシュメモリは高集積が可能であり、不揮発性でデータ格納性が優れるので、システムの補助メモリに使われることができ、DRAMインターフェースにも適用可能である。
【0003】
このようなフラッシュメモリは、集積率は増加させ、大きさは縮小させる方向に設計されている。ところが、既存の2次元チャンネルの素子構造を利用する場合、素子の大きさ縮小の際、漏洩電流の増加のような短チャンネル効果(short channel effect)が発生する。従って、集積化が制限されるために問題が生じる。このような短チャンネル効果を減少させるために、多重ゲートピン電界効果トランジスタ構造、MNOS(Metal Nitride Oxide Semiconductor)、MONOS(Metal Oxide Nitride Oxide Semiconductor)等の電荷トラッピングタイプ(charge trapping type)の構造、SONOS(Poly-Silicon Oxide Nitride Oxide Semiconductor)構造を使用した30nm級三重ゲート不揮発性メモリセルが製作された。しかしながら、従来のゲート構造では短チャンネル効果を十分減少させることができないという問題がある。
【0004】
また、従来の三重ゲート不揮発性メモリセルは1ビット動作するが、ビット当たりの費用を下げ、集積度を増加させるためには、セル毎に2ビット以上のデータを格納することができる多重ビット技術が切実に要求されている。
【0005】
即ち、メモリ高集積化のためには、短チャンネル効果を減少させることができるゲート構造と、セル毎に2ビット以上のデータを格納することができる多重ビット構造が必要である。
【0006】
なお、本発明に関連する技術を記載した文献として、特許文献1が挙げられる。
【0007】
【特許文献1】韓国公開特許公報特1997−0004032号
【発明の開示】
【発明が解決しようとする課題】
【0008】
本発明は、前述した必要性を解決するために案出したものであって、二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子及びその製造方法を提供することをその目的とする。
【0009】
本発明の他の目的は、二重ゲート構造と局地的な電荷捕獲を利用した多重ビット不揮発性メモリ素子の多重ビット動作のためのプログラム(program)/消去(erase)/読み取り(read)の条件を提供することにある。
【課題を解決するための手段】
【0010】
前述した目的を達成するための本発明の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法は、(a)シリコン基板、下部絶縁膜及びシリコンを順次に形成するステップと、(b)前記シリコンの中央で‘U’字形状が互いに対向するように、マスクを用いてハードマスクパターンとシリコンを形成して、前記基板の中央のシリコンを中心にその両端部にソース領域とドレイン領域とが形成されたシリコンピンを形成するステップと、(c)前記ハードマスクパターンを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、前記トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成するステップと、(d)前記膜構造の上にポリシリコンまたは金属物質のゲート物質を付着させるステップと、(e)前記シリコンピンの上部に付着されたゲート物質をエッチングして前期(d)ステップで相互接合された前記ゲート領域を分離するステップと、(f)前記シリコンピンの上にゲートマスクを形成した後、前記ゲートマスクでゲート領域をパターニングするステップと、(g)前記シリコンピンにソース/ドレイン領域を形成するために不純物を注入するステップと、を含むことを特徴とする。
【0011】
そして、前記(b)ステップでのハードマスクパターンは、中心部に‘U’字形状が互いに対向されてパターニングされたH字形状であることが可能である。
【0012】
また、前記(b)ステップでは、コーナー現象(corner effect)を利用した局地的な電荷捕獲のために、ソース/ドレイン領域の連結部位でコーナーを有する形態で前記シリコンピンを形成することが可能である。
【0013】
また、前記(b)ステップでは、厚さ現象(widefin effect)を利用した局地的な電荷捕獲のために、位置によって前記シリコンピンの幅を異なるように形成することが可能である。
【0014】
一方、前記(c)ステップのトンネリング酸化膜成長の際、非対称的な厚さを有するトンネリング酸化膜を成長させるために、注入角度を調節して、前記シリコンピンを中心に両側に追加のマスク形成作業なしに酸素イオン(oxygen ion)を注入した後、酸化過程を利用することができる。
【0015】
また、前記(c)ステップのトンネリング酸化膜成長の際、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために互いに異なる誘電定数を有するhigh-k物質を前記シリコンピンを中心にした両面に追加的なマスク形成作業なしに各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することができる。
【0016】
前記high-k物質は、Al2O3、ZrO2、HfO2のうち、いずれか1つであり、前記シリコンピンを中心にした両面に蒸着される2つのhigh-k物質間の誘電定数の比を調節して各ビット間のスレッショルド電圧差を調節可能である。
【0017】
そして、前記high-k物質を傾斜するように蒸着する場合、前記シリコン基板を金属蒸着装備に傾斜するように挿入したり、または、前記シリコン基板を装着させたチャックを回して蒸着させる方法を利用することができる。
【0018】
そして、前記(c)ステップでの電荷捕獲膜は、前記トンネリング酸化膜の上に窒化膜及び制御酸化膜を順次に付着させてONO(Oxide/Nitride/Oxide)構造で形成することが可能である。
【0019】
前記(c)ステップでの電荷捕獲膜は、シリコン、ゲルマニウム、金属ナノクリスタル(nano crystal)のうち、いずれか1つ以上を利用してフローティングゲートメモリ(Floating Gate Memory)構造を形成することが可能である。
【0020】
一方、前記(d)ステップの二重ゲート形成のための不純物注入ステップでは、(d−1)非対称的な仕事関数を有する二重ゲート形成のためにドーピングされていないゲート物質を蒸着した後、追加的なマスクの形成作業なしに、注入角度を調節して、前記シリコンピンを中心とした一側のゲートにn+タイプの不純物を注入し、注入角度を調節して、前記シリコンピンを中心にした他側ゲートにはp+タイプの不純物を注入することができる。
【0021】
ここで、前記ゲート物質はポリシリコンであり、前記n+タイプ不純物はAsまたはPであり、前記p+タイプ不純物はBまたはBF2であることが可能である。
【0022】
また、前記不純物を注入の際、イオンが二重ゲートを通過して前記シリコン基板まで到達するチャネリング(Channeling)効果を除去するために、前記二重ゲート上に遮断酸化層(Screen Oxide)を付着させ、イオンを注入した後、前記遮断酸化層をまた除去するステップを更に含むことが可能である。
【0023】
一方、前記(d)ステップの二重ゲート形成のための金属物質注入ステップでは、(d−2)非対称的な仕事関数を有する二重ゲート形成のために互いに異なる仕事関数を有する金属物質を、前記シリコンピンを中心にした両面に各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することができる。
【0024】
ここで、前記互いに異なる仕事関数を有する金属物質は相互仕事関数差が大きいことが可能であり、前記互いに異なる仕事関数を有する金属物質として、仕事関数が5eV以上の金属物質と、仕事関数が4eV以下の金属物質を各々蒸着することが可能である。
【0025】
そして、前記(d−2)ステップで金属物質を傾斜するように蒸着する場合、前記シリコン基板を金属蒸着装備に傾斜するように挿入したり、または、前記シリコン基板を装着させたチャックを回して蒸着する方法を利用したことが可能である。
【0026】
また、前記(d−2)ステップで互いに異なる仕事関数を有する二重ゲートを形成するためにドーピングされていないゲート物質と前記金属物質を順次に蒸着した後、不純物の注入角度を調節して(Large Angle Tilted Implantation)、前記シリコンピンを中心にして両側にn型またはp型の互いに異なるタイプの不純物を注入し、後続の熱工程をすることが可能である。
【0027】
また、前記(d−2)ステップにおいて互いに異なる仕事関数を有する二重ゲートを形成するためにドーピングされていないゲート物質を蒸着した後、まず不純物の注入角度を調節して前記シリコンピンを基準にした両側に互いに異なるタイプの不純物を注入し、前記ゲート物質の上に前記金属物質を付着させた後、後続の熱工程を通じて異なる仕事関数を有するシリサイドを形成することが可能である。
【0028】
また、前記(d−2)ステップにおいて互いに異なる仕事関数を有する二重ゲートを形成するためにnタイプ及びpタイプで注入角度を調節してドーピングしたゲート物質にニッケルを付着させた後、後続の熱工程でNiSiを形成して、一側には4eVの仕事関数を有する金属電極を形成し、他側には5eVの仕事関数を有するシリサイド電極を形成させることが可能である。
【0029】
一方、前記(d)ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、n+タイプの高濃度のnタイプ不純物を薄い等価トンネリング酸化膜を成長させる二重ゲートが形成されるシリコンピンに注入角度を調節して深く注入した後、p−タイプの低濃度を有するpタイプ不純物を注入角度を調節して厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに深く注入し、p+タイプの高濃度を有するpタイプ不純物を注入角度を調節して同一ゲートが形成されるシリコンピンに薄く注入することが可能である。
【0030】
ここで、前記(d)ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、p+タイプの高濃度のpタイプ不純物を薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに注入角度を調節して深く注入した後、n−タイプの低濃度を有するnタイプ不純物を注入角度を調節して厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに深く注入することができる
【0031】
そして、前記非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために不純物を注入するステップにおいて、イオンが二重ゲートを通過して前記シリコン基板まで到達するチャネリング(Channeling)効果を除去できるように前記二重ゲートの上に遮断酸化層(Screen Oxide)を蒸着しイオンを注入した後、前記遮断酸化層をまた除去するステップを更に含むことが可能である。
【0032】
一方、前記(g)ステップのソース/ドレイン領域形成のための不純物注入ステップは、非対称的なソース/ドレイン領域を形成するために前記シリコンピンを中心にしてソース/ドレイン領域を形成する一側方向のみに追加的なマスクの形成作業なしに各々の不純物を注入することができる。
【0033】
一方、前述の目的は、本発明の別の観点によれば、請求項1の不揮発性メモリ素子の製造方法により製作された二重ゲート構造を有する多重ビット不揮発性メモリ素子によっても達成されることができる。
【0034】
また、前述の目的は、本発明の更に他の観点によれば、請求項1の製造方法によりシリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に電子を注入するプログラム(program)動作の際、電子を捕獲しようとするソースまたはドレインに高電圧を印加して熱電子(hot electron)を発生させ、ゲート電圧を通じて発生された熱電子をゲート側に引き寄せて前記電子をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲することを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0035】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に捕獲された電子の消去(earse)動作の際、電子を消去しようとするソースまたはドレインに高電圧を印加し、前記ゲートにマイナス(−)電圧を印加してトンネリングにより発生された正孔(hole)をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲させ、捕獲された前記正孔をプログラム動作の際、捕獲されていた電子と結合させて消去する方法を利用した二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0036】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に順次に形成される下部絶縁膜とシリコンチャンネル及びゲート、前記シリコンチャンネルとゲートとの間に形成されて電子捕獲を誘導するための電子捕獲膜を含んで構成される不揮発性メモリ素子の動作方法であって、前記電子捕獲膜に捕獲された電子の読み取り(read)動作の際、前記電子が捕獲されている位置によって正方向の読み取り(normal direction read;VD>VS)条件と逆方向の読み取り(reverse direction read;VD<VS)条件間のスレッショルド電圧の値が異なることを利用した二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0037】
ここで、前記ドレイン側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合、プログラムの動作電圧(VD>VS)と反対方向である逆方向の読み取り(reverse direction read;VD<VS)条件を利用し、前記ソース側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合にはプログラムの動作電圧(VD<VS)と反対方向である正方向の読み取り(normal direction read;VD>VS)条件を利用することが可能である。
【0038】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に連結された二重ゲート、前記シリコンチャンネルに対称的(symmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て用いて2ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0039】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に連結した二重ゲート、前記シリコンチャンネルに非対称的(asymmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向(normal)または逆方向読み取り(reverse direction read)条件のうち、いずれか1つのみを利用して2ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0040】
ここで、前記読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て利用して3ビット動作具現が可能である。
【0041】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に分離されたりまたは、非対称的な仕事関数を有する二重ゲート、前記シリコンチャンネルに対称的(symmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て利用して4ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0042】
また、前述の目的は、本発明の更に他の観点によれば、シリコン基板上に形成された下部絶縁膜と、前記下部絶縁膜上にH字型で形成されたシリコンチャンネルを中心にして両側に同一な仕事関数を有しながら互いに電気的に分離されたりまたは、非対称的な仕事関数を有する二重ゲート、前記シリコンチャンネルに非対称的(asymmetric)で形成されるソース/ドレイン領域、前記シリコンチャンネルと二重ゲートとの間に形成される電子捕獲膜構造を含み、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向(normal)または逆方向読み取り(reverse direction read)条件のうち、いずれか1つのみを利用して4ビット動作具現が可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法によっても達成されることができる。
【0043】
ここで、前記読み取り動作の際、正方向(normal)及び逆方向読み取り(reverse direction read)条件を全て利用して5ビット動作具現が可能である。
【発明の効果】
【0044】
本発明に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法は、その工程が簡単で、再現性が高くて、3次元構造のFinFET構造を利用することによって、高密度集積が可能である。さらに、既存のシリコン素子製作工程と互換可能であるという長所を有しているという効果がある。
【0045】
また、多重ビット素子を製作することができ、素子の性能を向上させることができ、メモリ素子の大きさを持続的に縮めることができるため、次世代のメモリ開発に大きく寄与できる効果がある。さらに、多重ビット素子を高密度集積できるので、メモリ素子の大きさを持続的に縮めることができ、その結果、テラ級メモリの開発が可能であるので、半導体産業の全般に亘って波及効果が大きい。
【発明を実施するための最良の形態】
【0046】
以下では、添付の図面を参照しつつ本発明の好ましい実施形態を詳細に説明する。
【0047】
図1a乃至図1gは、本発明に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法を順次に示す工程透視図である。
【0048】
図1aを参照すれば、二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造のために、シリコン基板1、下部絶縁膜2、シリコン3及びハードマスク4を順次に積層する。ここで、ハードマスク4は後に行われるシリコン異方性エッチングの際、エッチングされない物質から構成される。
【0049】
図1bを参照すれば、ハードマスク4パターンをマスクにしてシリコン3を異方性エッチングして、チャンネルが形成されるシリコンピン3とソース/ドレインが形成されるシリコン領域のパターンを形成する。これによって、平面図から見て、基板の中央でU字型が互いに対向するパターンが除去されてシリコンピン3が“H”形状で形成される。したがって、チャンネルの幅が位置によって異なり、中心部位のチャンネル幅がソースやドレイン側のチャンネル幅より狭くなる。
【0050】
図1cを参照すれば、ハードマスク4を除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、電子の捕獲のために窒化膜と制御酸化膜を順次に蒸着させる。このように、トンネリング酸化膜と窒化膜及び制御酸化膜が順次に蒸着された構造(以下、‘ONO(Oxide/Nitride/Oxide)構造’と称する)は電子の捕獲のための膜構造であって、シリコンピン3と以後の工程で形成されるゲートとの間に形成させるようにする。
【0051】
また、同一な厚さのトンネリング酸化膜を成長させる方法の他にも、非対称的な厚さを有するトンネリング酸化膜を成長させるために、厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に酸素イオン(oxygen ion)の注入角度を調節して酸素イオン(oxygen ion)を注入して、シリコンピン3を酸化する方法を利用することが可能である。この際、注入角度は45゜以上であることが可能である。
【0052】
また、同一な厚さのトンネリング酸化膜を成長させる方法の他にも、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために、互いに異なる誘電定数を有するhigh-k(高い誘電定数)物質を前記シリコンピン3を中心にしたシリコンピン3の両面に各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することが可能である。この際、蒸着角度は45゜以上としてよい。
【0053】
high-k物質としては、Al2O3、ZrO2、HfO2などを使用することができ、使われる2つのhigh-k物質の誘電定数比が大きいものが好ましい。そして、high-k物質を傾斜するように蒸着する代わりに、基板をhigh-k物質蒸着装置に傾斜するように挿入したり、または、基板を装着させたチャックを回す方法を使用することができる。
【0054】
また、電子の捕獲のために、窒化膜を利用するONO構造の代わりに、シリコン、ゲルマニウム、金属ナノクリスタル(nano crystal)を利用したフローティングゲートメモリ(floating gate memory)構造を使用することが可能である。
【0055】
図1dを参照すれば、ゲート物質5を蒸着した後、同一な仕事関数を有する二重ゲートを形成するために不純物を注入する。
【0056】
ゲート形成のために不純物を注入するステップにおいて非対称的な仕事関数を有する二重ゲート形成のために、ドーピングされていないゲート物質5を蒸着した後、n+タイプの不純物を注入角度を調節して、選択された一側のゲートに追加的なマスク作業なしに注入する。p+タイプの不純物を注入角度を調節して、n+タイプと反対側のゲートに追加的なマスク作業なしに注入するステップで不純物を注入することが可能である。この際、注入角度は45゜以上とすることが可能である。
【0057】
この際、ゲート物質5はポリシリコンを使用し、nタイプの不純物はAsまたはPを注入し、pタイプの不純物はBまたはBF2を注入することが好ましい。
【0058】
そして、不純物注入の際、イオンがゲートを通過して基板まで到達するチャネリング効果を除去するために、遮断酸化層(screen oxide)を前記ゲート上に蒸着した後、前記互いに異なるタイプの不純物イオンを注入し、また前記遮断酸化層を除去するステップを含むことが可能である。
【0059】
また、ゲートを形成するステップにおいて、非対称的な仕事関数を有する二重ゲート形成のために互いに異なる仕事関数を有する金属物質を前記シリコンピン3を中心にした両面に各々傾斜するように蒸着する方法(oblique sputtering or evaporation)を利用することが可能である。この際、蒸着角度は45゜以上のものが可能であり、シリコンピン3を中心にして各々蒸着される2つの金属物質は仕事関数差が大きいことが好ましい。
【0060】
一例として、シリコンピン3を中心にして、一側は4eV以下の仕事関数を有する金属を蒸着させ、他側は5eV以上の仕事関数を有する金属を蒸着させる。
【0061】
この場合にも金属物質を傾斜するように蒸着する代わりに、基板を金属蒸着装置に傾斜するように挿入したり、または、基板を装着させたチャックを回す方法を使用することができる。
【0062】
この際、ドーピングされていないポリシリコンと金属を順次に蒸着した後、不純物注入角度を調節して(Large Angle Tilted Implantation)、シリコンピン3を中心にして両側にn型またはp型の互いに異なるタイプの不純物を注入した後、後続の熱工程を使用することができる。
【0063】
この際、ドーピングされていないポリシリコンを蒸着した後、先に不純物注入角度を調節してシリコンピン3を基準としてゲート物質であるポリシリコンの両側に互いに異なるタイプの不純物を注入し、ゲート物質であるポリシリコンの上に金属を蒸着した後、後続熱の工程を通じて互いに異なる仕事関数を有するシリサイドを形成することができる。
【0064】
例えば、注入角度を調節して、nタイプ及びpタイプのゲートをドーピングしたポリシリコンにニッケルを蒸着した後、後続の熱工程でNiSiを形成することによって、一側には4eVの仕事関数を有する金属電極を形成し、他側には5eVの仕事関数を有するシリサイド電極を形成することができる。
【0065】
また、ゲート形成のために不純物を注入するステップにおいて、非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、注入角度を調節して、n+タイプの高濃度のnタイプ不純物を深く注入する。そして、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、p−タイプの低濃度のpタイプ不純物を深く注入する。そして、注入角度を調節して、同一ゲートが形成されるシリコンピン3に、p+タイプの高濃度のpタイプ不純物を薄く注入することが可能である。この際、各不純物の注入角度は45゜以上のものが可能である。このように、p−とp+で二重注入(dual implantation)されたPMOS界面でのゲートドーピング濃度は、充分な濃度とエネルギーのn+タイプで注入されたNMOSに比べて低い。そのため、poly空乏現象(depletion effect)が大きく起って、PMOSのゲートの等価トンネリング酸化膜厚さがNMOSに比べて厚くなる。
【0066】
逆に、非対称的な等価トンネリング酸化膜と対称的な仕事関数を有する二重ゲート形成のために、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、注入角度を調節して、p+タイプの高濃度のpタイプ不純物を深く注入した後、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピン3に、n−タイプの低濃度のnタイプ不純物を深く注入し、注入角度を調節して、同一ゲートが形成されるシリコンピン3に、n+タイプの高濃度のnタイプ不純物を薄く注入する方法を使用することができる。
【0067】
図1eを参照すれば、化学的、機械的研磨方法を通じてシリコンピン3の上部に残されたゲート物質5をエッチングすることによって接合されていたゲートを分離させる。ゲート領域を形成するためにゲートマスク6をパターニングする。
【0068】
図1fを参照すれば、パターニングされたゲートマスク6を利用してゲート領域を形成する。この際、トンネリング酸化膜の成長時にシリコン領域3に形成された酸化膜を利用してゲート物質5を選択的にエッチングすることができる。
【0069】
次に、ソース/ドレイン領域形成のために不純物を注入する。
【0070】
この際、非対称的なソース/ドレイン領域を形成するためにソース/ドレイン領域を基準として一側方向からのみ不純物を注入する方法を利用することができ、注入角度は45゜以下のものが可能である。
【0071】
このような過程により、図1gに示すように、本発明の一実施形態に係る二重ゲートを有する多重ビット不揮発性メモリ素子を製作することが可能になる。
【0072】
図2a乃至図2cは、本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の2ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【0073】
まず、図2aには、シリコンピン23がH字型に形成され、このようなシリコンピン23のコーナーを二重ゲート25が覆いかぶせ、二重ゲート25とシリコンピン23との間にONO(Oxide/Nitride/Oxide)構造を形成することによって、電荷が捕獲(trap)される2ビット不揮発性メモリ素子の断面図が示されている。
【0074】
この構造では、シリコンピン23のコーナーに電界(E-field)が集中される現象(corner effect)と、シリコンピン23が厚いほどホットキャリア注入(hot carrier injection)がよりたくさん起こる現象とを利用した熱電子注入(hot electron injection)を利用することによって、プログラム(program)動作の際、シリコンピン23のコーナー2A、2B、2C、2Dに電子が局地的に捕獲される特徴を有している。
【0075】
二重ゲート25には同一の電圧が印加される。ドレイン23b側のシリコンコーナー2C、2Dに電子が捕獲される場合をBit1、ソース23a側のシリコンコーナー2A、2Bに電子が捕獲される場合をBit2と定義する。
【0076】
図2bを参照すれば、動作のためのプログラム(program;P)/消去(erase;E)/読み取り(read;R)条件を説明した図表である。パラメータを定義すれば次の通りである。
【0077】
−プログラム(Program)動作のために二重ゲート25にかかる電圧をVWPと定義する。
−プログラム(Program)動作のためにソース23aまたはドレイン23bにかかる電圧をVBPと定義する。
−消去(Erase)動作のために二重ゲート25にかかる電圧をVWEと定義する。
−消去(Erase)動作のためにソース23aまたはドレイン23bにかかる電圧をVBEと定義する。
−読み取り(Read)動作のために二重ゲート25にかかる電圧をVWRと定義する。
−読み取り(Read)動作のためにソース23aまたはドレイン23bにかかる電圧をVDDと定義する。
【0078】
ここで、プログラム(program)動作は、熱電子を捕獲したい所(ドレインまたはソース側)に高いVBP電圧を掛けてやることによって熱電子(hot electron)を発生させ、高いゲート電圧をかけてやることによって発生された熱電子(hot electron)が二重ゲート25側に引き寄せられることにより、電子をソース23aまたはドレイン23b側シリコンコーナーの窒化膜に捕獲される方法を利用する。
【0079】
消去(Erase)動作は高いVBE電圧を電子を捕獲したい所(ドレインまたはソース側)に高いVBE電圧をかけてやり、二重ゲート25にマイナス(minus)電圧をかけてやって、band-to-band(BTB)トンネリング(tunneling)により発生された電子を二重ゲート25側に引き寄せてソース23aまたはドレイン23b側のシリコンコーナーの窒化膜に捕獲されるようにすることによって、既存の捕獲されている電子と再結合(recombination)する方法を利用する。
【0080】
読み取り(Read)動作は、正方向(normal direction read(VD>VS))と逆方向(reverse direction read(VD<VS))に区分されることができる。ドレイン23b側のシリコンコーナー2C、2Dに電子が捕獲されたBit1を読み取るためには、プログラム(program)の動作電圧(VD>VS)と反対方向の逆方向読み取り(reverse direction read)を利用する。ソース23a側のシリコンコーナー2A、2Bに電子が捕獲されたBit2を読み取るためにはプログラム(program)動作電圧(VD<VS)と反対方向である正方向読み取り(normal direction read)方式を利用する。
【0081】
プログラム(Program)動作を通じて電子が捕獲された領域にグラウンド(ground)電圧を印加し、電子が捕獲されていない領域に動作電圧(VDD)をかけてやる場合のスレッショルド電圧をVTR2とし、プログラム(program)以前のスレッショルド電圧をVTR1とする時と、プログラム(program)動作を通じて電子が捕獲された領域に動作電圧(VDD)をかけてやり、電子が捕獲されていない領域にグラウンド(ground)電圧を印加する場合のスレッショルド電圧をVTN2とし、プログラム(program)以前のスレッショルド電圧をVTN1とする場合、下記の数式を満たす方式を利用する。
【0082】
VTR2−VTR1>VTN2−VTN1 数式1
【0083】
このような原理はホットキャリア現象(hot carrier effect)が生じたかどうかを決定するための「ソース/ドレイン交換(swapping)」という方法でよく知られている。ゲート電圧(VWR)は読み取り(read)動作のための電圧なので熱電子の注入のために使われていたVWPよりはその大きさが小さい。
【0084】
図2cを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフが図示されている。ここでは、bit2に該当するソース23a側のシリコンコーナー2A、2Bに捕獲される電子の量がbit1に該当するドレイン23b側のシリコンコーナー2C、2Dに捕獲される電子の量より少ないものと仮定する。
【0085】
したがって、論理“00”は、ソース23a側のシリコンコーナー2A、2B及びドレイン23b側のシリコンコーナー2C、2Dの酸化膜界面または窒化膜に捕獲された電子の量が非常に少ないので、消去(erase)状況と類似なスレッショルド電圧を呈することになる。また、ドレイン23bとソース23a側のドーピングプロファイル(doping profile)と電子捕獲状況が同一であるので正方向読み取り(normal direction read)と逆方向読み取り(reverse direction read)で同一なスレッショルド電圧を呈することになる。
【0086】
論理“01”は、bit2に該当するソース23a側のシリコンコーナー2A、2Bの酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD<VS)に相当する。スレッショルド電圧の増加は、正方向読み取り(normal direction read(VD>VS))の場合が逆方向読み取り(reverse direction read(VD<VS))の場合より大きい。
【0087】
論理“10”は、bit1に該当するドレイン23b側のシリコンコーナー2C、2Dの酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD>VS)に相当する。スレッショルド電圧の増加は、正方向読み取り(normal direction read(VD>VS))の場合より逆方向読み取り(reverse direction read(VD<VS))の場合が大きい。また、bit1に該当するドレイン23b側のシリコンコーナー2C、2Dに捕獲される電子の量がbit2に該当するソース23a側のシリコンコーナー2A、2Bに捕獲される電子の量より多いので、論理“10”の スレッショルド電圧は、論理“01”に比べて高い。
【0088】
論理“11”はbit1とbit2に該当するドレイン23bとソース23a側のシリコンコーナー2A、2B、2C、2Dの酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、スレッショルド電圧は、最も高くなる。また、bit1に該当するドレイン23b側のシリコンコーナー2C、2Dに捕獲される電子の量がbit2に該当するソース23a側のシリコンコーナー2A、2Bに捕獲される電子の量より多いので、正方向読み取り(normal direction read(VD>VS))の場合より逆方向読み取り(reverse direction read(VD<VS))の場合の方が、スレッショルド電圧の増加が大きい。
【0089】
したがって、図2aのメモリ構造を利用した2−ビットオペレーション(operation)のためには論理“00”の読み取りの際、正方向(normal)または逆方向(reverse direction read)条件を利用し、論理“01”を読み取る場合には正方向読み取り(normal direction read)条件を、論理“10”及び論理“11”を読み取る場合には逆方向読み取り(reverse direction read)条件を利用することで、各論理の区別を容易にすることができる。
【0090】
図3a乃至図3cは、本発明の実施形態に係る二重ゲート構造の局地的な電荷捕獲と正方向読み取り(normal direction read)条件のみを利用した2ビットの不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【0091】
まず、図3aには、シリコンピン33がH字型に形成され、このようなシリコンピン33のコーナーを二重ゲート35が覆いかぶせ、二重ゲート35とシリコンピン33との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造を形成することによって、電荷が捕獲される2−ビット不揮発性メモリ素子の断面図が示されている。
【0092】
図示された2−ビット不揮発性メモリ素子の構造は二重ゲート35に同一の電圧がかかっている構造であって、図2aと類似の構造であるが、ソース33aとドレイン33b領域が非対称(asymmetric)に形成されているので、ドレイン33b領域のみシリコンピン33のコーナーに電荷が捕獲される現象(corner effect)を利用しており、ドレイン33b側のシリコンピン33がソース33a側のシリコンピン33より厚く形成されているので、ホットキャリア注入(hot carrier injection)がより多く起こることになっている。
【0093】
したがって、bit1に該当するドレイン33b側の接合点(junction edge;3C、3D)である局地的な酸化膜界面または窒化膜に捕獲される電子の量は、bit2に該当するソース33a側接合点(junction edge;3a、3b)である酸化膜界面または窒化膜に捕獲される電子の量より多い。
【0094】
図3bを参照すれば、図3aに図示された不揮発性メモリ素子の動作のためのプログラム(program;P)/消去(erase;E)/読み取り(read;R)条件を説明した図表である。ここで、パラメータと動作原理は図2bに説明した内容と同一である。
【0095】
図2aの構造がソース23aとドレイン23b側の接合点(2A、2B、2C、2D)である酸化膜界面または窒化膜に捕獲される電子の量の差が大きくない対称(symmetric)的なソース/ドレイン構造であるのに対して、図3aの構造はドレイン33b側に捕獲される電子の量とソース33a側に捕獲される電子の量の差が大きい非対称(asymmetric)的なソース/ドレイン構造である。そのため、正方向及び逆方向の両方を利用した2−読み取り条件(read condition)ではなく、1−読み取り条件(read condition)である正方向読み取り(normal direction read)のみを利用することによって、読み取る全体速度を上げることができる。
【0096】
図3cを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフが図示されている。ここでは、bit2に該当するソース33a側の接合点3A、3Bの局地的な酸化膜界面または窒化膜に捕獲される電子の量が、bit1に該当するドレイン33b側の接合点3C、3Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量より少ないと仮定する。
【0097】
すると、論理“00”では、ソース33a側の接合点3A、3B及びドレイン33b側の接合点3C、3Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量が非常に少ないため、消去(erase)状況と類似の素子全体のスレッショルド電圧を呈することになる。
【0098】
論理“01”では、bit2に該当するソース33a側の接合点3a、3bの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。従って、読み取り動作の際、論理“01”でのスレッショルド電圧は、論理“00”に比べて高い。
【0099】
論理“10”では、Bit1であるドレイン33bの側接合点3C、3Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。bit1に該当するドレイン33b側のシリコンコーナーに捕獲される電子の量は、コーナー効果(corner effect)及びワイドフィン効果(wide fin effect)により、Bit2に該当するソース33a側のシリコンコーナーに捕獲される電子の量より多い。従って、論理“10”でのスレッショルド電圧は、論理“01”に比べて高い。
【0100】
論理“11”は、bit1とbit2に該当するドレイン33bとソース33a側の接合点3A、3B、3C、3Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、最も大きいスレッショルド電圧の増加を呈することになる。
【0101】
したがって、前述のような不揮発性メモリ素子の構造は、ソース33a側とドレイン33b側の接合点3A、3B、3C、3Dに捕獲される電子の量の差を大きくする非対称的な(asymmetric)ソース/ドレイン構造を利用して正方向読み取り(normal direction read)を利用することによって、既存の2−読み取り条件(read condition)を利用する場合より読み取り速度を向上させることができるという長所を有している。
【0102】
図4a乃至図4cは、本発明の実施形態に局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の3ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【0103】
まず、図4aは、図3aに図示された構造と同様に、シリコンピン43がH字型で形成され、このようなシリコンピン43のコーナーを二重ゲート45が覆いかぶせ、二重ゲート45とシリコンピン43との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、非対称(asymmetric)的に形成されたソース/ドレイン構造とを利用して電子が捕獲される3−ビット不揮発性メモリ素子の断面図である。
【0104】
図4bを参照すれば、動作のためのプログラム(program;P)/消去(erase;E)/読み取り(read;R)条件を説明した図表が図示されている。ここでのパラメータと動作原理は、図2bに説明した内容と同様に、2−読み取り条件(read condition)である正方向(normal direction read)と逆方向読み取り(reverse direction read)方式を利用する。
【0105】
これによれば、図4aに図示された不揮発性メモリ素子の構造は非対称的なソース/ドレイン構造であるため、ドレイン43b側に捕獲される電子の量とソース43a側に捕獲される電子の量の差を大きくすることができ、2−読み取り条件(read condition)を利用することによって、3−ビット動作(operation)をすることができる。
【0106】
図4cを参照すれば、論理値に対する電圧と電流特性を説明するためのグラフである。ここでは、bit2に該当するソース43a側の接合点4A、4Bの局地的な酸化膜界面または窒化膜に捕獲される電子の量が、bit1に該当するドレイン43b側の接合点4C、4Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量より少ない。
【0107】
したがって、論理“00”は、ソース43aとドレイン43b側の接合点4A、4B、4C、4Dの局地的な酸化膜界面または窒化膜に捕獲される電子の量が非常に少ないため、消去(erase)状況と類似の素子全体のスレッショルド電圧を呈することになる。この際、ドレイン43bとソース43a側のドーピングプロファイル(doping profile)が異なる非対称的な構造を利用することによって、論理“100”の正方向読み取り(normal direction read)条件と論理“000”の逆方向読み取り(reverse direction read)条件で互いに異なるスレッショルド電圧を呈することになる。
【0108】
論理“01”は、bit2のソース43a側の接合点4A、4Bの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD<VS)に相当する。この場合、スレッショルド電圧の増加は、論理“101”の正方向読み取り(normal direction read(VD>VS))の場合の方が、論理“001”の逆方向読み取り(reverse direction read(VD<VS))の場合より大きい。
【0109】
論理“10”は、Bit1のドレイン43b側の接合点4C、4Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合(programの際、VD>VS)に相当する。この場合、スレッショルド電圧の増加は、論理“110”の正方向の読み取り(normal direction read(VD>VS))の場合より、論理“010”の逆方向読み取り(reverse direction read(VD<VS))の場合の方が大きい。また、コーナー効果(corner effect)及びシリコンピンの厚さ効果(wide fin effect)により、bit1に該当するドレイン43b側のシリコンコーナー4C、4Dに捕獲された電子の量が、bit2に該当するソース43a側のシリコンコーナー4A、4Bに捕獲された電子の量より多い。従って、スレッショルド電圧は、論理“10”の場合の方が、論理“01”の場合よりも高く、論理“10”でのスレッショルド電圧の量は図2cのスレッショルド電圧差より大きい。
【0110】
論理“11”は、bit1とbit2に該当するドレイン43bとソース43a側の接合点4A、4B、4C、4Dの局地的な酸化膜界面または窒化膜に電子が捕獲されている場合に相当する。読み取り動作の際、スレッショルド電圧の増加は最も大きくなる。また、bit1に該当するドレイン43b側の接合点4C、4Dに捕獲される電子の量がbit2に該当するソース43a側の接合点4A、4Bに捕獲される電子の量より多い。従って、論理“111”の正方向読み取り(normal direction read(VD>VS))の場合より、論理“011”の逆方向読み取り(reverse direction read(VD<VS))の場合が、スレッショルド電圧の増加は大きい。
【0111】
したがって、前述のように動作する3−ビット不揮発性メモリ素子は、ソース43a側とドレイン43b側の接合点4A、4B、4C、4Dに捕獲される電子の量の差を大きくする非対称(asymmetric)的なソース/ドレイン構造と、正方向の読み取り及び逆方向の読み取り条件を利用することによって、3−ビット動作特性を表すことができる。
【0112】
図5a及び図5bは、本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の4ビットの不揮発性メモリ素子の断面図及び動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【0113】
図5aを参照すれば、図示された不揮発性メモリ素子は、シリコンピン53がH字型で形成され、このようなシリコンピン53のコーナーを二重ゲート55a、55bが覆いかぶせ、二重ゲート55a、55bとシリコンピン53との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、対称(symmetric)的で形成されたソース/ドレイン構造とを利用して電子が捕獲される4−ビットの不揮発性メモリ素子の断面図である。
【0114】
このような4−ビットの不揮発性メモリ素子は、図2aと同一な構造であるが、各々の二重ゲート55a、55bに互いに異なる電圧を印加できる構造である。したがって、ゲート(1)55aのドレイン53b側のシリコンコーナー5Cの酸化膜界面または窒化膜に電子が捕獲される場合をBit1、ゲート(1)55aのソース53a側のシリコンコーナー5Aの酸化膜界面または窒化膜に電子が捕獲される場合をBit2、ゲート(2)55bのドレイン53b側のシリコンコーナー5Dの酸化膜界面または窒化膜に電子が捕獲される場合をBit3、ゲート(2)55bのソース53a側のシリコンコーナー5Bの酸化膜界面または窒化膜に電子が捕獲される場合をBit4と定義する。
【0115】
図5bを参照すれば、図5aに図示された不揮発性メモリ素子の動作のためのプログラム(program;P)/読み取り(read;R)条件を説明した図表である。ここで、パラメータを定義すれば次の通りである。
【0116】
−ゲート(1)55aのスレッショルド電圧をVT1と定義する。
−ゲート(2)55bのスレッショルド電圧をVT2と定義する。
−Program動作のためにゲート(1)55aにかかる電圧をVWP1と定義する。
−Program動作のためにゲート(2)55bにかかる電圧をVWP2と定義する。
−Program動作のためにドレイン53bまたはソース55aにかかる電圧をVBPと定義する。
−Read動作のためにゲート(1)55aにかかる電圧をVWR1=VT1+VDDと定義する。
−Read動作のためにゲート(2)55bにかかる電圧をVWR2=VT2+VDDと定義する。
−Read動作のためにドレイン53bまたはソース53aにかかる電圧をVDDと定義する。
【0117】
図2aの構造と同様に、ソース53a及びドレイン53b側の接合点(junction edge;5A、5B、5C、5D)の局地的な酸化膜界面または窒化膜に捕獲される電子の量の差が大きくない対称(symmetric)的なソース/ドレイン構造を利用する。従って、bit1とbit2、bit3とbit4の各々を区分するに、2−読み取り条件(read condition)の正方向読み取り(normal direction read)条件と逆方向読み取り(reverse direction read)条件を全て利用することによって、各論理値のVT−windowを広めた。
【0118】
したがって、図5aに図示された4−ビット不揮発性メモリ素子は、ゲート(1)55aとゲート(2)55bにかかる電圧を調節できるので、ゲート(1)55aのソース53a側に捕獲される電子の量とゲート(2)55bのソース53a側に捕獲される電子の量を区分することによって4−ビット動作特性を表す。また、対称的なソース/ドレイン構造を利用してbit1とbit2、bit3とbit4を区別し難いという問題を解決するために、正方向の読み取り(normal direction read)条件と逆方向の読み取り(reverse direction read)条件を利用することによって、各論理を容易に区別した。
【0119】
ゲート(1)55aにより調節されるbit1とゲート(2)55bにより調節されるbit3、またはゲート(1)55aにより調節されるbit2とゲート(2)55bにより調節されるbit4のスレッショルド電圧の差を大きくするために、厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン53に酸素イオン(oxygen ion)注入を通じて非対称的なトンネリング酸化膜厚さを有するようにする方法、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために互いに異なる誘電定数を有するhigh-k物質をシリコンピン53の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法、非対称的なトンネリング酸化膜を形成するために両側ゲートのドーピングプロファイル(doping profile)を異にしてポリ空乏現象(poly depletin effect)を利用する方法などを使用することができる。また、互いに異なる仕事関数を有する非対称(asymmetric)的な二重ゲート構造を利用して互いに異なるスレッショルド電圧を有するようにするために、一側ゲートにはn+タイプの不純物を注入角度を調節して注入し、他側ゲートには追加的なマスク作業なしにp+タイプの不純物を注入角度を調節して注入する方法、または、互いに異なる仕事関数を有する金属物質をシリコンピン53の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法を利用することができる。
【0120】
図6a及び図6bは、本発明の実施形態に局地的な電荷捕獲とnormal direction read条件(正方向の読み取り条件)のみを利用した二重ゲート構造の4ビット不揮発性メモリ素子の断面図及び動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【0121】
図6aは、シリコンピン63がH字型で形成され、このようなシリコンピン63の中央コーナーを二重ゲート65a、65bが覆いかぶせ、二重ゲート65a、65bとシリコンピン63との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、非対称(asymmetric)的に形成されたソース/ドレイン構造とを利用して電子が捕獲される4−ビット不揮発性メモリ素子の断面図である。
【0122】
このような4−ビット不揮発性メモリ素子は図3aと同一な構造であるが、各々の二重ゲート65a、65bに互いに異なる電圧を印加できる構造である。したがって、ゲート(1)65aのドレイン63b側のシリコンコーナー6Cの酸化膜界面または窒化膜に電子が捕獲される場合をBit1、ゲート(1)65aのソース63a側のシリコンコーナー6Aの酸化膜界面または窒化膜に電子が捕獲される場合をBit2、ゲート(2)65bのドレイン63b側のシリコンコーナー6Dの酸化膜界面または窒化膜に電子が捕獲される場合をBit3、ゲート(2)65bのソース63a側のシリコンコーナー6Bの酸化膜界面または窒化膜に電子が捕獲される場合をBit4と定義する。
【0123】
図6bを参照すれば、動作のためのプログラム(program;P)/読み取り(read;R)条件を説明した図表が図示されている。ここで、パラメータと動作原理は図5bに説明した内容と同一である。
【0124】
このように、図6aに図示された不揮発性メモリ素子の構造が非対称的なソース/ドレイン構造をなしているので、ドレイン63b側に捕獲された電子の量とソース63a側に捕獲された電子の量の差を大きくすることができる。これにより、2−読み取り条件(read condition)ではなく1−読み取り条件(read condition)の正方向の読み取り(normal direction read)条件のみを利用することによって、読み取り速度を上げることができる。
【0125】
したがって、図6aに図示された4−ビット不揮発性メモリ素子はゲート(1)65aとゲート(2)65bにかかる電圧を調節できる。従って、ゲート(1)65aのソース63a側に捕獲される電子の量とゲート(2)65bのソース63b側に捕獲される電子の量を区分することによって、4−ビット動作特性を表す。また、非対称的なソース/ドレイン構造を利用して正方向の読み取り(normal directin read)動作の際、bit1/bit2とbit3/bit4の差を区別することができる。
【0126】
ゲート(1)65aにより調節されるbit1とゲート(2)65bにより調節されるbit3、または、ゲート(1)65aにより調節されるbit2とゲート(2)65bにより調節されるbit4のスレッショルド電圧の差を大きくするための方法は次の通りである。厚いトンネリング酸化膜を成長させるゲートが形成されるシリコンピン63に酸素イオン(oxygen ion)注入を通じて非対称的なトンネリング酸化膜厚さを有するようにする方法、非対称的な有効酸化膜厚さ(EOT、effective oxide thickness)を有するトンネリング酸化膜形成のために、互いに異なる誘電定数を有するhigh-k物質をシリコンピン63の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法、非対称的なトンネリング酸化膜を形成するために両側ゲートのドーピングプロファイル(doping profile)を異にしてポリ空乏現象(poly depletin effect)を用いる方法などを使用することができる。また、互いに異なる仕事関数を有する非対称(asymmetric)的な二重ゲート構造を利用して互いに異なるスレッショルド電圧を有するようにするために、一側ゲートにはn+タイプの不純物を注入角度を調節して注入し、他側ゲートには追加的なマスク作業なしにp+タイプの不純物を注入角度を調節して注入する方法、または、互いに異なる仕事関数を有する金属物質をシリコンピン63の両面に各々傾斜するように蒸着(oblique sputtering or evaporation)する方法を利用することができる。
【0127】
図7a及び図7bは、本発明の実施形態に局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の5ビット不揮発性メモリ素子の断面図及び動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【0128】
図7aを参照すれば、図示された不揮発性メモリ素子はシリコンピン73がH字型で形成されている。このようなシリコンピン73のコーナーを二重ゲート75a、75bが覆いかぶせ、二重ゲート75a、75bとシリコンピン73との間に順次に形成されたONO(Oxide/Nitride/Oxide)構造と、非対称的で形成されたソース/ドレイン構造とを利用して各々の二重ゲート75a、75bに互いに異なる電圧を印加できる図6aと同一な構造である。
【0129】
したがって、ゲート(1)75aのドレイン73b側のシリコンコーナー7Cの酸化膜界面または窒化膜に電子が捕獲される場合をBit1、ゲート(1)75aのソース73a側のシリコンコーナー7aの酸化膜界面または窒化膜に電子が捕獲される場合をBit2、ゲート(2)75bのドレイン73b側のシリコンコーナー7Dの酸化膜界面または窒化膜に電子が捕獲される場合をBit3、ゲート(2)75bのソース73a側のシリコンコーナー7Bの酸化膜界面または窒化膜に電子が捕獲される場合をBit4と定義する。
【0130】
図7bを参照すれば、図7aに図示された不揮発性メモリ素子の動作のためのプログラム(program;P)/読み取り(read;R)条件を説明した図表である。
【0131】
この際、パラメータと動作原理は、図5bに説明した内容と同一な2−読み取り条件(read condition)の正方向(normal direction read)と逆方向の読み取り(reverse direction read)条件を利用する。即ち、図7aに図示された不揮発性メモリ素子は非対称的なソース/ドレイン構造を利用するため、bit1/bit3のようにドレイン73b側のシリコンコーナー7C、7Dに捕獲される電子の量と、bit2/bit4のようにソース73a側のシリコンコーナー7A、7Bに捕獲される電子の量の差を大きくすることができる。したがって、2−読み取り条件(read condition)を利用することによって、5−ビット動作(operation)をすることができる。
【0132】
特に好ましい実施の形態に関して本発明を説明してきたが、本発明は実施の形態ではなく、添付した特許請求の範囲によって規定される。前述した本発明の技術的構成は、本発明が属する技術分野の当業者が本発明のその技術的思想や必須的な特徴を変更しなくて、他の具体的な形態で実施できるということが理解される。
【0133】
以上、前述した実施形態は全ての点において例示的なものであり、限定的でないものとして理解されなければならなくて、本発明の範囲は前記の詳細な説明よりは特許請求範囲により表れ、特許請求範囲の意味及び範囲、そしてその等価概念から導出される全ての変更または変形された形態が本発明の範囲に含まれることと解されなければならない。
【図面の簡単な説明】
【0134】
【図1a】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1b】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1c】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1d】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1e】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1f】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図1g】本発明の一実施形態に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の製作方法を順次に示す工程透視図である。
【図2】本発明の第1実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件を利用した二重ゲート構造の2ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図3】本発明の実施形態に係る局地的な電荷捕獲と正方向読み取り(normal direction read)条件のみを利用した二重ゲート構造の2ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図4】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の3ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/消去/読み取り(program/erase/read)の条件を説明した図表及び論理値に対する電圧と電流特性を説明するためのグラフである。
【図5】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の4ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【図6】本発明の実施形態に係る局地的な電荷捕獲とnormal direction read条件(正方向の読み取り条件)のみを利用した二重ゲート構造の4ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【図7】本発明の実施形態に係る局地的な電荷捕獲とnormal/reverse direction read条件(正方向/逆方向の読み取り条件)を利用した二重ゲート構造の5ビット不揮発性メモリ素子の断面図と、動作のためのプログラム/読み取り(program/read)の条件を説明した図表である。
【符号の説明】
【0135】
1 シリコン基板
2 下部絶縁膜
3 シリコンピン
4 ハードマスク
5 ゲート物質
6 ゲートマスク
23,33,43,53,63 シリコンチャンネル
23a,33a,43a,53a,63a ソース
23b,33b,43b,53b,63b ドレイン
25,35,45 二重ゲート
55a,65a,75a ゲート1
55b,65b,75b ゲート2
【特許請求の範囲】
【請求項1】
(a)シリコン基板、下部絶縁膜及びシリコンを順次に形成するステップと、
(b)前記シリコンの中央で‘U’字形状が互いに対向するように、マスクを用いてハードマスクパターンとシリコンを形成して、前記基板の中央のシリコンを中心にその両端部にソース領域とドレイン領域が形成されたシリコンピンを形成するステップと、
(c)前記ハードマスクパターンを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、前記トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成するステップと、
(d)前記膜構造の上にポリシリコンまたは金属物質のゲート物質を付着させるステップと、
(e)前記シリコンピンの上部に付着されたゲート物質をエッチングして前記(d)ステップで相互接合された前記ゲート領域を分離するステップと、
(f)前記シリコンピンの上にゲートマスクを形成した後、前記ゲートマスクでゲート領域をパターニングするステップと、
(g)前記シリコンピンにソース/ドレイン領域を形成するために不純物を注入するステップと
を含む二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項2】
前記(b)ステップでのハードマスクパターンは、中心部に‘U’字形状が互いに対向してパターニングされたH字形状であることを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項3】
前記(b)ステップでは、前記シリコンピンと前記ソース/ドレイン領域の連結部位を、コーナーを有する形態で形成することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項4】
前記(b)ステップは、前記シリコンピンの厚さがその位置によって各々異なるように形成されるステップであることを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項5】
前記(c)ステップのトンネリング酸化膜成長の際、注入角度を調節して、前記シリコンピンを中心にして両側に酸素イオンを注入することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項6】
前記(c)ステップのトンネリング酸化膜成長の際、互いに異なる誘電定数を有するhigh-k物質を前記シリコンピンを中心にした両面に各々傾斜するように蒸着することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項7】
前記(c)ステップでの電荷捕獲膜は、
前記トンネリング酸化膜の上に窒化膜及び制御酸化膜を順次に付着させてONO構造で形成することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項8】
前記(c)ステップでの電荷捕獲膜は、
シリコン、ゲルマニウム、金属ナノクリスタルのうち、いずれか1つ以上を利用してフローティングゲートメモリ構造を形成することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項9】
前記(d)ステップは、
注入角度を調節して、前記シリコンピンを中心とした一側ゲートにn+タイプの不純物を注入し、注入角度を調節して、前記シリコンピンを中心にした他側ゲートにはp+タイプの不純物を注入することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項10】
前記不純物の注入の際、前記二重ゲート上に遮断酸化層を付着させイオンを注入するステップと、
前記遮断酸化層をまた除去するステップとを含むことを特徴とする
請求項9に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項11】
前記(d)ステップの金属物質注入ステップでは、
互いに異なる仕事関数を有する金属物質を、前記シリコンピンを中心にした両面に各々傾斜するように蒸着することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項12】
前記互いに異なる仕事関数を有する金属物質として、仕事関数が5eV以上である金属物質と、仕事関数が4eV以下である金属物質を各々蒸着することを特徴とする
請求項11に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項13】
請求項1の(d)ステップであって、
前記不純物の注入角度を調節して、前記シリコンピンを中心にして両側にn型またはp型の互いに異なるタイプの不純物を注入するステップと、
後続の熱工程を行うステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項14】
請求項1の(d)ステップであって、
前記不純物の注入角度を調節して前記シリコンピンを基準にした両側に互いに異なるタイプの不純物を注入するステップと、
前記ゲート物質の上に前記金属物質を付着させるステップと、
後続の熱工程を通じて異なる仕事関数を有するシリサイドを形成するステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項15】
請求項1の(d)ステップであって、
前記シリコンピンを中心にして両側にnタイプ不純物及びpタイプ不純物をドーピングしたゲート物質にニッケルを付着させるステップと、
後続の熱工程でNiSiを形成して、一側には4eVの仕事関数を有する金属電極を形成し、他側には5eVの仕事関数を有する金属電極を形成させるステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項16】
前記(d)ステップの二重ゲート形成のための不純物注入ステップで非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、
薄い等価トンネリング酸化膜を成長させる二重ゲートが形成されるシリコンピンに、注入角度を調節して、n+タイプの高濃度のnタイプ不純物を、深く注入するステップと、
注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに、p−タイプの低濃度を有するpタイプ不純物を深く注入するステップと、
注入角度を調節して、同一ゲートが形成されるシリコンピンに、p+タイプの高濃度を有するpタイプ不純物を、薄く注入するステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項17】
前記(d)ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、
注入角度を調節して、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンにp+タイプの高濃度のpタイプ不純物を深く注入するステップと、
前記ステップの後に、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンにn−タイプの低濃度を有するnタイプ不純物を深く注入するステップと、
n+タイプの高濃度を有するnタイプ不純物を、注入角度を調節して、同一ゲートが形成されるシリコンピンに薄く注入するステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項18】
前記非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために不純物を注入するステップは、
前記二重ゲートの上に遮断酸化層を付着させてイオンを注入するステップと、
前記遮断酸化層をまた除去するステップとを更に含むことを特徴とする
請求項17に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項19】
前記(g)ステップのソース/ドレイン領域形成のための不純物注入ステップは、
前記シリコンピンを中心にソース/ドレイン領域を形成する一側方向のみに不純物を注入するステップであることを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項20】
シリコン基板と、
前記シリコン基板上に形成された下部絶縁膜と、
前記下部絶縁膜上に形成され、シリコンの中心部にはシリコンピン領域を有し、両端部には各々ソースとドレイン領域とを有し、前記シリコンピン領域と前記ソース/ドレイン領域とが繋がれる部位にシリコンピンコーナーを有するシリコン層と、
前記シリコンピンの両側面に各々順次に形成されたトンネリング酸化膜、電子捕獲膜、制御酸化膜と、
前記シリコンピンの両側面に形成された前記制御膜上に各々形成されたゲート物質と
を含むことを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項21】
前記ソース領域と前記ドレイン領域とは非対称であり、シリコンチャンネルとシリコンピンが、ドレイン領域よりソース領域での方で広くなるように形成されることを特徴とする
請求項20に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項22】
前記シリコンピンの両側面に形成された前記トンネリング酸化膜の幅又は誘電定数が互いに異なることを特徴とする
請求項20に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項23】
前記シリコンピンの両側面に形成された前記トンネリング酸化膜の幅又は誘電定数が互いに異なることを特徴とする
請求項21に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項24】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に電子を注入するプログラム動作の際、電子を捕獲しようとするソースまたはドレインに高電圧を印加して熱電子を発生させ、ゲート電圧を通じて発生された熱電子をゲート側に引き寄せて前記電子をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲することを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項25】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に捕獲された電子の消去動作の際、電子を消去しようとするソースまたはドレインに高電圧を印加し、前記ゲートにマイナス電圧を印加してトンネリングにより発生された正孔をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲させ、捕獲された前記正孔をプログラム動作の際に捕獲された電子と結合させて消去する方法を利用した
二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項26】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に捕獲された電子の読み取り動作の際、前記電子が捕獲されている位置によって正方向の読み取り条件と逆方向の読み取り条件間のスレッショルド電圧の値が異なることを利用した
二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項27】
前記ドレイン側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合、プログラムの動作電圧と反対方向である逆方向の読み取り条件を利用し、前記ソース側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合にはプログラムの動作電圧と反対方向である正方向の読み取り条件を利用することを特徴とする
請求項26に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項28】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、正方向及び逆方向読み取り条件を全て用いて2ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項29】
請求項21に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向または逆方向読み取り条件のうち、いずれか1つのみを利用して2ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項30】
前記読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して3ビット動作を具現可能なことを特徴とする
請求項29に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項31】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して4ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項32】
請求項21に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向または逆方向読み取り条件のうち、いずれか1つのみを利用して4ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項33】
前記読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して5ビット動作を具現可能なことを特徴とする
請求項32に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項1】
(a)シリコン基板、下部絶縁膜及びシリコンを順次に形成するステップと、
(b)前記シリコンの中央で‘U’字形状が互いに対向するように、マスクを用いてハードマスクパターンとシリコンを形成して、前記基板の中央のシリコンを中心にその両端部にソース領域とドレイン領域が形成されたシリコンピンを形成するステップと、
(c)前記ハードマスクパターンを除去した後、酸化過程を通じてトンネリング酸化膜を成長させ、前記トンネリング酸化膜の上に電子の捕獲のための電子捕獲膜と制御酸化膜を順次に形成するステップと、
(d)前記膜構造の上にポリシリコンまたは金属物質のゲート物質を付着させるステップと、
(e)前記シリコンピンの上部に付着されたゲート物質をエッチングして前記(d)ステップで相互接合された前記ゲート領域を分離するステップと、
(f)前記シリコンピンの上にゲートマスクを形成した後、前記ゲートマスクでゲート領域をパターニングするステップと、
(g)前記シリコンピンにソース/ドレイン領域を形成するために不純物を注入するステップと
を含む二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項2】
前記(b)ステップでのハードマスクパターンは、中心部に‘U’字形状が互いに対向してパターニングされたH字形状であることを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項3】
前記(b)ステップでは、前記シリコンピンと前記ソース/ドレイン領域の連結部位を、コーナーを有する形態で形成することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項4】
前記(b)ステップは、前記シリコンピンの厚さがその位置によって各々異なるように形成されるステップであることを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項5】
前記(c)ステップのトンネリング酸化膜成長の際、注入角度を調節して、前記シリコンピンを中心にして両側に酸素イオンを注入することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項6】
前記(c)ステップのトンネリング酸化膜成長の際、互いに異なる誘電定数を有するhigh-k物質を前記シリコンピンを中心にした両面に各々傾斜するように蒸着することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項7】
前記(c)ステップでの電荷捕獲膜は、
前記トンネリング酸化膜の上に窒化膜及び制御酸化膜を順次に付着させてONO構造で形成することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項8】
前記(c)ステップでの電荷捕獲膜は、
シリコン、ゲルマニウム、金属ナノクリスタルのうち、いずれか1つ以上を利用してフローティングゲートメモリ構造を形成することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項9】
前記(d)ステップは、
注入角度を調節して、前記シリコンピンを中心とした一側ゲートにn+タイプの不純物を注入し、注入角度を調節して、前記シリコンピンを中心にした他側ゲートにはp+タイプの不純物を注入することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項10】
前記不純物の注入の際、前記二重ゲート上に遮断酸化層を付着させイオンを注入するステップと、
前記遮断酸化層をまた除去するステップとを含むことを特徴とする
請求項9に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項11】
前記(d)ステップの金属物質注入ステップでは、
互いに異なる仕事関数を有する金属物質を、前記シリコンピンを中心にした両面に各々傾斜するように蒸着することを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項12】
前記互いに異なる仕事関数を有する金属物質として、仕事関数が5eV以上である金属物質と、仕事関数が4eV以下である金属物質を各々蒸着することを特徴とする
請求項11に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項13】
請求項1の(d)ステップであって、
前記不純物の注入角度を調節して、前記シリコンピンを中心にして両側にn型またはp型の互いに異なるタイプの不純物を注入するステップと、
後続の熱工程を行うステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項14】
請求項1の(d)ステップであって、
前記不純物の注入角度を調節して前記シリコンピンを基準にした両側に互いに異なるタイプの不純物を注入するステップと、
前記ゲート物質の上に前記金属物質を付着させるステップと、
後続の熱工程を通じて異なる仕事関数を有するシリサイドを形成するステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項15】
請求項1の(d)ステップであって、
前記シリコンピンを中心にして両側にnタイプ不純物及びpタイプ不純物をドーピングしたゲート物質にニッケルを付着させるステップと、
後続の熱工程でNiSiを形成して、一側には4eVの仕事関数を有する金属電極を形成し、他側には5eVの仕事関数を有する金属電極を形成させるステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項16】
前記(d)ステップの二重ゲート形成のための不純物注入ステップで非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、
薄い等価トンネリング酸化膜を成長させる二重ゲートが形成されるシリコンピンに、注入角度を調節して、n+タイプの高濃度のnタイプ不純物を、深く注入するステップと、
注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンに、p−タイプの低濃度を有するpタイプ不純物を深く注入するステップと、
注入角度を調節して、同一ゲートが形成されるシリコンピンに、p+タイプの高濃度を有するpタイプ不純物を、薄く注入するステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項17】
前記(d)ステップの二重ゲート形成のための不純物注入ステップにおいて非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲートを形成する場合、
注入角度を調節して、薄い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンにp+タイプの高濃度のpタイプ不純物を深く注入するステップと、
前記ステップの後に、注入角度を調節して、厚い等価トンネリング酸化膜を成長させるゲートが形成されるシリコンピンにn−タイプの低濃度を有するnタイプ不純物を深く注入するステップと、
n+タイプの高濃度を有するnタイプ不純物を、注入角度を調節して、同一ゲートが形成されるシリコンピンに薄く注入するステップとを含むことを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項18】
前記非対称的な等価トンネリング酸化膜と非対称的な仕事関数を有する二重ゲート形成のために不純物を注入するステップは、
前記二重ゲートの上に遮断酸化層を付着させてイオンを注入するステップと、
前記遮断酸化層をまた除去するステップとを更に含むことを特徴とする
請求項17に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項19】
前記(g)ステップのソース/ドレイン領域形成のための不純物注入ステップは、
前記シリコンピンを中心にソース/ドレイン領域を形成する一側方向のみに不純物を注入するステップであることを特徴とする
請求項1に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の製造方法。
【請求項20】
シリコン基板と、
前記シリコン基板上に形成された下部絶縁膜と、
前記下部絶縁膜上に形成され、シリコンの中心部にはシリコンピン領域を有し、両端部には各々ソースとドレイン領域とを有し、前記シリコンピン領域と前記ソース/ドレイン領域とが繋がれる部位にシリコンピンコーナーを有するシリコン層と、
前記シリコンピンの両側面に各々順次に形成されたトンネリング酸化膜、電子捕獲膜、制御酸化膜と、
前記シリコンピンの両側面に形成された前記制御膜上に各々形成されたゲート物質と
を含むことを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項21】
前記ソース領域と前記ドレイン領域とは非対称であり、シリコンチャンネルとシリコンピンが、ドレイン領域よりソース領域での方で広くなるように形成されることを特徴とする
請求項20に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項22】
前記シリコンピンの両側面に形成された前記トンネリング酸化膜の幅又は誘電定数が互いに異なることを特徴とする
請求項20に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項23】
前記シリコンピンの両側面に形成された前記トンネリング酸化膜の幅又は誘電定数が互いに異なることを特徴とする
請求項21に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子。
【請求項24】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に電子を注入するプログラム動作の際、電子を捕獲しようとするソースまたはドレインに高電圧を印加して熱電子を発生させ、ゲート電圧を通じて発生された熱電子をゲート側に引き寄せて前記電子をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲することを特徴とする二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項25】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に捕獲された電子の消去動作の際、電子を消去しようとするソースまたはドレインに高電圧を印加し、前記ゲートにマイナス電圧を印加してトンネリングにより発生された正孔をソースまたはドレイン側シリコンピンコーナーの電子捕獲膜に捕獲させ、捕獲された前記正孔をプログラム動作の際に捕獲された電子と結合させて消去する方法を利用した
二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項26】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、
前記電子捕獲膜に捕獲された電子の読み取り動作の際、前記電子が捕獲されている位置によって正方向の読み取り条件と逆方向の読み取り条件間のスレッショルド電圧の値が異なることを利用した
二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項27】
前記ドレイン側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合、プログラムの動作電圧と反対方向である逆方向の読み取り条件を利用し、前記ソース側シリコンピンコーナーの電子捕獲膜に電子が捕獲されたプログラムに対する読み取り動作をする場合にはプログラムの動作電圧と反対方向である正方向の読み取り条件を利用することを特徴とする
請求項26に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項28】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、正方向及び逆方向読み取り条件を全て用いて2ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項29】
請求項21に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向または逆方向読み取り条件のうち、いずれか1つのみを利用して2ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項30】
前記読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して3ビット動作を具現可能なことを特徴とする
請求項29に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項31】
請求項20に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して4ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項32】
請求項21に係る二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法であって、読み取り動作の際、互いに異なるスレッショルド電圧を利用して正方向または逆方向読み取り条件のうち、いずれか1つのみを利用して4ビット動作を具現可能な二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【請求項33】
前記読み取り動作の際、正方向及び逆方向読み取り条件を全て利用して5ビット動作を具現可能なことを特徴とする
請求項32に記載の二重ゲート構造を有する多重ビット不揮発性メモリ素子の動作方法。
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図1a】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【図3】
【図4】
【図5】
【図6】
【図7】
【図1a】
【図1b】
【図1c】
【図1d】
【図1e】
【図1f】
【図1g】
【公開番号】特開2006−303511(P2006−303511A)
【公開日】平成18年11月2日(2006.11.2)
【国際特許分類】
【出願番号】特願2006−118397(P2006−118397)
【出願日】平成18年4月21日(2006.4.21)
【出願人】(592127149)韓国科学技術院 (129)
【Fターム(参考)】
【公開日】平成18年11月2日(2006.11.2)
【国際特許分類】
【出願日】平成18年4月21日(2006.4.21)
【出願人】(592127149)韓国科学技術院 (129)
【Fターム(参考)】
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