曲面構造を有するソノスメモリ素子及びその製造方法
【課題】従来の平面型ソノス素子の多重誘電層(ONO層)を円筒型等のような曲面構造に変えた新しい構造のソノスメモリ素子と、その製造方法を提供する。
【解決手段】アクティブ領域120とフィールド領域200とを有する半導体基板100と、アクティブ領域120の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第1の酸化物層320a、窒化物層340、及び第2の酸化物層360が順次に形成された多重誘電層300と、多重誘電層300の上部に形成されたゲート400とから構成されたソノスメモリ素子において、アクティブ領域120の上部の表面は、曲面形状を有し、多重誘電層300は、アクティブ領域120の上部の表面の形状に沿って曲面形状を有し、ゲート400は、前記曲面形状の前記第2の酸化物層360を覆うようにする。
【解決手段】アクティブ領域120とフィールド領域200とを有する半導体基板100と、アクティブ領域120の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第1の酸化物層320a、窒化物層340、及び第2の酸化物層360が順次に形成された多重誘電層300と、多重誘電層300の上部に形成されたゲート400とから構成されたソノスメモリ素子において、アクティブ領域120の上部の表面は、曲面形状を有し、多重誘電層300は、アクティブ領域120の上部の表面の形状に沿って曲面形状を有し、ゲート400は、前記曲面形状の前記第2の酸化物層360を覆うようにする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、曲面構造を有するソノス素子及びその製造方法に関し、より詳しくは、ソノス素子の多重誘電層(ONO層:Oxide/Nitride/Oxide層)を円筒型の曲面構造としたソノスメモリ素子とその製造方法に関する。
【背景技術】
【0002】
現在SONOS(Silicon−Oxide−Nitride−Oxide−Silicon)素子は、次世代メモリ素子として注目を集めている素子である。特に、ソノス素子は、次世代フラッシュメモリセルとして有力視されているが、これは、多重誘電層の窒化膜(Nitride層)内に存在する多量のディップレベルトラップ(deep level trap)群を利用することができるからである。
【0003】
ところが、従来のSONOSメモリ素子は、図1のように、平面型NMOS形態に製作されてきた。従って、図2のようなエネルギーバンド図を有するようになり、常温(300K)で電子の平均熱的エネルギーは0.025eVに過ぎず、基板10の電子がトンネル酸化膜(Tunnel Oxide)32のエネルギー障壁(3.1eV)を超え、多重誘電層30の窒化膜34内に入り込み、プログラムさせるためには特段の方法が必要である。その中の一つの方法として、チャンネル内の電子を前記トンネル酸化膜(Tunnel Oxide)32のエネルギー障壁(3.1eV)を超えることができるように、加速させて注入させるチャンネルのホットエレクトロン注入方式(CHE:Channel Hot−Electron注入方式)があり、もう一つとしては、F−N(Fowler−Nordheim)トンネリング方式がある。
【0004】
F−Nトンネリング方式は、図3のように、基板10とコントロールゲート40との両端に電圧(コントロールゲートに高電圧)を掛けると、エネルギーバンド図が変形するようになり、基板の伝導帯にあった電子が薄くなったトンネル酸化膜(Tunnel Oxide)32を突き抜いて窒化膜34内に入り込む確率が大きくなることを利用したものである。
【0005】
即ち、下記の数式1のように、トンネリング電流Jは、基板の伝導帯にある電子が障壁であるトンネル酸化膜(Tunnel Oxide)を突き抜く確率Ttに比例し、前記Ttは下記の数式2のように基板の伝導帯ECにある電子が見る障壁(トンネル酸化膜)の厚さであるx1に指数関数的に反比例し、前記x1は、下記の数式3のように障壁(トンネル酸化膜)両端に掛かる電界εOXに反比例する。
【0006】
【数1】
【0007】
【数2】
【0008】
ここで、前記数式2において、kOXはトンネリング電子のウェーブベクター(wave vector)である。
【0009】
【数3】
【0010】
従って、F−Nトンネリング方式は、コントロールゲートに基板に比べて高電圧が掛かると、エネルギーバンドは図3のように変形され、トンネル酸化膜(Tunnel Oxide)の伝導帯が下に傾き、結局基板の伝導帯にある電子群が見る障壁(トンネル酸化膜)の厚さは前より薄くなり、基板の伝導帯にある電子がトンネル酸化膜(Tunnel Oxide)を突き抜く確率が高くなることによって、量子力学的トンネリング電流が流れるようになる。これを多重誘電層の窒化膜内に電子を注入してプログラミングする方式に利用したものである。
【0011】
一方、ソノスメモリ素子をイレースさせるためには、多重誘電層の窒化膜内に注入された電子群を放出又は除去しなければならない。そのためには、現在、前記で検討したF−Nトンネリング方式を主に利用している。即ち、プログラミング時とは反対に、基板に比べてコントロールゲートに低電圧を掛けると、エネルギーバンドは、図4のように変形されてトンネル酸化膜(Tunnel Oxide)の価電子帯が上に傾き、結局基板の価電子帯EVにある正孔(hole)群が見る障壁(トンネル酸化膜)の厚さは前より薄くなり、基板の価電子帯にある正孔がトンネル酸化膜(Tunnel Oxide)を突き抜く確率が高くなることによって、量子力学的トンネリング電流がプログラム時とは反対に流れるようになる。これを多重誘電層の窒化膜内に正孔を注入してイレースする方式に利用する。
【0012】
ところが、図1のような従来の平面型ソノスメモリ素子の構造において、イレースさせるために、前記のようにF−Nトンネリング方式を利用する場合、図4のように、コントロールゲート40からブロッキング酸化膜(Blocking Oxide)36を突き抜き、多重誘電層の窒化膜34内に逆にトンネリング(back tunneling)されて入り込む電子群によりイレース速度は大きく低下し、閾値電圧の原状態への復旧は、一定水準に留まる結果をもたらすようになる根本的な問題点があった。即ち、コントロールゲートであるポリシリコンの伝導帯にある電子群も薄くなった障壁(ブロッキング酸化膜)を突き抜き、多重誘電層の窒化膜に入り込む可能性があり、これにより多重誘電層の窒化膜内にある電子を除去するのに多くの時間が掛かるだけでなく、その除去にも一定の限界があった。
【0013】
結局、ソノス素子をメモリ素子として実際に商業化するためには、前記のような不完全なイレース問題を必ず克服しなければならない。
【0014】
現在、その方法の一つとして、ホットホール(hot−hole)注入方法を通じてイレース問題を解決している。この方法によると、図5のようなNMOS構造において、ソース又はドレインとボディーとの間に逆バイアスで大きな負電圧を印加した場合、ゲートの下のソース又はドレインのN+領域は、表面で反転(inversion)されてホールが誘導される効果をもたらす。このとき、部分的に形成されたN+−P+接合領域には大きな電界が掛かるようになり、これによりバンド間トンネリング(Band−to−Band Tunneling)現象が起こる。その後、チャンネル側に抜け出すホールは、ソース又はドレインとボディーとの間に掛かった電圧により更に加速され、このうち十分な運動量を持つホットホールは、ゲート電圧の助けを受けて窒化膜内により容易に注入するようになる。このような方式のホットホールは、F−Nトンネリングされたホールより極めて大きいエネルギーを持つようになり、ホールの重い重量とトンネリング障壁にも拘わらず、効果的に窒化膜に注入が可能になる。
【0015】
しかし、前記のようなホットホール注入方式でイレース動作を起こすためには、ゲート、ボディー(基板)電圧だけでなく、ソースとドレインバイアスも一定の値に保つようにしなければならない。ところが、NAND方式のフラッシュメモリアレイにおいては、このような方法を適用することができないという決定的な問題点がある。何故ならば、従来のNMOS形態のメモリ素子に、前記のようにホットホール注入方式でイレース動作をするために、ゲートに強い負電圧を掛ける場合、チャンネルはアキュミュレーションモード(accumulation mode)で消されるようになり、ビットライン(Bit line)から供給される電圧を直列に連結された各メモリ素子のソース及びドレインに効果的に伝達できないためである。
【0016】
従って、プログラムとイレースをいずれもF−Nトンネリング方式で行わざるをえないNAND型フラッシュメモリにおいては、決定的に前記のようなバック−トンネリング効果によるイレース速度の問題が発生し、ソノスメモリの商業化が遅延される一番大きな原因であった。
【0017】
一方、ホットホール注入方式でないF−Nトンネリング方式を利用し、前記イレース速度の問題を改善するための努力も、今まで多様に試みられてきた。
【0018】
その中でソノスメモリ素子のゲートをN+でないP+をドーピングしたポリシリコンを用いることによって、ゲートと窒化膜の間のトンネリング障壁を高め、バック−トンネリング効果を減らそうとするライジンガー(Reisinger)等による試みがあったが(非特許文献1:Dig. Symp. VLSI Tech., 1997, pp. 113−114)、ゲート(ワードライン)に厳しいネガティブ(negative)電圧が印加される場合には、結局ゲートの価電子帯(valence band)電子がトンネリングされ、窒化膜に渡ってくるようになり、イレース速度の改善には一定の限界があった。
【0019】
また他の方法として、図1のブロッキング酸化膜(Blocking Oxide)36を高誘電率の物質(例えば、Al2O3)に代替することによって、ブロッキング層の静電容量を増加させる方法(非特許文献2:Ext. Abst. Int’l Conf.Solid State Dev. Materials, 2002,pp. 162−163)や、ソノスメモリ素子のゲートをポリシリコンの代わりにTaN金属を用いることによって、イレース速度を更に改善することができた(非特許文献3:Tech. Dig. Int’l Electron Dev. Meet., 2003, pp. 613−616)。しかし、高誘電率の物質や金属ゲートは、通常のシリコンCMOS工程技術をそのままに利用することができないため、ソノスの一番大きな長所を生かすことができないという問題点があった。
【非特許文献1】Dig. Symp. VLSI Tech., 1997, pp. 113−114
【非特許文献2】Ext. Abst. Int’l Conf.Solid State Dev. Materials, 2002,pp. 162−163
【非特許文献3】Tech. Dig. Int’l Electron Dev. Meet., 2003, pp. 613−616
【発明の開示】
【発明が解決しようとする課題】
【0020】
本発明は、前記のような従来技術の問題点を解決すべく、従来の平面型多重誘電層(ONO層)を円筒型の曲面構造に変え、プログラム時のトンネル酸化膜のトンネリングはより容易にする反面、イレース時のブロッキング酸化膜のトンネリングは抑制し、従来のF−Nトンネリング方式が有するイレースの問題点を根本的に解決した新しいソノスメモリ素子の構造とこれを製造するための方法を提供することを目的とする。
【0021】
即ち、本発明は、ソノスメモリ素子の多重誘電層(ONO層)を円筒型の曲面構造とすることによって、トンネル酸化膜とブロッキング酸化膜の曲率半径が互いに異なるようにすれば、各酸化膜に掛かる電界は、曲率半径に反比例するという物理法則に基づき、プログラム時のトンネル酸化膜のトンネリングはより容易になる反面、イレース時のブロッキング酸化膜のトンネリングはより難しくなるという原理を利用したものである。
【0022】
より具体的に本発明の目的を説明すると、次のとおりである。
【0023】
先ず、前記数式1、2、3からF−Nトンネリング電流JFNを求めると、
【0024】
【数4】
【0025】
のように、JFNはトンネリングしようとする酸化膜に掛かる電界εOXに比例することが分かる。従って、本発明は、イレース時の多重誘電層(ONO層)のトンネル酸化膜とブロッキング酸化膜に掛かる電界を異なるようにし、トンネル酸化膜にトンネリングされる正孔の数は増やしながら、ブロッキング酸化膜にバック−トンネリングされる電子の数は減らそうとすることにある。
【0026】
本発明では、これを具現するための一実施形態として多重誘電層(ONO層)を円筒型としたが、これに限定されないのは自明である。即ち、イレース時の多重誘電層(ONO層)のトンネル酸化膜とブロッキング酸化膜に掛かる電界を異なるようにすることができる構造(例えば、楕円型、三角形等)は、全て本発明の目的に属する。
【課題を解決するための手段】
【0027】
前記目的を達成するための本発明に係るソノス(SONOS)メモリ素子の構造は、アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース及びドレイン領域の一部の上段に第1の酸化物層、窒化物層及び第2の酸化物層が順次形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成された従来のソノス素子において、
前記アクティブ領域の上部の表面は曲面形状を有し、前記多重誘電層も前記アクティブ領域の上部の表面の形状に沿って曲面形状を有し、前記ゲートは、前記曲面形状の第2の酸化物層を覆うことを特徴とする。
【0028】
また、前記目的を達成するための本発明に係るソノスメモリ素子の製造方法は、半導体基板の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域の形成のためのマスクを作る第1のステップと、前記マスクを利用し、基板をエッチングしてフィン(fin)形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を作る第2のステップと、前記アクティブ領域とフィールド領域の上部を平坦化させ、前記アクティブ領域のフィン(fin)形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第3のステップと、前記一部突出したアクティブ領域のフィン(fin)形状を円筒型とするためのアニーリング工程を行う第4のステップと、前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第1の酸化物層、窒化物層及び第2の酸化物層を順次積層して多重誘電層(ONO層)を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲートを形成する第5のステップとを含むことを特徴とする。
【発明の効果】
【0029】
本発明は、従来の平面型ソノス素子の多重誘電層(ONO層)を円筒型等のような曲面構造に変え、ブロッキング酸化膜の上部の曲率半径をトンネル酸化膜の下部の曲率半径より大きくすることによって、イレース時のブロッキング酸化膜を通過する電子のバック−トンネリングを抑制し、メモリのイレース速度を改善することができる。
【発明を実施するための最良の形態】
【0030】
以下、添付した図面を参照しつつ、本発明に係わるソノスメモリ素子及びその製造方法を詳細に説明する。
【0031】
図6のように、多重誘電層(ONO層)を円筒型としたとき、内側面の半径をr1、外側面の半径をr2とすると、円筒内部(r1とr2との間)の電界は、ガウスの法則に基づき、次のとおりである。
【0032】
【数5】
【0033】
前記数式5から円筒内部の電界Eは、半径rに反比例することが分かる。
【0034】
従って、内側面における電界E1と外側面における電界E2との比は次のように、E1:E2=r2:r1=r2/r1:1となり、外側の電界より内側の電界が、r2/r1倍大きいということが分かる。
【0035】
これは、円筒型のキャパシターに電圧を掛けるようになると、図6のように、内側に行くほど電力線(flux)が集まるようになり、これにより電界(electric field)が大きくなるという事実にも基づく。
【0036】
従来の半導体素子においては、角の部分に電界が大きくなり、発生するコーナー効果(corner effect)を減らすために、ラウンディング(rounding)等を行っていたが、本発明においては、これを積極的に活用して多重誘電層(ONO層)のトンネル酸化膜の曲率半径は小さくして電界が大きく掛かるようにし、外側のブロッキング酸化膜には曲率半径を大きくして電界が相対的に小さく掛かり、イレース時の電子のバック−トンネリング効果を減らすことが、本発明の核心的な技術的思想である。
【0037】
従って、前記のような技術的思想を具現した一例は、アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔距離を含み、前記ソース及びドレイン領域の一部の上段に第1の酸化物層、窒化物層及び第2の酸化物層が順次形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成された従来のソノス素子の構造において、前記アクティブ領域の上部の表面を、図11bのように円筒型(断面が半球型)とし、その上部に蒸着された前記多重誘電層も円筒型の形状を有するようになり、ゲートは結局、図11cのように円筒型の前記多重誘電層の第2の酸化物層を覆うようになる。
【0038】
前記のような円筒型の曲面を利用した本発明に係るソノスメモリ素子と従来の平面型ソノスメモリ素子の電界特性を比較するために、各ゲートに10Vの一定の電圧を掛けてシミュレーションを行ったが、その結果は図7のように、トンネル酸化膜(Bottom Oxide)においては、従来のものより極めて大きい電界が掛かる反面、ブロッキング酸化膜(Top Oxide)においては、従来のものより極めて小さい電界が掛かっていることを確認することができる。
【0039】
また、同じ円筒型の構造において、角度によるシミュレーションの結果、各断面の電界の大きさは図8のように、それほどの差がないことが分かる。
【0040】
結局、円筒型の曲面を利用した本発明において、電界の大きさは同じ誘電物質である場合、半径のみに依存するので、ブロッキング酸化膜(Top Oxide)の曲率半径をトンネル酸化膜(Bottom Oxide)の曲率半径より大きくすれば、相対的にブロッキング酸化膜(Top Oxide)に掛かる電界(Eb)がトンネル酸化膜(Bottom Oxide)に掛かる電界(Et)より小さくなり、イレース時に数式4を示した図9のように、ブロッキング酸化膜(Top Oxide)を突き抜いて多重誘電層の窒化膜にバック−トンネリングされて入り込む電子を減らすことができるようになる。
【0041】
このような効果を更に調べるために、多重誘電層(ONO層)の厚さは一定に維持したまま、シリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径、即ちチャンネルの幅(Width)に変化を与えながら、トンネル酸化膜(Bottom Oxide)とブロッキング酸化膜(Top Oxide)とに掛かる電界の強さがどのように変わるかについてシミュレーションを行ったが、その結果は図10のように、シリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径が大きくなるほど、トンネル酸化膜(Bottom Oxide)とブロッキング酸化膜(Top Oxide)に掛かる電界の強さの差は徐々に小さくなることが分かる。特に、トンネル酸化膜(Bottom Oxide)とブロッキング酸化膜(Top Oxide)とのF−N電流の差が100倍(2order)以上になることを望むならば、シリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径が少なくとも50nm以下(即ち、チャンネルのWidthは100nm以下)にする必要がある。
【0042】
また、前記第2の酸化物層の上部の表面の曲率半径は、前記アクティブ領域の上部の表面の曲率半径より2倍以上であるものとすることがより好ましい。。
【0043】
次に、前記のような円筒型の曲面を有する本発明に係るソノスメモリ素子の製造方法について詳細に説明する。
【0044】
これは基本的に、図11a〜図11cのように(第1の実施形態)、半導体基板100の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域の形成のためのマスクを作る第1のステップと、前記マスクを利用し、基板をエッチングしてフィン(fin)形状のアクティブ領域120を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域200を作る第2のステップと、前記アクティブ領域とフィールド領域の上部を平坦化させ、前記アクティブ領域のフィン(fin)形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第3のステップ(図11a)と、前記一部突出したアクティブ領域のフィン(fin)形状を円筒型とするためのアニーリング工程を行う第4のステップ(図11b)と、前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第1の酸化物層320、窒化物層340、及び第2の酸化物層360を順次積層して多重誘電層(ONO層)300を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲート400を形成する第5のステップ(図11c)とを含む。
【0045】
ここで、絶縁膜は、酸化膜や窒化膜が好ましいが、PR(感光膜)等、フィン(fin)形状のアクティブ領域を形成するために、シリコンエッチング時にマスクの役割をすることができる物質であれば良い。そして、シリコン基板のエッチングは、STI工程を利用することができ、その他の酸化膜でフィールド領域を形成する工程や、平坦化工程等は一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。もちろん、前記第1の酸化物層320はトンネル酸化膜であり、窒化物層340はシリコンナイトライド(例:Si3N4)であり、第2の酸化物層360はブロッキング酸化膜をいう。
【0046】
本発明のまた他の製造方法として、図12a〜図12cのように(第2の実施形態)、前記第1の実施形態の第1のステップにおいて、前記絶縁膜は窒化膜(例:Si3N4)とし、第3のステップにおいて、前記平坦化工程はCMP(Chemical Mechanical Polishing)とし、前記窒化膜340aのマスクが一部露出されるように、前記フィールド領域の酸化膜200の一部をエッチングし(図12a)、第4のステップにおいては、前記アニーリング工程の代わりに酸化工程でアクティブ領域の上部の形状を円筒とし(図12b)、前記窒化膜340bと前記フィールド領域の酸化膜200aの一部をエッチングし、前記円筒型のアクティブ領域の上部120aが露出されるようにすることができる。
【0047】
ここで、前記窒化膜340aは、CMP工程時にエッチストッパー(etch stopper)として作用し、アクティブ領域の上部の形状を円筒型とするための酸化工程は、乾式酸化だけでなく湿式酸化も可能である。その他の工程は、一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。
【0048】
本発明のまた他の製造方法として、図13a〜図13cのように(第3の実施形態)、前記第1の実施形態の第1のステップにおいて、前記絶縁膜を蒸着する前に、前記半導体基板の上部に先ず酸化膜320aを薄く形成し、前記酸化膜の上部に前記絶縁膜として窒化膜340aを蒸着し(図13a)、第2のステップにおいては、先ず酸化工程でアクティブ領域となる上段を曲面とした後(図13b)、前記マスクを利用し、基板をエッチングしてフィン(fin)形状のアクティブ領域120aを作り、ギャップフィル(gap fill)で酸化膜を埋め立て、前記アクティブ領域の周辺にフィールド領域200aをつくり(図13c)、第3のステップの前記平坦化工程はCMPとし、第4のステップの前記アニーリング工程は第2のステップの酸化工程に代替することができる。ここでも具体的な工程は、一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。
【0049】
本発明のまた他の製造方法として、図14a〜図14bのように(第4の実施形態)、前記第1の実施形態の第3のステップにおいて、前記平坦化工程はCMPとし、前記平坦化工程後のフィールド領域の酸化膜200の一部をエッチングする前に、前記アクティブ領域120の上部に先ずハードマスク380を形成し(図15a)、前記ハードマスク380と前記フィールド領域の酸化膜200の一部をエッチングしてアクティブ領域のフィン(fin)形状120を突出させ(図14a)、第4のステップにおいて、前記アニーリング工程を行う前に、前記ハードマスク380aを先ず除去する。前記ハードマスク380は、シリコンとエッチング選択比が良くないものとすべきであるが、図15aのような円筒型のハードマスクは、PRを若干アッシング(ashing)して得ることもでき、ポリシリコンを側壁(sidewall)工程で作ることもできる。その他の具体的な工程は、一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。
【0050】
本発明のまた他の製造方法として、図15a及び図15bのように(第5の実施形態)、前記第4の実施形態の第3のステップの前記ハードマスク380と前記フィールド領域の酸化膜200のエッチング工程は、等方性エッチング方式を利用して前記アクティブ領域のフィン(fin)形状の突出がなく、第4のステップの前記アニーリング工程と前記ハードマスクの除去工程の代わりに、前記フィールド領域の酸化膜200aの一部をエッチングする工程に代替して具現することもできる。ここでも前記ハードマスクは、シリコンとエッチング選択比が良くないものとすべきであり、前記ハードマスクとフィールド領域の酸化膜のエッチング工程は、等方性エッチング方式を利用しなければならない。等方性エッチング工程とその他の具体的な工程は、通常のCMOS工程に従うので、これに関する詳細な説明は省略する。
【0051】
前記第1〜第5の実施形態において、ソース及びドレインの形成のためのイオンドーピングは、第1のステップの前に、先ず半導体基板の上部に絶縁膜を蒸着してエッチングし、チャンネル長さと同じ幅を有する微細パターンのマスクを形成し、ソース及びドレインの形成のためのイオンドーピングを行うか、又は第5のステップのコントロールゲートの形成のためのエッチング工程時に、前記多重誘電層の上部に蒸着されたゲート物質だけでなく、エッチングされる前記ゲート物質の下部にある多重誘電層も共にエッチングされるようにした後、前記第5のステップのエッチング工程で露出されたアクティブ領域及びフィールド領域の上部と前記コントロールゲートの上部にイオン注入工程を行うことによって、ソース及びドレイン領域だけでなく、ポリシリコンからなるコントロールゲートにも同時にイオン注入を行うこともできる。
【0052】
以上において紹介された本発明の製造方法は、曲面を有するソノスメモリ素子を具現する幾つかの実施形態に過ぎず、当業者であれば、通常のCMOS工程を利用して多様に実施することができるところ、このような実施内容は本発明の技術的思想の範囲内に属することは当然のことである。
【産業上の利用可能性】
【0053】
本発明は、ソノスメモリ素子に関する技術分野に有用である。
【図面の簡単な説明】
【0054】
【図1】従来の平面型ソノスメモリ素子の構造を示す断面図である。
【図2】図1のソノスメモリ素子に何の電圧も印加されない場合のエネルギーバンド図である。
【図3】図1のソノスメモリ素子に基板より高い電圧をゲートに印加してプログラムするときのエネルギーバンド図である。
【図4】図1のソノスメモリ素子に基板より低い電圧をゲートに印加してイレースするときの電子のバック−トンネリングを示すエネルギーバンド図である。
【図5】ゲートにより誘導されたホットホール(hot hole)を注入してイレースする方式を示す説明図である。
【図6】円筒型キャパシターの内側と外側との間に電圧が掛かる場合に形成される電力線を示す説明図である。
【図7】局面を利用した本発明と従来の平面型ソノス素子の多重誘電層に分布された電圧/電界比較図である。
【図8】本発明の曲面において、角度を異なるようにした断面の電界分布比較図である。
【図9】電界によるF−Nトンネリング電流を示す電気的特性図である。
【図10】本発明のシリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径が多重誘電層(ONO層)の電界に及ぼす影響を示す電界分布図である。
【図11a】本発明に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図11b】本発明の第1の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図11c】本発明の第1の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図12a】本発明の第2の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図12b】本発明の第2の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図12c】本発明の第2の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図13a】本発明の第3の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図13b】本発明の第3の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図13c】本発明の第3の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図14a】本発明の第4の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図14b】本発明の第4の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図15a】本発明の第5の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図15b】本発明の第5の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【符号の説明】
【0055】
100 半導体基板、
120、120a アクティブ領域、
200、200a フィールド領域、
300 多重誘電層(ONO層)、
320、320a、320b 第1の酸化物層(トンネル酸化膜)、
340 窒化物層、
340a、340b 窒化膜、
360 第2の酸化物層(ブロッキング酸化膜)、
380 ハードマスク、
400 ゲート(コントロールゲート)。
【技術分野】
【0001】
本発明は、曲面構造を有するソノス素子及びその製造方法に関し、より詳しくは、ソノス素子の多重誘電層(ONO層:Oxide/Nitride/Oxide層)を円筒型の曲面構造としたソノスメモリ素子とその製造方法に関する。
【背景技術】
【0002】
現在SONOS(Silicon−Oxide−Nitride−Oxide−Silicon)素子は、次世代メモリ素子として注目を集めている素子である。特に、ソノス素子は、次世代フラッシュメモリセルとして有力視されているが、これは、多重誘電層の窒化膜(Nitride層)内に存在する多量のディップレベルトラップ(deep level trap)群を利用することができるからである。
【0003】
ところが、従来のSONOSメモリ素子は、図1のように、平面型NMOS形態に製作されてきた。従って、図2のようなエネルギーバンド図を有するようになり、常温(300K)で電子の平均熱的エネルギーは0.025eVに過ぎず、基板10の電子がトンネル酸化膜(Tunnel Oxide)32のエネルギー障壁(3.1eV)を超え、多重誘電層30の窒化膜34内に入り込み、プログラムさせるためには特段の方法が必要である。その中の一つの方法として、チャンネル内の電子を前記トンネル酸化膜(Tunnel Oxide)32のエネルギー障壁(3.1eV)を超えることができるように、加速させて注入させるチャンネルのホットエレクトロン注入方式(CHE:Channel Hot−Electron注入方式)があり、もう一つとしては、F−N(Fowler−Nordheim)トンネリング方式がある。
【0004】
F−Nトンネリング方式は、図3のように、基板10とコントロールゲート40との両端に電圧(コントロールゲートに高電圧)を掛けると、エネルギーバンド図が変形するようになり、基板の伝導帯にあった電子が薄くなったトンネル酸化膜(Tunnel Oxide)32を突き抜いて窒化膜34内に入り込む確率が大きくなることを利用したものである。
【0005】
即ち、下記の数式1のように、トンネリング電流Jは、基板の伝導帯にある電子が障壁であるトンネル酸化膜(Tunnel Oxide)を突き抜く確率Ttに比例し、前記Ttは下記の数式2のように基板の伝導帯ECにある電子が見る障壁(トンネル酸化膜)の厚さであるx1に指数関数的に反比例し、前記x1は、下記の数式3のように障壁(トンネル酸化膜)両端に掛かる電界εOXに反比例する。
【0006】
【数1】
【0007】
【数2】
【0008】
ここで、前記数式2において、kOXはトンネリング電子のウェーブベクター(wave vector)である。
【0009】
【数3】
【0010】
従って、F−Nトンネリング方式は、コントロールゲートに基板に比べて高電圧が掛かると、エネルギーバンドは図3のように変形され、トンネル酸化膜(Tunnel Oxide)の伝導帯が下に傾き、結局基板の伝導帯にある電子群が見る障壁(トンネル酸化膜)の厚さは前より薄くなり、基板の伝導帯にある電子がトンネル酸化膜(Tunnel Oxide)を突き抜く確率が高くなることによって、量子力学的トンネリング電流が流れるようになる。これを多重誘電層の窒化膜内に電子を注入してプログラミングする方式に利用したものである。
【0011】
一方、ソノスメモリ素子をイレースさせるためには、多重誘電層の窒化膜内に注入された電子群を放出又は除去しなければならない。そのためには、現在、前記で検討したF−Nトンネリング方式を主に利用している。即ち、プログラミング時とは反対に、基板に比べてコントロールゲートに低電圧を掛けると、エネルギーバンドは、図4のように変形されてトンネル酸化膜(Tunnel Oxide)の価電子帯が上に傾き、結局基板の価電子帯EVにある正孔(hole)群が見る障壁(トンネル酸化膜)の厚さは前より薄くなり、基板の価電子帯にある正孔がトンネル酸化膜(Tunnel Oxide)を突き抜く確率が高くなることによって、量子力学的トンネリング電流がプログラム時とは反対に流れるようになる。これを多重誘電層の窒化膜内に正孔を注入してイレースする方式に利用する。
【0012】
ところが、図1のような従来の平面型ソノスメモリ素子の構造において、イレースさせるために、前記のようにF−Nトンネリング方式を利用する場合、図4のように、コントロールゲート40からブロッキング酸化膜(Blocking Oxide)36を突き抜き、多重誘電層の窒化膜34内に逆にトンネリング(back tunneling)されて入り込む電子群によりイレース速度は大きく低下し、閾値電圧の原状態への復旧は、一定水準に留まる結果をもたらすようになる根本的な問題点があった。即ち、コントロールゲートであるポリシリコンの伝導帯にある電子群も薄くなった障壁(ブロッキング酸化膜)を突き抜き、多重誘電層の窒化膜に入り込む可能性があり、これにより多重誘電層の窒化膜内にある電子を除去するのに多くの時間が掛かるだけでなく、その除去にも一定の限界があった。
【0013】
結局、ソノス素子をメモリ素子として実際に商業化するためには、前記のような不完全なイレース問題を必ず克服しなければならない。
【0014】
現在、その方法の一つとして、ホットホール(hot−hole)注入方法を通じてイレース問題を解決している。この方法によると、図5のようなNMOS構造において、ソース又はドレインとボディーとの間に逆バイアスで大きな負電圧を印加した場合、ゲートの下のソース又はドレインのN+領域は、表面で反転(inversion)されてホールが誘導される効果をもたらす。このとき、部分的に形成されたN+−P+接合領域には大きな電界が掛かるようになり、これによりバンド間トンネリング(Band−to−Band Tunneling)現象が起こる。その後、チャンネル側に抜け出すホールは、ソース又はドレインとボディーとの間に掛かった電圧により更に加速され、このうち十分な運動量を持つホットホールは、ゲート電圧の助けを受けて窒化膜内により容易に注入するようになる。このような方式のホットホールは、F−Nトンネリングされたホールより極めて大きいエネルギーを持つようになり、ホールの重い重量とトンネリング障壁にも拘わらず、効果的に窒化膜に注入が可能になる。
【0015】
しかし、前記のようなホットホール注入方式でイレース動作を起こすためには、ゲート、ボディー(基板)電圧だけでなく、ソースとドレインバイアスも一定の値に保つようにしなければならない。ところが、NAND方式のフラッシュメモリアレイにおいては、このような方法を適用することができないという決定的な問題点がある。何故ならば、従来のNMOS形態のメモリ素子に、前記のようにホットホール注入方式でイレース動作をするために、ゲートに強い負電圧を掛ける場合、チャンネルはアキュミュレーションモード(accumulation mode)で消されるようになり、ビットライン(Bit line)から供給される電圧を直列に連結された各メモリ素子のソース及びドレインに効果的に伝達できないためである。
【0016】
従って、プログラムとイレースをいずれもF−Nトンネリング方式で行わざるをえないNAND型フラッシュメモリにおいては、決定的に前記のようなバック−トンネリング効果によるイレース速度の問題が発生し、ソノスメモリの商業化が遅延される一番大きな原因であった。
【0017】
一方、ホットホール注入方式でないF−Nトンネリング方式を利用し、前記イレース速度の問題を改善するための努力も、今まで多様に試みられてきた。
【0018】
その中でソノスメモリ素子のゲートをN+でないP+をドーピングしたポリシリコンを用いることによって、ゲートと窒化膜の間のトンネリング障壁を高め、バック−トンネリング効果を減らそうとするライジンガー(Reisinger)等による試みがあったが(非特許文献1:Dig. Symp. VLSI Tech., 1997, pp. 113−114)、ゲート(ワードライン)に厳しいネガティブ(negative)電圧が印加される場合には、結局ゲートの価電子帯(valence band)電子がトンネリングされ、窒化膜に渡ってくるようになり、イレース速度の改善には一定の限界があった。
【0019】
また他の方法として、図1のブロッキング酸化膜(Blocking Oxide)36を高誘電率の物質(例えば、Al2O3)に代替することによって、ブロッキング層の静電容量を増加させる方法(非特許文献2:Ext. Abst. Int’l Conf.Solid State Dev. Materials, 2002,pp. 162−163)や、ソノスメモリ素子のゲートをポリシリコンの代わりにTaN金属を用いることによって、イレース速度を更に改善することができた(非特許文献3:Tech. Dig. Int’l Electron Dev. Meet., 2003, pp. 613−616)。しかし、高誘電率の物質や金属ゲートは、通常のシリコンCMOS工程技術をそのままに利用することができないため、ソノスの一番大きな長所を生かすことができないという問題点があった。
【非特許文献1】Dig. Symp. VLSI Tech., 1997, pp. 113−114
【非特許文献2】Ext. Abst. Int’l Conf.Solid State Dev. Materials, 2002,pp. 162−163
【非特許文献3】Tech. Dig. Int’l Electron Dev. Meet., 2003, pp. 613−616
【発明の開示】
【発明が解決しようとする課題】
【0020】
本発明は、前記のような従来技術の問題点を解決すべく、従来の平面型多重誘電層(ONO層)を円筒型の曲面構造に変え、プログラム時のトンネル酸化膜のトンネリングはより容易にする反面、イレース時のブロッキング酸化膜のトンネリングは抑制し、従来のF−Nトンネリング方式が有するイレースの問題点を根本的に解決した新しいソノスメモリ素子の構造とこれを製造するための方法を提供することを目的とする。
【0021】
即ち、本発明は、ソノスメモリ素子の多重誘電層(ONO層)を円筒型の曲面構造とすることによって、トンネル酸化膜とブロッキング酸化膜の曲率半径が互いに異なるようにすれば、各酸化膜に掛かる電界は、曲率半径に反比例するという物理法則に基づき、プログラム時のトンネル酸化膜のトンネリングはより容易になる反面、イレース時のブロッキング酸化膜のトンネリングはより難しくなるという原理を利用したものである。
【0022】
より具体的に本発明の目的を説明すると、次のとおりである。
【0023】
先ず、前記数式1、2、3からF−Nトンネリング電流JFNを求めると、
【0024】
【数4】
【0025】
のように、JFNはトンネリングしようとする酸化膜に掛かる電界εOXに比例することが分かる。従って、本発明は、イレース時の多重誘電層(ONO層)のトンネル酸化膜とブロッキング酸化膜に掛かる電界を異なるようにし、トンネル酸化膜にトンネリングされる正孔の数は増やしながら、ブロッキング酸化膜にバック−トンネリングされる電子の数は減らそうとすることにある。
【0026】
本発明では、これを具現するための一実施形態として多重誘電層(ONO層)を円筒型としたが、これに限定されないのは自明である。即ち、イレース時の多重誘電層(ONO層)のトンネル酸化膜とブロッキング酸化膜に掛かる電界を異なるようにすることができる構造(例えば、楕円型、三角形等)は、全て本発明の目的に属する。
【課題を解決するための手段】
【0027】
前記目的を達成するための本発明に係るソノス(SONOS)メモリ素子の構造は、アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース及びドレイン領域の一部の上段に第1の酸化物層、窒化物層及び第2の酸化物層が順次形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成された従来のソノス素子において、
前記アクティブ領域の上部の表面は曲面形状を有し、前記多重誘電層も前記アクティブ領域の上部の表面の形状に沿って曲面形状を有し、前記ゲートは、前記曲面形状の第2の酸化物層を覆うことを特徴とする。
【0028】
また、前記目的を達成するための本発明に係るソノスメモリ素子の製造方法は、半導体基板の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域の形成のためのマスクを作る第1のステップと、前記マスクを利用し、基板をエッチングしてフィン(fin)形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を作る第2のステップと、前記アクティブ領域とフィールド領域の上部を平坦化させ、前記アクティブ領域のフィン(fin)形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第3のステップと、前記一部突出したアクティブ領域のフィン(fin)形状を円筒型とするためのアニーリング工程を行う第4のステップと、前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第1の酸化物層、窒化物層及び第2の酸化物層を順次積層して多重誘電層(ONO層)を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲートを形成する第5のステップとを含むことを特徴とする。
【発明の効果】
【0029】
本発明は、従来の平面型ソノス素子の多重誘電層(ONO層)を円筒型等のような曲面構造に変え、ブロッキング酸化膜の上部の曲率半径をトンネル酸化膜の下部の曲率半径より大きくすることによって、イレース時のブロッキング酸化膜を通過する電子のバック−トンネリングを抑制し、メモリのイレース速度を改善することができる。
【発明を実施するための最良の形態】
【0030】
以下、添付した図面を参照しつつ、本発明に係わるソノスメモリ素子及びその製造方法を詳細に説明する。
【0031】
図6のように、多重誘電層(ONO層)を円筒型としたとき、内側面の半径をr1、外側面の半径をr2とすると、円筒内部(r1とr2との間)の電界は、ガウスの法則に基づき、次のとおりである。
【0032】
【数5】
【0033】
前記数式5から円筒内部の電界Eは、半径rに反比例することが分かる。
【0034】
従って、内側面における電界E1と外側面における電界E2との比は次のように、E1:E2=r2:r1=r2/r1:1となり、外側の電界より内側の電界が、r2/r1倍大きいということが分かる。
【0035】
これは、円筒型のキャパシターに電圧を掛けるようになると、図6のように、内側に行くほど電力線(flux)が集まるようになり、これにより電界(electric field)が大きくなるという事実にも基づく。
【0036】
従来の半導体素子においては、角の部分に電界が大きくなり、発生するコーナー効果(corner effect)を減らすために、ラウンディング(rounding)等を行っていたが、本発明においては、これを積極的に活用して多重誘電層(ONO層)のトンネル酸化膜の曲率半径は小さくして電界が大きく掛かるようにし、外側のブロッキング酸化膜には曲率半径を大きくして電界が相対的に小さく掛かり、イレース時の電子のバック−トンネリング効果を減らすことが、本発明の核心的な技術的思想である。
【0037】
従って、前記のような技術的思想を具現した一例は、アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔距離を含み、前記ソース及びドレイン領域の一部の上段に第1の酸化物層、窒化物層及び第2の酸化物層が順次形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成された従来のソノス素子の構造において、前記アクティブ領域の上部の表面を、図11bのように円筒型(断面が半球型)とし、その上部に蒸着された前記多重誘電層も円筒型の形状を有するようになり、ゲートは結局、図11cのように円筒型の前記多重誘電層の第2の酸化物層を覆うようになる。
【0038】
前記のような円筒型の曲面を利用した本発明に係るソノスメモリ素子と従来の平面型ソノスメモリ素子の電界特性を比較するために、各ゲートに10Vの一定の電圧を掛けてシミュレーションを行ったが、その結果は図7のように、トンネル酸化膜(Bottom Oxide)においては、従来のものより極めて大きい電界が掛かる反面、ブロッキング酸化膜(Top Oxide)においては、従来のものより極めて小さい電界が掛かっていることを確認することができる。
【0039】
また、同じ円筒型の構造において、角度によるシミュレーションの結果、各断面の電界の大きさは図8のように、それほどの差がないことが分かる。
【0040】
結局、円筒型の曲面を利用した本発明において、電界の大きさは同じ誘電物質である場合、半径のみに依存するので、ブロッキング酸化膜(Top Oxide)の曲率半径をトンネル酸化膜(Bottom Oxide)の曲率半径より大きくすれば、相対的にブロッキング酸化膜(Top Oxide)に掛かる電界(Eb)がトンネル酸化膜(Bottom Oxide)に掛かる電界(Et)より小さくなり、イレース時に数式4を示した図9のように、ブロッキング酸化膜(Top Oxide)を突き抜いて多重誘電層の窒化膜にバック−トンネリングされて入り込む電子を減らすことができるようになる。
【0041】
このような効果を更に調べるために、多重誘電層(ONO層)の厚さは一定に維持したまま、シリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径、即ちチャンネルの幅(Width)に変化を与えながら、トンネル酸化膜(Bottom Oxide)とブロッキング酸化膜(Top Oxide)とに掛かる電界の強さがどのように変わるかについてシミュレーションを行ったが、その結果は図10のように、シリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径が大きくなるほど、トンネル酸化膜(Bottom Oxide)とブロッキング酸化膜(Top Oxide)に掛かる電界の強さの差は徐々に小さくなることが分かる。特に、トンネル酸化膜(Bottom Oxide)とブロッキング酸化膜(Top Oxide)とのF−N電流の差が100倍(2order)以上になることを望むならば、シリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径が少なくとも50nm以下(即ち、チャンネルのWidthは100nm以下)にする必要がある。
【0042】
また、前記第2の酸化物層の上部の表面の曲率半径は、前記アクティブ領域の上部の表面の曲率半径より2倍以上であるものとすることがより好ましい。。
【0043】
次に、前記のような円筒型の曲面を有する本発明に係るソノスメモリ素子の製造方法について詳細に説明する。
【0044】
これは基本的に、図11a〜図11cのように(第1の実施形態)、半導体基板100の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域の形成のためのマスクを作る第1のステップと、前記マスクを利用し、基板をエッチングしてフィン(fin)形状のアクティブ領域120を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域200を作る第2のステップと、前記アクティブ領域とフィールド領域の上部を平坦化させ、前記アクティブ領域のフィン(fin)形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第3のステップ(図11a)と、前記一部突出したアクティブ領域のフィン(fin)形状を円筒型とするためのアニーリング工程を行う第4のステップ(図11b)と、前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第1の酸化物層320、窒化物層340、及び第2の酸化物層360を順次積層して多重誘電層(ONO層)300を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲート400を形成する第5のステップ(図11c)とを含む。
【0045】
ここで、絶縁膜は、酸化膜や窒化膜が好ましいが、PR(感光膜)等、フィン(fin)形状のアクティブ領域を形成するために、シリコンエッチング時にマスクの役割をすることができる物質であれば良い。そして、シリコン基板のエッチングは、STI工程を利用することができ、その他の酸化膜でフィールド領域を形成する工程や、平坦化工程等は一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。もちろん、前記第1の酸化物層320はトンネル酸化膜であり、窒化物層340はシリコンナイトライド(例:Si3N4)であり、第2の酸化物層360はブロッキング酸化膜をいう。
【0046】
本発明のまた他の製造方法として、図12a〜図12cのように(第2の実施形態)、前記第1の実施形態の第1のステップにおいて、前記絶縁膜は窒化膜(例:Si3N4)とし、第3のステップにおいて、前記平坦化工程はCMP(Chemical Mechanical Polishing)とし、前記窒化膜340aのマスクが一部露出されるように、前記フィールド領域の酸化膜200の一部をエッチングし(図12a)、第4のステップにおいては、前記アニーリング工程の代わりに酸化工程でアクティブ領域の上部の形状を円筒とし(図12b)、前記窒化膜340bと前記フィールド領域の酸化膜200aの一部をエッチングし、前記円筒型のアクティブ領域の上部120aが露出されるようにすることができる。
【0047】
ここで、前記窒化膜340aは、CMP工程時にエッチストッパー(etch stopper)として作用し、アクティブ領域の上部の形状を円筒型とするための酸化工程は、乾式酸化だけでなく湿式酸化も可能である。その他の工程は、一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。
【0048】
本発明のまた他の製造方法として、図13a〜図13cのように(第3の実施形態)、前記第1の実施形態の第1のステップにおいて、前記絶縁膜を蒸着する前に、前記半導体基板の上部に先ず酸化膜320aを薄く形成し、前記酸化膜の上部に前記絶縁膜として窒化膜340aを蒸着し(図13a)、第2のステップにおいては、先ず酸化工程でアクティブ領域となる上段を曲面とした後(図13b)、前記マスクを利用し、基板をエッチングしてフィン(fin)形状のアクティブ領域120aを作り、ギャップフィル(gap fill)で酸化膜を埋め立て、前記アクティブ領域の周辺にフィールド領域200aをつくり(図13c)、第3のステップの前記平坦化工程はCMPとし、第4のステップの前記アニーリング工程は第2のステップの酸化工程に代替することができる。ここでも具体的な工程は、一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。
【0049】
本発明のまた他の製造方法として、図14a〜図14bのように(第4の実施形態)、前記第1の実施形態の第3のステップにおいて、前記平坦化工程はCMPとし、前記平坦化工程後のフィールド領域の酸化膜200の一部をエッチングする前に、前記アクティブ領域120の上部に先ずハードマスク380を形成し(図15a)、前記ハードマスク380と前記フィールド領域の酸化膜200の一部をエッチングしてアクティブ領域のフィン(fin)形状120を突出させ(図14a)、第4のステップにおいて、前記アニーリング工程を行う前に、前記ハードマスク380aを先ず除去する。前記ハードマスク380は、シリコンとエッチング選択比が良くないものとすべきであるが、図15aのような円筒型のハードマスクは、PRを若干アッシング(ashing)して得ることもでき、ポリシリコンを側壁(sidewall)工程で作ることもできる。その他の具体的な工程は、一般的なCMOS工程に従うので、これに関する詳細な説明は省略する。
【0050】
本発明のまた他の製造方法として、図15a及び図15bのように(第5の実施形態)、前記第4の実施形態の第3のステップの前記ハードマスク380と前記フィールド領域の酸化膜200のエッチング工程は、等方性エッチング方式を利用して前記アクティブ領域のフィン(fin)形状の突出がなく、第4のステップの前記アニーリング工程と前記ハードマスクの除去工程の代わりに、前記フィールド領域の酸化膜200aの一部をエッチングする工程に代替して具現することもできる。ここでも前記ハードマスクは、シリコンとエッチング選択比が良くないものとすべきであり、前記ハードマスクとフィールド領域の酸化膜のエッチング工程は、等方性エッチング方式を利用しなければならない。等方性エッチング工程とその他の具体的な工程は、通常のCMOS工程に従うので、これに関する詳細な説明は省略する。
【0051】
前記第1〜第5の実施形態において、ソース及びドレインの形成のためのイオンドーピングは、第1のステップの前に、先ず半導体基板の上部に絶縁膜を蒸着してエッチングし、チャンネル長さと同じ幅を有する微細パターンのマスクを形成し、ソース及びドレインの形成のためのイオンドーピングを行うか、又は第5のステップのコントロールゲートの形成のためのエッチング工程時に、前記多重誘電層の上部に蒸着されたゲート物質だけでなく、エッチングされる前記ゲート物質の下部にある多重誘電層も共にエッチングされるようにした後、前記第5のステップのエッチング工程で露出されたアクティブ領域及びフィールド領域の上部と前記コントロールゲートの上部にイオン注入工程を行うことによって、ソース及びドレイン領域だけでなく、ポリシリコンからなるコントロールゲートにも同時にイオン注入を行うこともできる。
【0052】
以上において紹介された本発明の製造方法は、曲面を有するソノスメモリ素子を具現する幾つかの実施形態に過ぎず、当業者であれば、通常のCMOS工程を利用して多様に実施することができるところ、このような実施内容は本発明の技術的思想の範囲内に属することは当然のことである。
【産業上の利用可能性】
【0053】
本発明は、ソノスメモリ素子に関する技術分野に有用である。
【図面の簡単な説明】
【0054】
【図1】従来の平面型ソノスメモリ素子の構造を示す断面図である。
【図2】図1のソノスメモリ素子に何の電圧も印加されない場合のエネルギーバンド図である。
【図3】図1のソノスメモリ素子に基板より高い電圧をゲートに印加してプログラムするときのエネルギーバンド図である。
【図4】図1のソノスメモリ素子に基板より低い電圧をゲートに印加してイレースするときの電子のバック−トンネリングを示すエネルギーバンド図である。
【図5】ゲートにより誘導されたホットホール(hot hole)を注入してイレースする方式を示す説明図である。
【図6】円筒型キャパシターの内側と外側との間に電圧が掛かる場合に形成される電力線を示す説明図である。
【図7】局面を利用した本発明と従来の平面型ソノス素子の多重誘電層に分布された電圧/電界比較図である。
【図8】本発明の曲面において、角度を異なるようにした断面の電界分布比較図である。
【図9】電界によるF−Nトンネリング電流を示す電気的特性図である。
【図10】本発明のシリコンアクティブ領域の上部の円筒型(arch型)曲面の曲率半径が多重誘電層(ONO層)の電界に及ぼす影響を示す電界分布図である。
【図11a】本発明に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図11b】本発明の第1の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図11c】本発明の第1の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図12a】本発明の第2の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図12b】本発明の第2の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図12c】本発明の第2の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図13a】本発明の第3の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図13b】本発明の第3の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図13c】本発明の第3の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図14a】本発明の第4の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図14b】本発明の第4の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図15a】本発明の第5の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【図15b】本発明の第5の実施形態に係るソノスメモリ素子の製造工程の一部を示す斜視図である。
【符号の説明】
【0055】
100 半導体基板、
120、120a アクティブ領域、
200、200a フィールド領域、
300 多重誘電層(ONO層)、
320、320a、320b 第1の酸化物層(トンネル酸化膜)、
340 窒化物層、
340a、340b 窒化膜、
360 第2の酸化物層(ブロッキング酸化膜)、
380 ハードマスク、
400 ゲート(コントロールゲート)。
【特許請求の範囲】
【請求項1】
アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第1の酸化物層、窒化物層、及び第2の酸化物層が順次に形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成されたソノス(SONOS)メモリ素子において、
前記アクティブ領域の上部の表面は、曲面形状を有し、
前記多重誘電層は、前記アクティブ領域の上部の表面の形状に沿って曲面形状を有し、
前記ゲートは、前記曲面形状の前記第2の酸化物層を覆うことを特徴とするソノスメモリ素子。
【請求項2】
前記曲面形状は、円筒型であることを特徴とする請求項1に記載のソノスメモリ素子。
【請求項3】
前記アクティブ領域の上部の表面の曲率半径は50nm以下であることを特徴とする請求項1または2に記載のソノスメモリ素子。
【請求項4】
前記第2の酸化物層の上部の表面の曲率半径は、前記アクティブ領域の上部の表面の曲率半径より2倍以上であることを特徴とする請求項1または2に記載のソノスメモリ素子。
【請求項5】
半導体基板の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域を形成するためのマスクを形成する第1のステップと、
前記マスクを利用し、基板をエッチングしてフィン形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を形成する第2のステップと、
前記アクティブ領域とフィールド領域との上部を平坦化させ、前記アクティブ領域のフィン形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第3のステップと、
前記一部突出したアクティブ領域のフィン形状を円筒型とするためのアニーリング工程を行う第4のステップと、
前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第1の酸化物層、窒化物層、及び第2の酸化物層を順次に積層して多重誘電層を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲートを形成する第5のステップと、
を含むことを特徴とするソノスメモリ素子の製造方法。
【請求項6】
第1のステップにおいて、前記絶縁膜は窒化膜とし、
第3のステップにおいて、前記平坦化工程はCMPとし、前記窒化膜のマスクが一部露出されるように前記フィールド領域の酸化膜の一部をエッチングし、
第4のステップにおいては、前記アニーリング工程の代わりに酸化工程でアクティブ領域の上部の形状を円筒型とし、前記窒化膜と前記フィールド領域の酸化膜の一部をエッチングし、前記円筒型のアクティブ領域の上部が露出されるようにすることを特徴とする請求項5に記載のソノスメモリ素子の製造方法。
【請求項7】
第1のステップにおいて、前記絶縁膜を蒸着する前に、前記半導体基板の上部に先ず酸化膜を薄く形成して、前記酸化膜の上部に前記絶縁膜として窒化膜を蒸着し、
第2のステップにおいては、先ず酸化工程でアクティブ領域となる上段を曲面とした後、前記マスクを利用し、前記半導体基板をエッチングしてフィン形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を作り、
第3のステップの前記平坦化工程はCMPとし、
第4のステップの前記アニーリング工程は、第2のステップの酸化工程に代替されることを特徴とする請求項5に記載のソノスメモリ素子の製造方法。
【請求項8】
第3のステップにおいて、前記平坦化工程はCMPとし、前記平坦化工程後のフィールド領域の酸化膜の一部をエッチングする前に、前記アクティブ領域の上部に先ずハードマスクを形成し、前記ハードマスクと前記フィールド領域の酸化膜の一部をエッチングしてアクティブ領域のフィン形状を突出させ、
第4のステップにおいて、前記アニーリング工程を行う前に、前記ハードマスクを先ず除去することを特徴とする請求項5に記載のソノスメモリ素子の製造方法。
【請求項9】
第3のステップの前記ハードマスクと前記フィールド領域の酸化膜のエッチング工程は、等方性エッチング方式を利用して前記アクティブ領域のフィン形状の突出がなく、
第4のステップの前記アニーリング工程と前記ハードマスクの除去工程の代わりに、前記フィールド領域の酸化膜の一部をエッチングする工程に代替されることを特徴とする請求項8に記載のソノスメモリ素子の製造方法。
【請求項10】
第1のステップの前に、前記半導体基板の上部に絶縁膜を蒸着してエッチングし、先ずチャンネル長さと同じ幅を有する微細パターンのマスクを形成し、ソース及びドレインの形成のためのイオンドーピングを行うステップを更に含むことを特徴とする請求項5〜9のいずれか一項に記載のソノスメモリ素子の製造方法。
【請求項11】
第5のステップにおけるコントロールゲートの形成時のエッチング工程は、前記多重誘電層の上部に蒸着されたゲート物質だけでなく、エッチングされる前記ゲート物質の下部にある多重誘電層も共にエッチングされることを特徴とする請求項5乃至9のいずれかに記載のソノスメモリ素子の製造方法。
【請求項12】
第5のステップにおけるエッチング工程で露出されたアクティブ領域及びフィールド領域の上部と前記コントロールゲートの上部にイオン注入工程を更に含むことを特徴とする請求項11に記載のソノスメモリ素子の製造方法。
【請求項1】
アクティブ領域とフィールド領域とを有する半導体基板と、前記アクティブ領域の上部に一定の距離で離隔されて形成されたソース領域及びドレイン領域と、前記離隔された距離を含み、前記ソース領域及びドレイン領域上の一部に第1の酸化物層、窒化物層、及び第2の酸化物層が順次に形成された多重誘電層と、前記多重誘電層の上部に形成されたゲートとから構成されたソノス(SONOS)メモリ素子において、
前記アクティブ領域の上部の表面は、曲面形状を有し、
前記多重誘電層は、前記アクティブ領域の上部の表面の形状に沿って曲面形状を有し、
前記ゲートは、前記曲面形状の前記第2の酸化物層を覆うことを特徴とするソノスメモリ素子。
【請求項2】
前記曲面形状は、円筒型であることを特徴とする請求項1に記載のソノスメモリ素子。
【請求項3】
前記アクティブ領域の上部の表面の曲率半径は50nm以下であることを特徴とする請求項1または2に記載のソノスメモリ素子。
【請求項4】
前記第2の酸化物層の上部の表面の曲率半径は、前記アクティブ領域の上部の表面の曲率半径より2倍以上であることを特徴とする請求項1または2に記載のソノスメモリ素子。
【請求項5】
半導体基板の上部に絶縁膜を蒸着し、エッチングして所定のアクティブ領域を形成するためのマスクを形成する第1のステップと、
前記マスクを利用し、基板をエッチングしてフィン形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を形成する第2のステップと、
前記アクティブ領域とフィールド領域との上部を平坦化させ、前記アクティブ領域のフィン形状の一部が露出されるように、前記フィールド領域の酸化膜の一部をエッチングする第3のステップと、
前記一部突出したアクティブ領域のフィン形状を円筒型とするためのアニーリング工程を行う第4のステップと、
前記円筒型のアクティブ領域の上部と前記フィールド領域の上部に第1の酸化物層、窒化物層、及び第2の酸化物層を順次に積層して多重誘電層を形成し、前記多重誘電層の上部にゲート物質を蒸着し、エッチングしてコントロールゲートを形成する第5のステップと、
を含むことを特徴とするソノスメモリ素子の製造方法。
【請求項6】
第1のステップにおいて、前記絶縁膜は窒化膜とし、
第3のステップにおいて、前記平坦化工程はCMPとし、前記窒化膜のマスクが一部露出されるように前記フィールド領域の酸化膜の一部をエッチングし、
第4のステップにおいては、前記アニーリング工程の代わりに酸化工程でアクティブ領域の上部の形状を円筒型とし、前記窒化膜と前記フィールド領域の酸化膜の一部をエッチングし、前記円筒型のアクティブ領域の上部が露出されるようにすることを特徴とする請求項5に記載のソノスメモリ素子の製造方法。
【請求項7】
第1のステップにおいて、前記絶縁膜を蒸着する前に、前記半導体基板の上部に先ず酸化膜を薄く形成して、前記酸化膜の上部に前記絶縁膜として窒化膜を蒸着し、
第2のステップにおいては、先ず酸化工程でアクティブ領域となる上段を曲面とした後、前記マスクを利用し、前記半導体基板をエッチングしてフィン形状のアクティブ領域を作り、酸化膜で前記アクティブ領域の周辺にフィールド領域を作り、
第3のステップの前記平坦化工程はCMPとし、
第4のステップの前記アニーリング工程は、第2のステップの酸化工程に代替されることを特徴とする請求項5に記載のソノスメモリ素子の製造方法。
【請求項8】
第3のステップにおいて、前記平坦化工程はCMPとし、前記平坦化工程後のフィールド領域の酸化膜の一部をエッチングする前に、前記アクティブ領域の上部に先ずハードマスクを形成し、前記ハードマスクと前記フィールド領域の酸化膜の一部をエッチングしてアクティブ領域のフィン形状を突出させ、
第4のステップにおいて、前記アニーリング工程を行う前に、前記ハードマスクを先ず除去することを特徴とする請求項5に記載のソノスメモリ素子の製造方法。
【請求項9】
第3のステップの前記ハードマスクと前記フィールド領域の酸化膜のエッチング工程は、等方性エッチング方式を利用して前記アクティブ領域のフィン形状の突出がなく、
第4のステップの前記アニーリング工程と前記ハードマスクの除去工程の代わりに、前記フィールド領域の酸化膜の一部をエッチングする工程に代替されることを特徴とする請求項8に記載のソノスメモリ素子の製造方法。
【請求項10】
第1のステップの前に、前記半導体基板の上部に絶縁膜を蒸着してエッチングし、先ずチャンネル長さと同じ幅を有する微細パターンのマスクを形成し、ソース及びドレインの形成のためのイオンドーピングを行うステップを更に含むことを特徴とする請求項5〜9のいずれか一項に記載のソノスメモリ素子の製造方法。
【請求項11】
第5のステップにおけるコントロールゲートの形成時のエッチング工程は、前記多重誘電層の上部に蒸着されたゲート物質だけでなく、エッチングされる前記ゲート物質の下部にある多重誘電層も共にエッチングされることを特徴とする請求項5乃至9のいずれかに記載のソノスメモリ素子の製造方法。
【請求項12】
第5のステップにおけるエッチング工程で露出されたアクティブ領域及びフィールド領域の上部と前記コントロールゲートの上部にイオン注入工程を更に含むことを特徴とする請求項11に記載のソノスメモリ素子の製造方法。
【図2】
【図3】
【図4】
【図9】
【図1】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11a】
【図11b】
【図11c】
【図12a】
【図12b】
【図12c】
【図13a】
【図13b】
【図13c】
【図14a】
【図14b】
【図15a】
【図15b】
【図3】
【図4】
【図9】
【図1】
【図5】
【図6】
【図7】
【図8】
【図10】
【図11a】
【図11b】
【図11c】
【図12a】
【図12b】
【図12c】
【図13a】
【図13b】
【図13c】
【図14a】
【図14b】
【図15a】
【図15b】
【公開番号】特開2006−352139(P2006−352139A)
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願番号】特願2006−167635(P2006−167635)
【出願日】平成18年6月16日(2006.6.16)
【出願人】(503434302)財団法人ソウル大学校産学協力財団 (32)
【氏名又は名称原語表記】Seoul National University Industry Foundation
【住所又は居所原語表記】San 4−2, Bongchun−dong, Kwanak−gu, Seoul, Korea
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
【公開日】平成18年12月28日(2006.12.28)
【国際特許分類】
【出願日】平成18年6月16日(2006.6.16)
【出願人】(503434302)財団法人ソウル大学校産学協力財団 (32)
【氏名又は名称原語表記】Seoul National University Industry Foundation
【住所又は居所原語表記】San 4−2, Bongchun−dong, Kwanak−gu, Seoul, Korea
【出願人】(390019839)三星電子株式会社 (8,520)
【氏名又は名称原語表記】Samsung Electronics Co.,Ltd.
【Fターム(参考)】
[ Back to top ]