半導体装置
【課題】 トンネル絶縁膜中の電荷トラップ発生量またはリーク電流発生量を低減できる不揮発性メモリセルを実現すること。
【解決手段】 半導体装置は、半導体基板と、半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルとを備え、不揮発性メモリセルは、膜厚が一定のトンネル絶縁膜、浮遊ゲート電極、制御ゲート電極および制御ゲート電極・浮遊ゲート電極間に設けられた電極間絶縁膜を含み、不揮発性メモリセルのチャネル領域上で、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さは、不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、不揮発性メモリセルのチャネル長方向において、トンネル絶縁膜の膜厚が一定であるとともに、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さが一定である。
【解決手段】 半導体装置は、半導体基板と、半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルとを備え、不揮発性メモリセルは、膜厚が一定のトンネル絶縁膜、浮遊ゲート電極、制御ゲート電極および制御ゲート電極・浮遊ゲート電極間に設けられた電極間絶縁膜を含み、不揮発性メモリセルのチャネル領域上で、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さは、不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、不揮発性メモリセルのチャネル長方向において、トンネル絶縁膜の膜厚が一定であるとともに、トンネル絶縁膜と浮遊ゲート電極との界面の高さ、および、トンネル絶縁膜と半導体基板との界面の高さが一定である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリセルを備えた半導体装置。
【背景技術】
【0002】
図15に、従来の不揮発性メモリセルのチャネル幅方向(チャネル電流が流れる方向と直交する方向)の断面構造を模式的に示す(例えば、特許文献1参照。)。図15において、81はシリコン基板、82は素子分離絶縁膜、83はトンネル絶縁膜、84は浮遊ゲート電極、85は電極間絶縁膜、86は制御ゲート電極を示している。
【0003】
素子分離絶縁膜82との境界近傍を除いて、トンネル絶縁膜83は、ほぼ平坦な表面を有し、かつ、ほぼ均一な膜厚を有する。すなわち、トンネル絶縁膜83は、素子分離絶縁膜82との境界近傍を除いて、ほぼ同じ形状を有する。
【0004】
トンネル絶縁膜83の素子分離絶縁膜82との境界近傍の膜厚は、トンネル絶縁膜83の他の部分の膜厚よりも厚い。その理由は、素子分離溝内を素子分離絶縁膜82で埋め込む前に行われる熱酸化プロセスによって、素子分離溝の側壁に露出しているシリコン基板81および浮遊ゲート電極84の表面が酸化されるからである。
【0005】
上記熱酸化プロセスによって、素子分離絶縁膜82との境界から内側に5nm程度以内の領域にあるトンネル絶縁膜83は、5nm程度厚くなる。この程度の膜厚増加であれば、書込み/消去動作時にトンネル電流が流れる領域は、トンネル絶縁膜83内の素子分離絶縁膜82との境界近傍を除くほぼ全域となる。
【0006】
トンネル絶縁膜83は、素子分離絶縁膜82との境界に近いほど、製造工程中の金属汚染、ハロゲン汚染、イオン衝撃またはチャージングダメージ等のいわゆるプロセスダメージを多く受けている。上記プロセスダメージにより、トンネル絶縁膜83は、素子分離絶縁膜82との境界に近いほど、膜質が低下している。
【0007】
トンネル絶縁膜83内にトンネル電流が流れると、上記膜質の低下により、素子分離絶縁膜82との境界近傍のトンネル絶縁膜83中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。上記電荷トラップ発生量またはリーク電流発生量の増加は、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下を招く。
【0008】
また、書込み/消去動作時に、トンネル電流が流れるシリコン基板81の領域と、セルトランジスタ動作時に、チャネル電流が流れるシリコン基板81の領域は、ほぼ同一である(素子分離絶縁膜82との境界近傍を除くトンネル絶縁膜83のほぼ全域)。
【0009】
トンネル電流がトンネル絶縁膜83を通過すると、トンネル絶縁膜83中に電荷トラップまたは界面準位が発生する。電荷トラップまたは界面準位が発生すると、トンネル絶縁膜83の膜質が劣化する。このようなトンネル絶縁膜83の膜質の劣化は、チャネル電流量の低下を招く。
【特許文献1】特開2002−134634号公報(段落0002−0006、図14)
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述の如く、従来の不揮発性メモリセルのトンネル絶縁膜は、素子分離絶縁膜との境界近傍において膜質が低下している。そのため、トンネル絶縁膜中にトンネル電流が流れると、素子分離絶縁膜との境界近傍のトンネル絶縁膜中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。
【0011】
また、トンネル電流が流れる領域とチャネル電流が流れる領域がほぼ同一である。そのため、トンネル電流がトンネル絶縁膜を通過し、トンネル絶縁膜中の電荷トラップまたは界面準位が発生すると、チャネル電流量が低下する。
【0012】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【0014】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、膜厚が一定のトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含み、前記不揮発性メモリセルのチャネル領域上で、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、前記不揮発性メモリセルのチャネル長方向において、前記トンネル絶縁膜の膜厚が一定であるとともに、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さが一定であることを特徴とする。
【発明の効果】
【0015】
以上詳説したように本発明によれば、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【0016】
以下、図面を参照しながら本発明の実施形態を説明する。
【0017】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る不揮発性メモリセル(以下、単にメモリセルという。)を示す平面図、図2(a)および(b)は、それぞれ、図1の線分A−A’に沿った断面を示す断面図(チャネル長方向の断面図)および線分B−B’に沿った断面を示す断面図(チャネル幅方向の断面図)である。
【0018】
本実施形態のシリコン基板1の表面には素子分離溝2が設けられ、素子分離溝2は素子分離絶縁膜3により埋め込まれている。素子分離絶縁膜3の上面は、シリコン基板1の表面よりも高く、かつ、浮遊ゲート電極6の上面よりも低い。
【0019】
素子分離溝2および素子分離絶縁膜3は、素子分離領域を構成する。該素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板1の半導体領域(素子形成領域)が規定される。
【0020】
上記半導体領域の表面上には、トンネル絶縁膜4が設けられている。トンネル絶縁膜4は、素子分離絶縁膜3に近いほど膜厚が厚くなる部分を含む。具体的には、トンネル絶縁膜4は、上記チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚くなる膜厚分布を有している。すなわち、素子分離絶縁膜3との境界近傍のトンネル絶縁膜4の形状は、バーズビーク形状となっている。
【0021】
本実施形態の場合、図2(b)に示すように、トンネル絶縁膜4の素子分離絶縁膜3に近いほど膜厚が厚くなる部分は、メモリセルのチャネル幅方向の断面において存在する。さらに、チャネル幅方向の断面において、トンネル絶縁膜4は、チャネル幅方向に平行な中心線Lに関して、上下ほぼ対称な形状を有する。
【0022】
このように、本実施形態のトンネル絶縁膜4は、素子分離絶縁膜3との境界に近いほど膜厚が厚くなっているので、トンネル電流はトンネル絶縁膜4の中央付近を集中的に流れる。すなわち、トンネル絶縁膜4の膜質が低下している部分には、トンネル電流は流れない。
【0023】
トンネル絶縁膜4上には、浮遊ゲート電極5,6が設けられている。浮遊ゲート電極5,6の上方には、制御ゲート電極7が設けられている。浮遊ゲート電極5,6と制御ゲート電極7との間には、電極間絶縁膜8が設けられている。
【0024】
制御ゲート電極7上にはシリコン窒化膜9が設けられている。シリコン窒化膜9は、メモリセルの製造途中において、RIE(Reactive Ion Etching)マスクとして使用されたものである。
【0025】
トンネル絶縁膜4、浮遊ゲート電極5,6、制御ゲート電極7、電極間絶縁膜8およびシリコン窒化膜9からなるゲート構造部の側面および上面は、シリコン酸化膜10で覆われている。このようなシリコン酸化膜10は、電極側壁酸化膜と呼ばれている。
【0026】
シリコン酸化膜10上には、層間絶縁膜としてのBPSG(Borophosphosilicate Glass)膜11が設けられている。そして、シリコン基板1の表面には、ゲート構造部4〜9を挟むように、一対のソース/ドレイン領域12が設けられている。
【0027】
本実施形態のメモリセル構造では、書込み/消去動作時に、膜質が比較的良好なトンネル絶縁膜4のチャネル中央付近を集中的にトンネル電流は流れるが、膜質が著しく低下している素子分離領域との境界に近い部分ではトンネル電流は流れない。
【0028】
したがって、トンネル絶縁膜4中の電荷トラップ発生量またはリーク電流発生4が大幅に低減されて、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下は効果的に抑制される。
【0029】
さらに、本実施形態によれば、以下のような効果も得られる。
【0030】
書込み/消去動作時に、制御ゲート電極に印加される電圧(動作電圧)Vcgとトンネル絶縁膜に印加される電圧Vtdとの関係は、メモリセルのトンネル絶縁膜容量Ctdと電極間絶縁膜容量Cieを用いて、以下のように表される。
【0031】
Vtd=(Cid/(Ctd+Cid))×Vcg
上式から、動作電圧Vcgを下げる方法として、3次元的に電極間絶縁膜8の表面積を増やして、電極間絶縁膜容量Cidを大きくすることが考えられる。しかし、この方法で、動作電圧Vcgの低電圧化を進めることは困難である。これは、メモリセルの微細化を妨げる。上記方法で、動作電圧Vcgの低電圧化が困難である理由は、以下の通りである。
【0032】
電極間絶縁膜8の表面積を大きくするために、電極間絶縁膜8の表面形状を複雑にする必要がある。そのためには、電極間絶縁膜8下の浮遊ゲート電極5,6の表面形状を複雑にする必要がある。
【0033】
しかし、浮遊ゲート電極5,6である多結晶シリコン膜の微細加工技術には限界があるので、浮遊ゲート電極5,6の表面形状の複雑化には限界がある。したがって、電極間絶縁膜8の表面積の増大によって、動作電圧Vcgの低電圧化を進めることは困難である。
【0034】
さらに、電極間絶縁膜容量Cidが増大すると、浮遊ゲート電極間の浮遊容量も増大する。浮遊ゲート電極間の浮遊容量が増大すると、誤動作が発生しやすくなる。これも、動作電圧Vcgの低減化を困難にさせる原因の一つである。
【0035】
これに対して、本実施形態のメモリセル構造は、トンネル絶縁膜4の膜厚が素子分離絶縁膜3との境界に近いほど厚くなる構造を有しているので、トンネル絶縁膜容量Ctdが下がる。これにより、動作電圧Vcgを容易に下げることができて、メモリセルの微細化が実現可能となる。
【0036】
図3(a)および(b)、図4(c)および(d)は、本実施形態のメモリセルの製造工程を示す断面図である。
【0037】
まず、図3(a)に示すように、所望の不純物がドーピングされたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜4が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ30nmの多結晶シリコン膜5、CMP(Chemical Mechanical Polish)のストッパとなる厚さ50nmのシリコン窒化膜13、RIEのマスクとなる厚さ200nmのシリコン酸化膜14が減圧CVD(Chemical Vapor Deposition)法により順次堆積される。
【0038】
なお、本実施形態では、シリコン熱酸化膜をトンネル絶縁膜として用いているが、これに限るものではなく、例えば、シリコン熱酸窒化膜等でも良い。
【0039】
次に、図3(a)に示すように、素子形成領域を覆うレジスト(図示せず)をマスクに用いて、RIEプロセスによりシリコン酸化膜14がエッチングされ、上記レジストのパターンがシリコン酸化膜14に転写される。
【0040】
続いて、図3(a)に示すように、上記レジストマスクおよびシリコン酸化膜14をマスクに用いて、RIEプロセスによりシリコン窒化膜13、多結晶シリコン膜5、トンネル絶縁膜4が順次エッチングされ、さらに、シリコン基板1の露出領域もエッチングされ、深さ200nmの素子分離溝2が形成される。
【0041】
上記RIEプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜14がRIEのマスクとして用いられる。
【0042】
次に、図3(b)に示すように、露出したシリコン表面に厚さ5nmのシリコン酸化膜(図示せず)が熱酸化法により形成され、その後、素子分離溝2が完全に埋め込まれるように、素子分離絶縁膜3となる厚さ400nmのシリコン酸化膜(CVD酸化膜)がプラズマCVD法により全面に堆積される。
【0043】
次に、図3(b)に示すように、シリコン窒化膜13をストッパに用いて、CMPプロセスにより、上記CVD酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜3が得られ、かつ、シリコン酸化膜(RIEマスク)14が除去される。上記CMPプロセスは、シリコン窒化膜13が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
【0044】
次に、図4(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、上層の浮遊ゲート電極6となる厚さ50nmの多結晶シリコン膜が減圧CVD法により全面に堆積され、続いて、レジストマスク(図示せず)を用いたRIEプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部15が形成され、ビット線方向の形状が確定された浮遊ゲート電極6が得られる。
【0045】
上記RIEプロセスにより、実際には、複数の浮遊ゲート電極6が形成されるが、図には一つの浮遊ゲート電極6しか示されていない。
【0046】
その後、1kPaの減圧アンモニア雰囲気中での900℃、30分のアニール(熱窒化)により、浮遊ゲート電極6の表面が窒化される。上記アニールの目的は、次の図4(c)の工程で行われるアニールにより、浮遊ゲート電極(多結晶シリコン膜)6の上面が酸化されることを防止することである。
【0047】
次に、水蒸気雰囲気中での750℃、10分のアニール(水蒸気アニール)が行われる。
【0048】
このとき、水蒸気(H2 O)は、スリット部15から素子分離絶縁膜(シリコン酸化膜)3中を拡散して、トンネル絶縁膜4中に到達する。トンネル絶縁膜4中に到達した水蒸気は、シリコン基板1の上面および浮遊ゲート電極(多結晶シリコン膜)5の下面と酸化反応を起こす。
【0049】
その結果、図4(c)に示すように、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が得られる。
【0050】
また、上記水蒸気アニールにより、素子分離溝形成工程およびゲート電極形成工程中に行われるRIEプロセスによるプロセスダメージが低減される。その理由は、上記水蒸気アニールにより供給される酸素により、上記RIEプロセスにより切断されたトンネル絶縁膜4中のSi−O結合が、再結合するからである。
【0051】
本実施形態では、スリット部15を形成した後に水蒸気アニールを行っているが、これに限るものではなく、例えば、素子分離溝2の形成後(図3(a))または素子分離絶縁膜3の形成後(図3(b))に行っても構わない。
【0052】
プロセスダメージを受けたデバイスを十分に修復するためには、スリット部15を形成した後に水蒸気アニールを行うことが望ましい。何故なら、ゲート電極形成工程中のプロセスダメージ(RIEプロセス起因のプロセスダメージ)も効果的に低減されるからである。
【0053】
水蒸気の素子分離絶縁膜(シリコン酸化膜)3中への拡散と、水蒸気と浮遊ゲート電極(多結晶シリコン膜)5との酸化反応とを比べると、水蒸気アニール温度が低いほど、上記拡散は上記酸化反応よりも起こり易くなる。
【0054】
これは、図5に示すように、トンネル絶縁膜のバーズビーク長L1(上記拡散にかかわる拡散係数Dの温度依存性)が、ある温度Tcを境にして、シリコン基板または浮遊ゲート電極の間口部分の後退量L2(上記酸化反応にかかわる拡散係数kの温度依存性)よりも大きくなるからである。
【0055】
したがって、水蒸気アニール温度が低いほど、トンネル絶縁膜4の素子分離絶縁膜3との境界から、トンネル絶縁膜4の中央部分にまで十分な量の水を容易に供給することができる。すなわち、水蒸気アニール温度が低いほど、本実施形態の膜厚分布を有するトンネル絶縁膜4が得られやすくなる。
【0056】
本発明者等の研究によれば、本実施形態の効果が十分に得られるトンネル絶縁膜4を形成するためには、チャネル幅が0.2μm以下の場合、水蒸気アニール温度は750℃以下であることが好ましいことが明らかになった。
【0057】
図4(c)の工程後には、周知のメモリセルの製造プロセスが続く。
【0058】
まず、電極間絶縁膜8となる、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる厚さ15nmの3層構造の絶縁膜が、減圧CVD法により全面に形成される。次に、制御ゲート電極7となる、多結晶シリコン膜/タングステンシリサイド膜からなる厚さ100nmの2層構造の導電膜が、減圧CVD法により上記3層構造の絶縁膜上に形成される。次に、RIEマスクとなる厚さ100nmのシリコン窒化膜が、減圧CVD法により上記2層構造の導電膜上に形成される。
【0059】
次に、上記シリコン窒化膜上にレジストマスクが形成され、該レジストマスクをマスクに用いて上記シリコン窒化膜がRIEプロセスによりエッチングされ、ゲート構造部に対応したパターンを有するシリコン窒化膜9が得られる。
【0060】
次に、上記レジストマスクおよびシリコン窒化膜9をマスクに用いて、RIEプロセスにより、上記3層構造の絶縁膜、2層構造の導電膜、浮遊ゲート電極6,5、トンネル絶縁膜4が順次エッチングされ、図4(d)に示すように、ワード線方向のスリット部16が形成される。これにより、浮遊ゲート電極5,6および制御ゲート電極7の形状が確定される。
【0061】
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図2(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
【0062】
図16に、本実施形態および比較例のメモリセルの断面TEM像を示す。図16(a)は比較例の断面TEM像、図16(b)は本実施形態の断面TEM像を示している。比較例が本実施形態と異なる点は、本実施形態の水蒸気アニールが行われていないことである。本実施形態のトンネル絶縁膜4の膜厚はチャネル中央部で約8nmで、素子分離絶縁膜3との境界に近いほど厚くなり、素子分離絶縁膜3との境界部で約15nmである。
【0063】
本実施形態および比較例のメモリセルに対して、150℃、2時間の電荷保持試験を行った。その結果、本実施形態のメモリセルのしきい値変動量は0.18V、比較例のメモリセルのしきい値変動量は0.50Vであり、本実施形態の効果が確認された。
【0064】
また、本実施形態および比較例のメモリセルのトンネル絶縁膜の容量を調べた。その結果、本実施形態のメモリセルのトンネル絶縁膜の容量は、比較例のそれに比べて約20%低かった。
【0065】
さらに、本実施形態および比較例のメモリセルのカップリング比を調べた。カップリング比は、Cie/(Ctd+Cie)で定義される。本実施形態のメモリセルのカップリングは、比較例のそれに比べて約5%高かった。
【0066】
(第2の実施形態)
次に、第1の実施形態の説明で用いた図面を参照しながら、本発明の第2の実施形態を説明する。
【0067】
まず、図3(a)に示すように、所望の不純物がドーピングされたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜4が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ30nmの多結晶シリコン膜5、CMP(Chemical Mechanical Polish)のストッパとなる厚さ50nmのシリコン窒化膜13、RIEのマスクとなる厚さ200nmのシリコン酸化膜14が減圧CVD(Chemical Vapor Deposition)法により順次堆積される。
【0068】
次に、図3(a)に示すように、素子形成領域を覆うレジスト(図示せず)をマスクに用いて、RIEプロセスによりシリコン酸化膜14がエッチングされ、上記レジストのパターンがシリコン酸化膜14に転写される。
【0069】
続いて、図3(a)に示すように、上記レジストマスクおよびシリコン酸化膜14をマスクに用いて、RIEプロセスによりシリコン窒化膜13、多結晶シリコン膜5、トンネル絶縁膜4が順次エッチングされ、さらに、シリコン基板1の露出領域もエッチングされ、深さ200nmの素子分離溝2が形成される。
【0070】
上記RIEプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜14がRIEのマスクとして用いられる。
【0071】
次に、図3(b)に示すように、露出したシリコン表面に厚さ5nmのシリコン酸化膜(図示せず)が熱酸化法により形成され、その後、素子分離溝2が完全に埋め込まれるように、素子分離絶縁膜3となる厚さ400nmのシリコン酸化膜(CVD酸化膜)がプラズマCVD法により全面に堆積される。
【0072】
次に、図3(b)に示すように、シリコン窒化膜13をストッパに用いて、CMPプロセスにより、上記CVD酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜3が得られ、かつ、シリコン酸化膜(RIEマスク)14が除去される。上記CMPプロセスは、シリコン窒化膜が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
【0073】
次に、2.6kPaの減圧下で、重水(D2 O)を含む水蒸気雰囲気で650℃、30分のアニールが行われる。
【0074】
このとき、重水は、素子分離絶縁膜(シリコン酸化膜)3中を拡散して、トンネル絶縁膜4中に到達し、シリコン基板1の上面および浮遊ゲート電極(多結晶シリコン膜)5の下面と酸化反応を起こす。
【0075】
その結果、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が容易に得られる。
【0076】
次に、図4(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、上層の浮遊ゲート電極6となる厚さ50nmの多結晶シリコン膜が減圧CVD法により全面に堆積され、続いて、レジストマスク(図示せず)を用いたRIEプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部15が形成され、ビット線方向の形状が確定された浮遊ゲート電極6が得られる。
【0077】
上記RIEプロセスにより、実際には、複数の浮遊ゲート電極6が形成されるが、図には一つの浮遊ゲート電極6しか示されていない。
【0078】
図4(c)の工程後には、第1の実施形態と同様に、周知のメモリセルの製造プロセスが続く。
【0079】
実施形態および比較例のメモリセルに対して、150℃、2時間の電荷保持試験を行った。比較例が本実施形態と異なる点は、重水(D2 O)を含まない水蒸気(H2 O)を用いたことである。
【0080】
電荷保持試験の結果、本実施形態のメモリセルのしきい値変動量は0.16Vであり、比較例のメモリセルのしきい値変動量は0.27Vであった。以上の結果から、本実施形態のメモリセルは、比較例のメモリセルに比べて、しきい値変動量が小さいことが明らかになり、本実施形態の効果が確認された。すなわち、重水アニールの方が水蒸気アニールよりも効果が高いことが、実験により、明らかになった。その他、第1の実施形態と同様の効果が得られる。
【0081】
本実施形態では、素子分離絶縁膜3の表面の平坦化を行った後に、水蒸気アニールを行っているが、これに限るものではなく、例えば、スリット部15の形成後または素子分離絶溝2の形成後に行っても構わない。
【0082】
(第3の実施形態)
図6は、本発明の第3の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。図6において、図2(b)と対応する部分には図2(b)と同一符号を付してあり、詳細な説明は省略する。また、以下の図において、前出した図と同一符号は、同一部分または相当部分を示し、詳細な説明は省略する。
【0083】
本実施形態が第1の実施形態と異なる点は、トンネル絶縁膜4の素子分離絶縁膜3との境界部分4p1,4p2が、浮遊ゲート電極5と素子分離絶縁膜3との間、および、素子分離絶縁膜3とシリコン基板1との間に入り込んで、その結果として、素子分離絶縁膜3との境界近傍におけるトンネル絶縁膜4の膜厚がさらに厚くなっていることにある。
【0084】
図6に示すように、チャネル幅方向の断面において、トンネル絶縁膜4の第1の境界部分4p1は、浮遊ゲート電極5の下部側面と素子分離絶縁膜3との間にこれらに接して存在している。
【0085】
トンネル絶縁膜4の第1の境界部分4p1は、下方に向かうほど(シリコン基板1に近い側ほど)、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜4の第1の境界部分4p1と接している部分の浮遊ゲート電極5は、下方に向かうほど、チャネル幅方向の寸法が小さくなっている。
【0086】
一方、トンネル絶縁膜4の第2の境界部分4p2は、素子分離領域2,3によって規定されたシリコン基板1の半導体領域(素子形成領域)の上部側面と素子分離絶縁膜3との間にこれらに接して存在している。
【0087】
トンネル絶縁膜4の第2の境界部分4p2は、上方に向かうほど(浮遊ゲート電極5に近い側ほど)、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜4の第2の境界部分4p2と接している部分の素子形成領域は、上に向かうほど、チャネル幅方向の寸法が小さくなっている。
【0088】
本実施形態のメモリセル構造では、素子形成領域の上端部および浮遊ゲート電極5の下端部に、書込み/消去動作時に生じる電界の強度が下がる。すなわち、最もトンネル絶縁膜4の膜質が低下している素子分離絶縁膜3との境界部分の電界(電界集中)を下げることができる。このため、素子分離絶縁膜3との境界部分での電荷トラップ発生が起きないため、メモリセルのしきい値変動による誤動作等は効果的に抑制される。
【0089】
本実施形態のメモリセル構造を実現するには、第1の実施形態の低温水蒸気アニール工程(第1の加熱処理)の前または後で、例えば、900℃以上の高温水蒸気アニール(第2の加熱処理)を行えばよい。高温水蒸気アニールとしては、例えば、水素ガスと酸素ガスとの混合雰囲気中でのランプ加熱によるものがあげられる。
【0090】
高温水蒸気アニールの場合は、水蒸気の素子分離絶縁膜(シリコン酸化膜)3中への拡散と、水蒸気と浮遊ゲート電極(多結晶シリコン膜)5との酸化反応とを比べると、上記酸化反応が上記拡散よりも起こり易い(図5参照)。これにより、素子分離絶縁膜3との境界付近の素子形成領域上端部および浮遊ゲート電極下端部が効果的に酸化され、本実施形態のトンネル絶縁膜4が容易に得られる。
【0091】
本発明者等の研究によれば、本実施形態のトンネル絶縁膜4を形成するためには、高温水蒸気アニール温度は900℃以上であることが好ましいことが明らかになった。
【0092】
(第4の実施形態)
図7(a)および(b)は、本発明の第4の実施形態に係るメモリセルを示す断面図である。これらは、図2(a)および(b)に相当するチャネル長方向およびチャネル幅方向の断面図である。
【0093】
本実施形態が、第1〜3の実施形態と異なる点は、浮遊ゲート電極5,6の上面および側面のうち、上面のみが電極間絶縁膜8で覆われていることにある。
【0094】
このようなメモリセル構造では、浮遊ゲート電極5,6の側面上に電極間絶縁膜8が無いので、図15の従来のメモリセルに比べて、電極間絶縁膜6の容量のセル間ばらつきは低減される。
【0095】
また、本実施形態では、浮遊ゲート電極5,6の上面および側面のうち、上面のみが電極間絶縁膜8で覆われる構造を実現するために、素子分離絶縁膜3よりも上層の浮遊ゲート電極が省かれた構造が採用されている。この結果、浮遊ゲート電極5,6の厚みは、図15の従来のメモリセルに比べて薄くなるので、隣接する浮遊ゲート電極間の浮遊容量は低減される。これにより、メモリセルの誤動作は抑制される。
【0096】
その他、第1の実施形態と同様の効果が得られる。
【0097】
図8(a)および(b)、図9(c)および(d)は、本実施形態のメモリセルの製造工程を示す断面図である。
【0098】
まず、第1の実施形態の図3(a)および(b)の工程までが行われる。図8(a)は、この段階の断面図を示している。
【0099】
次に、図8(b)に示すように、第1の実施形態と同様に、水蒸気雰囲気中での750℃、10分のアニール(水蒸気アニール)が行われ、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が得られる。上記アニールの詳細は、第1の実施形態で説明した通りである。
【0100】
次に、図9(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、シリコン窒化膜13が除去されて生じた溝内に、浮遊ゲート電極6が形成され、表面が平坦化される。
【0101】
浮遊ゲート電極6は、多結晶シリコン膜の減圧CVDプロセスと、多結晶シリコン膜のCMPプロセスとにより形成される。
【0102】
浮遊ゲート電極6は、シリコン窒化膜13が除去されて生じた溝内に埋め込まれているので、浮遊ゲート電極6の側面は露出せず、浮遊ゲート電極6の上面のみが露出する。
【0103】
次に、図9(c)に示すように、第1の実施形態と同様のプロセスにより、電極間絶縁膜8、制御ゲート電極7、シリコン窒化膜9が形成される。
【0104】
浮遊ゲート電極6の側面は露出していなので、該側面は電極間絶縁膜8で覆われず、浮遊ゲート電極6の上面のみが電極間絶縁膜8で覆われる。
【0105】
浮遊ゲート電極6と素子分離絶縁膜3を含む領域の表面は平坦なので、該領域上の電極間絶縁膜8の表面も平坦になる。すなわち、浮遊ゲート電極6上の電極間絶縁膜8の高さと、素子分離絶縁膜3上の電極間絶縁膜の高さとは、ほぼ同一となる
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図7(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
【0106】
なお、電極間絶縁膜8は厳密に浮遊ゲート電極6の上面のみを覆っていなくても良い。電極間絶縁膜8により覆われる浮遊ゲート電極6の側面の面積S1が、電極間絶縁膜8により覆われる浮遊ゲート電極6の上面の面積S2に比べて十分小さければ(例えば100×(S1/S2)≦5%以下ならば)、本実施形態の効果は得られる。
【0107】
さらには、浮遊ゲート電極6上の電極間絶縁膜8の高さと、素子分離絶縁膜3上の電極間絶縁膜8の高さとが、ほぼ同一である必要も無い。
【0108】
浮遊ゲート電極6の上面よりも素子分離絶縁膜3の上面の方が上にあり、浮遊ゲート電極6上の電極間絶縁膜8の高さよりも、素子分離絶縁膜3上の電極間絶縁膜3の高さの方が高くても、本実施形態の効果は得られる。
【0109】
電極間絶縁膜8は、正常な書込み/消去動作を確保するために、シリコン酸化膜よりも誘電率の高い絶縁膜であることが望ましい。製造コストの削減化、およびトンネル絶縁膜特性の劣化回避の点からは、シリコン窒化膜(シリコンと窒素を主な成分とする絶縁膜)が望ましい。
【0110】
電極間絶縁膜8としての上記シリコン窒化膜は、ラジカル窒化プロセスで形成された膜であることが望ましい。何故なら、従来の減圧CVDプロセスで形成されたシリコン窒化膜は電荷トラップ密度が高く、このようなシリコン窒化膜は誤動作の原因となるからである。
【0111】
所望の膜厚を有するシリコン窒化膜をラジカル窒化プロセスで成膜することが困難な場合は、ラジカル窒化、シリコン窒化物堆積、ラジカル窒化を順次行うことで、所望の膜厚を有するシリコン窒化膜(第1のシリコン窒化膜/第2のシリコン窒化膜/第3のシリコン窒化膜)を得ることが可能となる。
【0112】
ここで、第1および第3のシリコン窒化膜はラジカル窒化により形成されたシリコン窒化膜(ラジカルシリコン窒化膜)、第2のシリコン窒化膜はシリコン窒化物堆積により形成されたシリコン窒化膜(堆積シリコン窒化膜)である。
【0113】
ラジカルシリコン窒化膜は、堆積シリコン窒化膜に比べて、電荷トラップ密度が低く、かつ、リーク電流が小さい。すなわち、ラジカルシリコン窒化膜の膜質は、堆積シリコン窒化膜の膜質よりも良い。
【0114】
したがって、第2のシリコン窒化膜の上面および下面は、電荷トラップ密度が低い第1および第3のシリコン窒化膜と接する。言い換えれば、第2のシリコン窒化膜の上下の両界面は、膜質が良い第1および第3のシリコン窒化膜によって構成される。
【0115】
これにより、電極間絶縁膜8として、上記プロセス(ラジカル窒化、シリコン窒化物堆積、ラジカル窒化)により形成されたシリコン窒化膜を用いても、電荷トラップに起因する誤動作は抑制される。
【0116】
(第5の実施形態)
図10は、本発明の第5の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
【0117】
本実施形態が第1〜4の実施形態と異なる点は、トンネル絶縁膜4の膜厚が、チャネル幅方向において、周期的かつ連続的に変化していることにある。図10では、シリコン基板1とトンネル絶縁膜4との境界面がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化している。
【0118】
すなわち、本実施形態のメモリセル構造は、セルトランジスタ動作時にチャネル電流が流れる領域(チャネル電流領域)20と、書込み/消去動作時にトンネル電流が流れる領域(トンネル電流領域)21とが異なり、かつ、チャネル電流領域20がトンネル電流領域21よりも大きい構造を備えている。
【0119】
これにより、トンネル電流通過によって、電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じても、チャネル電流への影響は軽減されて、メモリセルの特性変動は大幅に抑制される。
【0120】
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜4の最大膜厚と最小膜厚との差を10%以上にすることが望ましいことが明らかになった。
【0121】
これに対して従来のメモリセル構造は、図11に示すように、チャネル電流領域20とトンネル電流領域21とがほぼ同一である。このため、トンネル電流通過によって、電荷トラップ発生や界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じると、必ずチャネル電流量が低下するという問題が起こる。これは、メモリセルの特性変動を引き起こす原因となる。
【0122】
本実施形態のメモリセルは、例えば、高さが周期的かつ連続的に変化している表面を有するシリコン基板1上に、トンネル絶縁膜4を形成することで実現される。
【0123】
図12(a)および(b)は、上記の如き表面を有するシリコン基板1の製造工程を示す断面図である。
【0124】
まず、図12(a)に示すように、主面が(110)面のシリコン基板1を用意する。図12(a)および(b)には、劈開面となり得る面30が点線で模式的に示されている。
【0125】
次に、アルカリ溶液を用いて、シリコン基板1の表面をエッチングする。
【0126】
このとき、ある特定の結晶面が選択的にエッチングされ、図12(b)に示すように、表面形状が鋸状のシリコン基板1が得られる。
【0127】
その後、高温酸化により、シリコン基板1の表面を処理することにより、図10に示したシリコン基板1が得られる。
【0128】
図13に、本実施形態の変形例のメモリセルの断面図を示す。図13(a)のメモリセルは、トンネル絶縁膜4と浮遊ゲート電極5との境界面がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化している。
【0129】
また、図13(b)に示すように、トンネル絶縁膜4と浮遊ゲート電極5との境界面およびシリコン基板1とトンネル絶縁膜4との境界面の両方がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化しても構わない。
【0130】
これらの変形例のメモリセルでも、本実施形態のメモリセルと同様の効果が得られる。また、トンネル絶縁膜4の膜厚差に関しても、本実施形態と同様に、10%以上にすることが望ましい
(第6の実施形態)
図14は、本発明の第6の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
【0131】
本実施形態が第5の実施形態と異なる点は、トンネル絶縁膜4の膜厚がほぼ一定であること、そして、トンネル絶縁膜4と浮遊ゲート電極5との界面の高さおよびトンネル絶縁膜4とシリコン基板1との界面の高さが、チャネル幅方向において、周期的かつ連続的に変化していることである。
【0132】
すなわち、本実施形態のメモリセル構造は、チャネル電流領域20と、書込み動作時にトンネル電流が流れる領域(書込みトンネル電流領域)21wと、消去動作時にトンネル電流が流れる領域(消去トンネル電流領域)21eとが異なっており、かつ、チャネル電流領域20の方が書込みトンネル電流領域21wよりも大きい構造を備えている。チャネル電流領域20は、消去トンネル電流領域21eと異なる。
【0133】
これにより、トンネル電流通過によって電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じても、チャネル電流への影響はほとんど無く、メモリセルの特性変動は大幅に抑制される。
【0134】
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜4の最大膜厚と最小膜厚との差を10%以上にすることが望ましいことが明らかになった。
【0135】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0136】
【図1】本発明の第1の実施形態に係るメモリセルを示す平面図。
【図2】図1の平面図の線分A−A’に沿った断面図および線分B−B’に沿った断面図。
【図3】第1の実施形態のメモリセルの製造工程を示す断面図。
【図4】図3に続く同メモリセルの製造工程を示す断面図。
【図5】酸化反応の反応係数の温度依存性および水の拡散係数の温度依存性を示す特性図。
【図6】本発明の第3の実施形態に係るメモリセルを示す断面図。
【図7】本発明の第4の実施形態に係るメモリセルを示す断面図。
【図8】本発明の第4の実施形態に係る第5の実施形態のメモリセルの製造工程を示す断面図。
【図9】図8に続く同メモリセルの製造工程を示す断面図。
【図10】本発明の第5の実施形態に係るメモリセルを示す断面図。
【図11】従来のメモリセル構造を示す断面図。
【図12】第5の実施形態のメモリセルのシリコン基板の製造工程を示す断面図。
【図13】第5の実施形態の変形例を示す断面図。
【図14】本発明の第6の実施形態に係るメモリセルを示す断面図。
【図15】従来のメモリセル構造を模式的に示す図。
【図16】実施形態および比較例のメモリセルの断面TEM像(顕微鏡写真)。
【符号の説明】
【0137】
1…シリコン基板、2…素子分離溝、3…素子分離絶縁膜、4…トンネル絶縁膜、4p1…トンネル絶縁膜の第1の部分、4p2…トンネル絶縁膜の第2の部分、5,6…浮遊ゲート電極、7…制御ゲート電極、8…電極間絶縁膜、9…シリコン窒化膜(RIEマスク)、10…シリコン酸化膜(電極側壁酸化膜)、11…BPSG膜、12…ソース/ドレイン領域、13…シリコン窒化膜(CMPストッパ)、14…シリコン窒化膜(RIEマスク)、15,16…スリット部、20…チャネル電流領域、21…トンネル電流領域、21w…書込みトンネル電流領域、21e…消去トンネル電流領域。
【技術分野】
【0001】
本発明は、不揮発性メモリセルを備えた半導体装置。
【背景技術】
【0002】
図15に、従来の不揮発性メモリセルのチャネル幅方向(チャネル電流が流れる方向と直交する方向)の断面構造を模式的に示す(例えば、特許文献1参照。)。図15において、81はシリコン基板、82は素子分離絶縁膜、83はトンネル絶縁膜、84は浮遊ゲート電極、85は電極間絶縁膜、86は制御ゲート電極を示している。
【0003】
素子分離絶縁膜82との境界近傍を除いて、トンネル絶縁膜83は、ほぼ平坦な表面を有し、かつ、ほぼ均一な膜厚を有する。すなわち、トンネル絶縁膜83は、素子分離絶縁膜82との境界近傍を除いて、ほぼ同じ形状を有する。
【0004】
トンネル絶縁膜83の素子分離絶縁膜82との境界近傍の膜厚は、トンネル絶縁膜83の他の部分の膜厚よりも厚い。その理由は、素子分離溝内を素子分離絶縁膜82で埋め込む前に行われる熱酸化プロセスによって、素子分離溝の側壁に露出しているシリコン基板81および浮遊ゲート電極84の表面が酸化されるからである。
【0005】
上記熱酸化プロセスによって、素子分離絶縁膜82との境界から内側に5nm程度以内の領域にあるトンネル絶縁膜83は、5nm程度厚くなる。この程度の膜厚増加であれば、書込み/消去動作時にトンネル電流が流れる領域は、トンネル絶縁膜83内の素子分離絶縁膜82との境界近傍を除くほぼ全域となる。
【0006】
トンネル絶縁膜83は、素子分離絶縁膜82との境界に近いほど、製造工程中の金属汚染、ハロゲン汚染、イオン衝撃またはチャージングダメージ等のいわゆるプロセスダメージを多く受けている。上記プロセスダメージにより、トンネル絶縁膜83は、素子分離絶縁膜82との境界に近いほど、膜質が低下している。
【0007】
トンネル絶縁膜83内にトンネル電流が流れると、上記膜質の低下により、素子分離絶縁膜82との境界近傍のトンネル絶縁膜83中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。上記電荷トラップ発生量またはリーク電流発生量の増加は、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下を招く。
【0008】
また、書込み/消去動作時に、トンネル電流が流れるシリコン基板81の領域と、セルトランジスタ動作時に、チャネル電流が流れるシリコン基板81の領域は、ほぼ同一である(素子分離絶縁膜82との境界近傍を除くトンネル絶縁膜83のほぼ全域)。
【0009】
トンネル電流がトンネル絶縁膜83を通過すると、トンネル絶縁膜83中に電荷トラップまたは界面準位が発生する。電荷トラップまたは界面準位が発生すると、トンネル絶縁膜83の膜質が劣化する。このようなトンネル絶縁膜83の膜質の劣化は、チャネル電流量の低下を招く。
【特許文献1】特開2002−134634号公報(段落0002−0006、図14)
【発明の開示】
【発明が解決しようとする課題】
【0010】
上述の如く、従来の不揮発性メモリセルのトンネル絶縁膜は、素子分離絶縁膜との境界近傍において膜質が低下している。そのため、トンネル絶縁膜中にトンネル電流が流れると、素子分離絶縁膜との境界近傍のトンネル絶縁膜中の、電荷トラップ発生量またはリーク電流発生量は、著しく増加する。
【0011】
また、トンネル電流が流れる領域とチャネル電流が流れる領域がほぼ同一である。そのため、トンネル電流がトンネル絶縁膜を通過し、トンネル絶縁膜中の電荷トラップまたは界面準位が発生すると、チャネル電流量が低下する。
【0012】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置を提供することにある。
【課題を解決するための手段】
【0013】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【0014】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体基板と、前記半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルとを具備してなる半導体装置であって、前記不揮発性メモリセルは、膜厚が一定のトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含み、前記不揮発性メモリセルのチャネル領域上で、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、前記不揮発性メモリセルのチャネル長方向において、前記トンネル絶縁膜の膜厚が一定であるとともに、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さが一定であることを特徴とする。
【発明の効果】
【0015】
以上詳説したように本発明によれば、トンネル絶縁膜中の電荷トラップの影響を低減できる不揮発性メモリセルを備えた半導体装置を実現できるようになる。
【発明を実施するための最良の形態】
【0016】
以下、図面を参照しながら本発明の実施形態を説明する。
【0017】
(第1の実施形態)
図1は、本発明の第1の実施形態に係る不揮発性メモリセル(以下、単にメモリセルという。)を示す平面図、図2(a)および(b)は、それぞれ、図1の線分A−A’に沿った断面を示す断面図(チャネル長方向の断面図)および線分B−B’に沿った断面を示す断面図(チャネル幅方向の断面図)である。
【0018】
本実施形態のシリコン基板1の表面には素子分離溝2が設けられ、素子分離溝2は素子分離絶縁膜3により埋め込まれている。素子分離絶縁膜3の上面は、シリコン基板1の表面よりも高く、かつ、浮遊ゲート電極6の上面よりも低い。
【0019】
素子分離溝2および素子分離絶縁膜3は、素子分離領域を構成する。該素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板1の半導体領域(素子形成領域)が規定される。
【0020】
上記半導体領域の表面上には、トンネル絶縁膜4が設けられている。トンネル絶縁膜4は、素子分離絶縁膜3に近いほど膜厚が厚くなる部分を含む。具体的には、トンネル絶縁膜4は、上記チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚くなる膜厚分布を有している。すなわち、素子分離絶縁膜3との境界近傍のトンネル絶縁膜4の形状は、バーズビーク形状となっている。
【0021】
本実施形態の場合、図2(b)に示すように、トンネル絶縁膜4の素子分離絶縁膜3に近いほど膜厚が厚くなる部分は、メモリセルのチャネル幅方向の断面において存在する。さらに、チャネル幅方向の断面において、トンネル絶縁膜4は、チャネル幅方向に平行な中心線Lに関して、上下ほぼ対称な形状を有する。
【0022】
このように、本実施形態のトンネル絶縁膜4は、素子分離絶縁膜3との境界に近いほど膜厚が厚くなっているので、トンネル電流はトンネル絶縁膜4の中央付近を集中的に流れる。すなわち、トンネル絶縁膜4の膜質が低下している部分には、トンネル電流は流れない。
【0023】
トンネル絶縁膜4上には、浮遊ゲート電極5,6が設けられている。浮遊ゲート電極5,6の上方には、制御ゲート電極7が設けられている。浮遊ゲート電極5,6と制御ゲート電極7との間には、電極間絶縁膜8が設けられている。
【0024】
制御ゲート電極7上にはシリコン窒化膜9が設けられている。シリコン窒化膜9は、メモリセルの製造途中において、RIE(Reactive Ion Etching)マスクとして使用されたものである。
【0025】
トンネル絶縁膜4、浮遊ゲート電極5,6、制御ゲート電極7、電極間絶縁膜8およびシリコン窒化膜9からなるゲート構造部の側面および上面は、シリコン酸化膜10で覆われている。このようなシリコン酸化膜10は、電極側壁酸化膜と呼ばれている。
【0026】
シリコン酸化膜10上には、層間絶縁膜としてのBPSG(Borophosphosilicate Glass)膜11が設けられている。そして、シリコン基板1の表面には、ゲート構造部4〜9を挟むように、一対のソース/ドレイン領域12が設けられている。
【0027】
本実施形態のメモリセル構造では、書込み/消去動作時に、膜質が比較的良好なトンネル絶縁膜4のチャネル中央付近を集中的にトンネル電流は流れるが、膜質が著しく低下している素子分離領域との境界に近い部分ではトンネル電流は流れない。
【0028】
したがって、トンネル絶縁膜4中の電荷トラップ発生量またはリーク電流発生4が大幅に低減されて、メモリセルのしきい値変動による、誤動作または電荷保持能力の低下は効果的に抑制される。
【0029】
さらに、本実施形態によれば、以下のような効果も得られる。
【0030】
書込み/消去動作時に、制御ゲート電極に印加される電圧(動作電圧)Vcgとトンネル絶縁膜に印加される電圧Vtdとの関係は、メモリセルのトンネル絶縁膜容量Ctdと電極間絶縁膜容量Cieを用いて、以下のように表される。
【0031】
Vtd=(Cid/(Ctd+Cid))×Vcg
上式から、動作電圧Vcgを下げる方法として、3次元的に電極間絶縁膜8の表面積を増やして、電極間絶縁膜容量Cidを大きくすることが考えられる。しかし、この方法で、動作電圧Vcgの低電圧化を進めることは困難である。これは、メモリセルの微細化を妨げる。上記方法で、動作電圧Vcgの低電圧化が困難である理由は、以下の通りである。
【0032】
電極間絶縁膜8の表面積を大きくするために、電極間絶縁膜8の表面形状を複雑にする必要がある。そのためには、電極間絶縁膜8下の浮遊ゲート電極5,6の表面形状を複雑にする必要がある。
【0033】
しかし、浮遊ゲート電極5,6である多結晶シリコン膜の微細加工技術には限界があるので、浮遊ゲート電極5,6の表面形状の複雑化には限界がある。したがって、電極間絶縁膜8の表面積の増大によって、動作電圧Vcgの低電圧化を進めることは困難である。
【0034】
さらに、電極間絶縁膜容量Cidが増大すると、浮遊ゲート電極間の浮遊容量も増大する。浮遊ゲート電極間の浮遊容量が増大すると、誤動作が発生しやすくなる。これも、動作電圧Vcgの低減化を困難にさせる原因の一つである。
【0035】
これに対して、本実施形態のメモリセル構造は、トンネル絶縁膜4の膜厚が素子分離絶縁膜3との境界に近いほど厚くなる構造を有しているので、トンネル絶縁膜容量Ctdが下がる。これにより、動作電圧Vcgを容易に下げることができて、メモリセルの微細化が実現可能となる。
【0036】
図3(a)および(b)、図4(c)および(d)は、本実施形態のメモリセルの製造工程を示す断面図である。
【0037】
まず、図3(a)に示すように、所望の不純物がドーピングされたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜4が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ30nmの多結晶シリコン膜5、CMP(Chemical Mechanical Polish)のストッパとなる厚さ50nmのシリコン窒化膜13、RIEのマスクとなる厚さ200nmのシリコン酸化膜14が減圧CVD(Chemical Vapor Deposition)法により順次堆積される。
【0038】
なお、本実施形態では、シリコン熱酸化膜をトンネル絶縁膜として用いているが、これに限るものではなく、例えば、シリコン熱酸窒化膜等でも良い。
【0039】
次に、図3(a)に示すように、素子形成領域を覆うレジスト(図示せず)をマスクに用いて、RIEプロセスによりシリコン酸化膜14がエッチングされ、上記レジストのパターンがシリコン酸化膜14に転写される。
【0040】
続いて、図3(a)に示すように、上記レジストマスクおよびシリコン酸化膜14をマスクに用いて、RIEプロセスによりシリコン窒化膜13、多結晶シリコン膜5、トンネル絶縁膜4が順次エッチングされ、さらに、シリコン基板1の露出領域もエッチングされ、深さ200nmの素子分離溝2が形成される。
【0041】
上記RIEプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜14がRIEのマスクとして用いられる。
【0042】
次に、図3(b)に示すように、露出したシリコン表面に厚さ5nmのシリコン酸化膜(図示せず)が熱酸化法により形成され、その後、素子分離溝2が完全に埋め込まれるように、素子分離絶縁膜3となる厚さ400nmのシリコン酸化膜(CVD酸化膜)がプラズマCVD法により全面に堆積される。
【0043】
次に、図3(b)に示すように、シリコン窒化膜13をストッパに用いて、CMPプロセスにより、上記CVD酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜3が得られ、かつ、シリコン酸化膜(RIEマスク)14が除去される。上記CMPプロセスは、シリコン窒化膜13が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
【0044】
次に、図4(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、上層の浮遊ゲート電極6となる厚さ50nmの多結晶シリコン膜が減圧CVD法により全面に堆積され、続いて、レジストマスク(図示せず)を用いたRIEプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部15が形成され、ビット線方向の形状が確定された浮遊ゲート電極6が得られる。
【0045】
上記RIEプロセスにより、実際には、複数の浮遊ゲート電極6が形成されるが、図には一つの浮遊ゲート電極6しか示されていない。
【0046】
その後、1kPaの減圧アンモニア雰囲気中での900℃、30分のアニール(熱窒化)により、浮遊ゲート電極6の表面が窒化される。上記アニールの目的は、次の図4(c)の工程で行われるアニールにより、浮遊ゲート電極(多結晶シリコン膜)6の上面が酸化されることを防止することである。
【0047】
次に、水蒸気雰囲気中での750℃、10分のアニール(水蒸気アニール)が行われる。
【0048】
このとき、水蒸気(H2 O)は、スリット部15から素子分離絶縁膜(シリコン酸化膜)3中を拡散して、トンネル絶縁膜4中に到達する。トンネル絶縁膜4中に到達した水蒸気は、シリコン基板1の上面および浮遊ゲート電極(多結晶シリコン膜)5の下面と酸化反応を起こす。
【0049】
その結果、図4(c)に示すように、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が得られる。
【0050】
また、上記水蒸気アニールにより、素子分離溝形成工程およびゲート電極形成工程中に行われるRIEプロセスによるプロセスダメージが低減される。その理由は、上記水蒸気アニールにより供給される酸素により、上記RIEプロセスにより切断されたトンネル絶縁膜4中のSi−O結合が、再結合するからである。
【0051】
本実施形態では、スリット部15を形成した後に水蒸気アニールを行っているが、これに限るものではなく、例えば、素子分離溝2の形成後(図3(a))または素子分離絶縁膜3の形成後(図3(b))に行っても構わない。
【0052】
プロセスダメージを受けたデバイスを十分に修復するためには、スリット部15を形成した後に水蒸気アニールを行うことが望ましい。何故なら、ゲート電極形成工程中のプロセスダメージ(RIEプロセス起因のプロセスダメージ)も効果的に低減されるからである。
【0053】
水蒸気の素子分離絶縁膜(シリコン酸化膜)3中への拡散と、水蒸気と浮遊ゲート電極(多結晶シリコン膜)5との酸化反応とを比べると、水蒸気アニール温度が低いほど、上記拡散は上記酸化反応よりも起こり易くなる。
【0054】
これは、図5に示すように、トンネル絶縁膜のバーズビーク長L1(上記拡散にかかわる拡散係数Dの温度依存性)が、ある温度Tcを境にして、シリコン基板または浮遊ゲート電極の間口部分の後退量L2(上記酸化反応にかかわる拡散係数kの温度依存性)よりも大きくなるからである。
【0055】
したがって、水蒸気アニール温度が低いほど、トンネル絶縁膜4の素子分離絶縁膜3との境界から、トンネル絶縁膜4の中央部分にまで十分な量の水を容易に供給することができる。すなわち、水蒸気アニール温度が低いほど、本実施形態の膜厚分布を有するトンネル絶縁膜4が得られやすくなる。
【0056】
本発明者等の研究によれば、本実施形態の効果が十分に得られるトンネル絶縁膜4を形成するためには、チャネル幅が0.2μm以下の場合、水蒸気アニール温度は750℃以下であることが好ましいことが明らかになった。
【0057】
図4(c)の工程後には、周知のメモリセルの製造プロセスが続く。
【0058】
まず、電極間絶縁膜8となる、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜からなる厚さ15nmの3層構造の絶縁膜が、減圧CVD法により全面に形成される。次に、制御ゲート電極7となる、多結晶シリコン膜/タングステンシリサイド膜からなる厚さ100nmの2層構造の導電膜が、減圧CVD法により上記3層構造の絶縁膜上に形成される。次に、RIEマスクとなる厚さ100nmのシリコン窒化膜が、減圧CVD法により上記2層構造の導電膜上に形成される。
【0059】
次に、上記シリコン窒化膜上にレジストマスクが形成され、該レジストマスクをマスクに用いて上記シリコン窒化膜がRIEプロセスによりエッチングされ、ゲート構造部に対応したパターンを有するシリコン窒化膜9が得られる。
【0060】
次に、上記レジストマスクおよびシリコン窒化膜9をマスクに用いて、RIEプロセスにより、上記3層構造の絶縁膜、2層構造の導電膜、浮遊ゲート電極6,5、トンネル絶縁膜4が順次エッチングされ、図4(d)に示すように、ワード線方向のスリット部16が形成される。これにより、浮遊ゲート電極5,6および制御ゲート電極7の形状が確定される。
【0061】
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図2(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
【0062】
図16に、本実施形態および比較例のメモリセルの断面TEM像を示す。図16(a)は比較例の断面TEM像、図16(b)は本実施形態の断面TEM像を示している。比較例が本実施形態と異なる点は、本実施形態の水蒸気アニールが行われていないことである。本実施形態のトンネル絶縁膜4の膜厚はチャネル中央部で約8nmで、素子分離絶縁膜3との境界に近いほど厚くなり、素子分離絶縁膜3との境界部で約15nmである。
【0063】
本実施形態および比較例のメモリセルに対して、150℃、2時間の電荷保持試験を行った。その結果、本実施形態のメモリセルのしきい値変動量は0.18V、比較例のメモリセルのしきい値変動量は0.50Vであり、本実施形態の効果が確認された。
【0064】
また、本実施形態および比較例のメモリセルのトンネル絶縁膜の容量を調べた。その結果、本実施形態のメモリセルのトンネル絶縁膜の容量は、比較例のそれに比べて約20%低かった。
【0065】
さらに、本実施形態および比較例のメモリセルのカップリング比を調べた。カップリング比は、Cie/(Ctd+Cie)で定義される。本実施形態のメモリセルのカップリングは、比較例のそれに比べて約5%高かった。
【0066】
(第2の実施形態)
次に、第1の実施形態の説明で用いた図面を参照しながら、本発明の第2の実施形態を説明する。
【0067】
まず、図3(a)に示すように、所望の不純物がドーピングされたシリコン基板1の表面に、厚さ10nmのトンネル絶縁膜4が熱酸化法により形成され、その後、下層の浮遊ゲート電極となる厚さ30nmの多結晶シリコン膜5、CMP(Chemical Mechanical Polish)のストッパとなる厚さ50nmのシリコン窒化膜13、RIEのマスクとなる厚さ200nmのシリコン酸化膜14が減圧CVD(Chemical Vapor Deposition)法により順次堆積される。
【0068】
次に、図3(a)に示すように、素子形成領域を覆うレジスト(図示せず)をマスクに用いて、RIEプロセスによりシリコン酸化膜14がエッチングされ、上記レジストのパターンがシリコン酸化膜14に転写される。
【0069】
続いて、図3(a)に示すように、上記レジストマスクおよびシリコン酸化膜14をマスクに用いて、RIEプロセスによりシリコン窒化膜13、多結晶シリコン膜5、トンネル絶縁膜4が順次エッチングされ、さらに、シリコン基板1の露出領域もエッチングされ、深さ200nmの素子分離溝2が形成される。
【0070】
上記RIEプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜14がRIEのマスクとして用いられる。
【0071】
次に、図3(b)に示すように、露出したシリコン表面に厚さ5nmのシリコン酸化膜(図示せず)が熱酸化法により形成され、その後、素子分離溝2が完全に埋め込まれるように、素子分離絶縁膜3となる厚さ400nmのシリコン酸化膜(CVD酸化膜)がプラズマCVD法により全面に堆積される。
【0072】
次に、図3(b)に示すように、シリコン窒化膜13をストッパに用いて、CMPプロセスにより、上記CVD酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜3が得られ、かつ、シリコン酸化膜(RIEマスク)14が除去される。上記CMPプロセスは、シリコン窒化膜が露出するまで行われ、かつ、表面が平坦化されるまで行われる。
【0073】
次に、2.6kPaの減圧下で、重水(D2 O)を含む水蒸気雰囲気で650℃、30分のアニールが行われる。
【0074】
このとき、重水は、素子分離絶縁膜(シリコン酸化膜)3中を拡散して、トンネル絶縁膜4中に到達し、シリコン基板1の上面および浮遊ゲート電極(多結晶シリコン膜)5の下面と酸化反応を起こす。
【0075】
その結果、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が容易に得られる。
【0076】
次に、図4(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、上層の浮遊ゲート電極6となる厚さ50nmの多結晶シリコン膜が減圧CVD法により全面に堆積され、続いて、レジストマスク(図示せず)を用いたRIEプロセスにより、上記多結晶シリコン膜がエッチングされ、上記多結晶シリコン膜を分割するビット線方向のスリット部15が形成され、ビット線方向の形状が確定された浮遊ゲート電極6が得られる。
【0077】
上記RIEプロセスにより、実際には、複数の浮遊ゲート電極6が形成されるが、図には一つの浮遊ゲート電極6しか示されていない。
【0078】
図4(c)の工程後には、第1の実施形態と同様に、周知のメモリセルの製造プロセスが続く。
【0079】
実施形態および比較例のメモリセルに対して、150℃、2時間の電荷保持試験を行った。比較例が本実施形態と異なる点は、重水(D2 O)を含まない水蒸気(H2 O)を用いたことである。
【0080】
電荷保持試験の結果、本実施形態のメモリセルのしきい値変動量は0.16Vであり、比較例のメモリセルのしきい値変動量は0.27Vであった。以上の結果から、本実施形態のメモリセルは、比較例のメモリセルに比べて、しきい値変動量が小さいことが明らかになり、本実施形態の効果が確認された。すなわち、重水アニールの方が水蒸気アニールよりも効果が高いことが、実験により、明らかになった。その他、第1の実施形態と同様の効果が得られる。
【0081】
本実施形態では、素子分離絶縁膜3の表面の平坦化を行った後に、水蒸気アニールを行っているが、これに限るものではなく、例えば、スリット部15の形成後または素子分離絶溝2の形成後に行っても構わない。
【0082】
(第3の実施形態)
図6は、本発明の第3の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。図6において、図2(b)と対応する部分には図2(b)と同一符号を付してあり、詳細な説明は省略する。また、以下の図において、前出した図と同一符号は、同一部分または相当部分を示し、詳細な説明は省略する。
【0083】
本実施形態が第1の実施形態と異なる点は、トンネル絶縁膜4の素子分離絶縁膜3との境界部分4p1,4p2が、浮遊ゲート電極5と素子分離絶縁膜3との間、および、素子分離絶縁膜3とシリコン基板1との間に入り込んで、その結果として、素子分離絶縁膜3との境界近傍におけるトンネル絶縁膜4の膜厚がさらに厚くなっていることにある。
【0084】
図6に示すように、チャネル幅方向の断面において、トンネル絶縁膜4の第1の境界部分4p1は、浮遊ゲート電極5の下部側面と素子分離絶縁膜3との間にこれらに接して存在している。
【0085】
トンネル絶縁膜4の第1の境界部分4p1は、下方に向かうほど(シリコン基板1に近い側ほど)、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜4の第1の境界部分4p1と接している部分の浮遊ゲート電極5は、下方に向かうほど、チャネル幅方向の寸法が小さくなっている。
【0086】
一方、トンネル絶縁膜4の第2の境界部分4p2は、素子分離領域2,3によって規定されたシリコン基板1の半導体領域(素子形成領域)の上部側面と素子分離絶縁膜3との間にこれらに接して存在している。
【0087】
トンネル絶縁膜4の第2の境界部分4p2は、上方に向かうほど(浮遊ゲート電極5に近い側ほど)、チャネル幅方向の寸法が大きくなり、かつ、トンネル絶縁膜4の第2の境界部分4p2と接している部分の素子形成領域は、上に向かうほど、チャネル幅方向の寸法が小さくなっている。
【0088】
本実施形態のメモリセル構造では、素子形成領域の上端部および浮遊ゲート電極5の下端部に、書込み/消去動作時に生じる電界の強度が下がる。すなわち、最もトンネル絶縁膜4の膜質が低下している素子分離絶縁膜3との境界部分の電界(電界集中)を下げることができる。このため、素子分離絶縁膜3との境界部分での電荷トラップ発生が起きないため、メモリセルのしきい値変動による誤動作等は効果的に抑制される。
【0089】
本実施形態のメモリセル構造を実現するには、第1の実施形態の低温水蒸気アニール工程(第1の加熱処理)の前または後で、例えば、900℃以上の高温水蒸気アニール(第2の加熱処理)を行えばよい。高温水蒸気アニールとしては、例えば、水素ガスと酸素ガスとの混合雰囲気中でのランプ加熱によるものがあげられる。
【0090】
高温水蒸気アニールの場合は、水蒸気の素子分離絶縁膜(シリコン酸化膜)3中への拡散と、水蒸気と浮遊ゲート電極(多結晶シリコン膜)5との酸化反応とを比べると、上記酸化反応が上記拡散よりも起こり易い(図5参照)。これにより、素子分離絶縁膜3との境界付近の素子形成領域上端部および浮遊ゲート電極下端部が効果的に酸化され、本実施形態のトンネル絶縁膜4が容易に得られる。
【0091】
本発明者等の研究によれば、本実施形態のトンネル絶縁膜4を形成するためには、高温水蒸気アニール温度は900℃以上であることが好ましいことが明らかになった。
【0092】
(第4の実施形態)
図7(a)および(b)は、本発明の第4の実施形態に係るメモリセルを示す断面図である。これらは、図2(a)および(b)に相当するチャネル長方向およびチャネル幅方向の断面図である。
【0093】
本実施形態が、第1〜3の実施形態と異なる点は、浮遊ゲート電極5,6の上面および側面のうち、上面のみが電極間絶縁膜8で覆われていることにある。
【0094】
このようなメモリセル構造では、浮遊ゲート電極5,6の側面上に電極間絶縁膜8が無いので、図15の従来のメモリセルに比べて、電極間絶縁膜6の容量のセル間ばらつきは低減される。
【0095】
また、本実施形態では、浮遊ゲート電極5,6の上面および側面のうち、上面のみが電極間絶縁膜8で覆われる構造を実現するために、素子分離絶縁膜3よりも上層の浮遊ゲート電極が省かれた構造が採用されている。この結果、浮遊ゲート電極5,6の厚みは、図15の従来のメモリセルに比べて薄くなるので、隣接する浮遊ゲート電極間の浮遊容量は低減される。これにより、メモリセルの誤動作は抑制される。
【0096】
その他、第1の実施形態と同様の効果が得られる。
【0097】
図8(a)および(b)、図9(c)および(d)は、本実施形態のメモリセルの製造工程を示す断面図である。
【0098】
まず、第1の実施形態の図3(a)および(b)の工程までが行われる。図8(a)は、この段階の断面図を示している。
【0099】
次に、図8(b)に示すように、第1の実施形態と同様に、水蒸気雰囲気中での750℃、10分のアニール(水蒸気アニール)が行われ、チャネル領域の中央付近で最も薄く、素子分離絶縁膜3との境界に近いほど厚い膜厚分布を有するトンネル絶縁膜4が得られる。上記アニールの詳細は、第1の実施形態で説明した通りである。
【0100】
次に、図9(c)に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜13が除去され、その後、シリコン窒化膜13が除去されて生じた溝内に、浮遊ゲート電極6が形成され、表面が平坦化される。
【0101】
浮遊ゲート電極6は、多結晶シリコン膜の減圧CVDプロセスと、多結晶シリコン膜のCMPプロセスとにより形成される。
【0102】
浮遊ゲート電極6は、シリコン窒化膜13が除去されて生じた溝内に埋め込まれているので、浮遊ゲート電極6の側面は露出せず、浮遊ゲート電極6の上面のみが露出する。
【0103】
次に、図9(c)に示すように、第1の実施形態と同様のプロセスにより、電極間絶縁膜8、制御ゲート電極7、シリコン窒化膜9が形成される。
【0104】
浮遊ゲート電極6の側面は露出していなので、該側面は電極間絶縁膜8で覆われず、浮遊ゲート電極6の上面のみが電極間絶縁膜8で覆われる。
【0105】
浮遊ゲート電極6と素子分離絶縁膜3を含む領域の表面は平坦なので、該領域上の電極間絶縁膜8の表面も平坦になる。すなわち、浮遊ゲート電極6上の電極間絶縁膜8の高さと、素子分離絶縁膜3上の電極間絶縁膜の高さとは、ほぼ同一となる
次に、熱酸化法およびCVD法を用いてシリコン酸化膜(電極側壁酸化膜)10が形成され、イオン注入およびアニールを用いてソース/ドレイン領域12が形成され、そして、層間絶縁膜としてのBPSG膜11が減圧CVD法により形成され、図7(a)および(b)に示したメモリセルが得られる。その後、配線層等の工程が続き、メモリセルが完成する。
【0106】
なお、電極間絶縁膜8は厳密に浮遊ゲート電極6の上面のみを覆っていなくても良い。電極間絶縁膜8により覆われる浮遊ゲート電極6の側面の面積S1が、電極間絶縁膜8により覆われる浮遊ゲート電極6の上面の面積S2に比べて十分小さければ(例えば100×(S1/S2)≦5%以下ならば)、本実施形態の効果は得られる。
【0107】
さらには、浮遊ゲート電極6上の電極間絶縁膜8の高さと、素子分離絶縁膜3上の電極間絶縁膜8の高さとが、ほぼ同一である必要も無い。
【0108】
浮遊ゲート電極6の上面よりも素子分離絶縁膜3の上面の方が上にあり、浮遊ゲート電極6上の電極間絶縁膜8の高さよりも、素子分離絶縁膜3上の電極間絶縁膜3の高さの方が高くても、本実施形態の効果は得られる。
【0109】
電極間絶縁膜8は、正常な書込み/消去動作を確保するために、シリコン酸化膜よりも誘電率の高い絶縁膜であることが望ましい。製造コストの削減化、およびトンネル絶縁膜特性の劣化回避の点からは、シリコン窒化膜(シリコンと窒素を主な成分とする絶縁膜)が望ましい。
【0110】
電極間絶縁膜8としての上記シリコン窒化膜は、ラジカル窒化プロセスで形成された膜であることが望ましい。何故なら、従来の減圧CVDプロセスで形成されたシリコン窒化膜は電荷トラップ密度が高く、このようなシリコン窒化膜は誤動作の原因となるからである。
【0111】
所望の膜厚を有するシリコン窒化膜をラジカル窒化プロセスで成膜することが困難な場合は、ラジカル窒化、シリコン窒化物堆積、ラジカル窒化を順次行うことで、所望の膜厚を有するシリコン窒化膜(第1のシリコン窒化膜/第2のシリコン窒化膜/第3のシリコン窒化膜)を得ることが可能となる。
【0112】
ここで、第1および第3のシリコン窒化膜はラジカル窒化により形成されたシリコン窒化膜(ラジカルシリコン窒化膜)、第2のシリコン窒化膜はシリコン窒化物堆積により形成されたシリコン窒化膜(堆積シリコン窒化膜)である。
【0113】
ラジカルシリコン窒化膜は、堆積シリコン窒化膜に比べて、電荷トラップ密度が低く、かつ、リーク電流が小さい。すなわち、ラジカルシリコン窒化膜の膜質は、堆積シリコン窒化膜の膜質よりも良い。
【0114】
したがって、第2のシリコン窒化膜の上面および下面は、電荷トラップ密度が低い第1および第3のシリコン窒化膜と接する。言い換えれば、第2のシリコン窒化膜の上下の両界面は、膜質が良い第1および第3のシリコン窒化膜によって構成される。
【0115】
これにより、電極間絶縁膜8として、上記プロセス(ラジカル窒化、シリコン窒化物堆積、ラジカル窒化)により形成されたシリコン窒化膜を用いても、電荷トラップに起因する誤動作は抑制される。
【0116】
(第5の実施形態)
図10は、本発明の第5の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
【0117】
本実施形態が第1〜4の実施形態と異なる点は、トンネル絶縁膜4の膜厚が、チャネル幅方向において、周期的かつ連続的に変化していることにある。図10では、シリコン基板1とトンネル絶縁膜4との境界面がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化している。
【0118】
すなわち、本実施形態のメモリセル構造は、セルトランジスタ動作時にチャネル電流が流れる領域(チャネル電流領域)20と、書込み/消去動作時にトンネル電流が流れる領域(トンネル電流領域)21とが異なり、かつ、チャネル電流領域20がトンネル電流領域21よりも大きい構造を備えている。
【0119】
これにより、トンネル電流通過によって、電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じても、チャネル電流への影響は軽減されて、メモリセルの特性変動は大幅に抑制される。
【0120】
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜4の最大膜厚と最小膜厚との差を10%以上にすることが望ましいことが明らかになった。
【0121】
これに対して従来のメモリセル構造は、図11に示すように、チャネル電流領域20とトンネル電流領域21とがほぼ同一である。このため、トンネル電流通過によって、電荷トラップ発生や界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じると、必ずチャネル電流量が低下するという問題が起こる。これは、メモリセルの特性変動を引き起こす原因となる。
【0122】
本実施形態のメモリセルは、例えば、高さが周期的かつ連続的に変化している表面を有するシリコン基板1上に、トンネル絶縁膜4を形成することで実現される。
【0123】
図12(a)および(b)は、上記の如き表面を有するシリコン基板1の製造工程を示す断面図である。
【0124】
まず、図12(a)に示すように、主面が(110)面のシリコン基板1を用意する。図12(a)および(b)には、劈開面となり得る面30が点線で模式的に示されている。
【0125】
次に、アルカリ溶液を用いて、シリコン基板1の表面をエッチングする。
【0126】
このとき、ある特定の結晶面が選択的にエッチングされ、図12(b)に示すように、表面形状が鋸状のシリコン基板1が得られる。
【0127】
その後、高温酸化により、シリコン基板1の表面を処理することにより、図10に示したシリコン基板1が得られる。
【0128】
図13に、本実施形態の変形例のメモリセルの断面図を示す。図13(a)のメモリセルは、トンネル絶縁膜4と浮遊ゲート電極5との境界面がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化している。
【0129】
また、図13(b)に示すように、トンネル絶縁膜4と浮遊ゲート電極5との境界面およびシリコン基板1とトンネル絶縁膜4との境界面の両方がうねることで、トンネル絶縁膜4の膜厚が、周期的かつ連続的に変化しても構わない。
【0130】
これらの変形例のメモリセルでも、本実施形態のメモリセルと同様の効果が得られる。また、トンネル絶縁膜4の膜厚差に関しても、本実施形態と同様に、10%以上にすることが望ましい
(第6の実施形態)
図14は、本発明の第6の実施形態に係るメモリセルを示す断面図である。これは、図2(b)に相当するチャネル幅方向の断面図である。
【0131】
本実施形態が第5の実施形態と異なる点は、トンネル絶縁膜4の膜厚がほぼ一定であること、そして、トンネル絶縁膜4と浮遊ゲート電極5との界面の高さおよびトンネル絶縁膜4とシリコン基板1との界面の高さが、チャネル幅方向において、周期的かつ連続的に変化していることである。
【0132】
すなわち、本実施形態のメモリセル構造は、チャネル電流領域20と、書込み動作時にトンネル電流が流れる領域(書込みトンネル電流領域)21wと、消去動作時にトンネル電流が流れる領域(消去トンネル電流領域)21eとが異なっており、かつ、チャネル電流領域20の方が書込みトンネル電流領域21wよりも大きい構造を備えている。チャネル電流領域20は、消去トンネル電流領域21eと異なる。
【0133】
これにより、トンネル電流通過によって電荷トラップ発生または界面準位発生等の膜質劣化がトンネル絶縁膜4中に生じても、チャネル電流への影響はほとんど無く、メモリセルの特性変動は大幅に抑制される。
【0134】
また、本発明者等の研究によれば、上記効果を十分に得るためには、トンネル絶縁膜4の最大膜厚と最小膜厚との差を10%以上にすることが望ましいことが明らかになった。
【0135】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【0136】
【図1】本発明の第1の実施形態に係るメモリセルを示す平面図。
【図2】図1の平面図の線分A−A’に沿った断面図および線分B−B’に沿った断面図。
【図3】第1の実施形態のメモリセルの製造工程を示す断面図。
【図4】図3に続く同メモリセルの製造工程を示す断面図。
【図5】酸化反応の反応係数の温度依存性および水の拡散係数の温度依存性を示す特性図。
【図6】本発明の第3の実施形態に係るメモリセルを示す断面図。
【図7】本発明の第4の実施形態に係るメモリセルを示す断面図。
【図8】本発明の第4の実施形態に係る第5の実施形態のメモリセルの製造工程を示す断面図。
【図9】図8に続く同メモリセルの製造工程を示す断面図。
【図10】本発明の第5の実施形態に係るメモリセルを示す断面図。
【図11】従来のメモリセル構造を示す断面図。
【図12】第5の実施形態のメモリセルのシリコン基板の製造工程を示す断面図。
【図13】第5の実施形態の変形例を示す断面図。
【図14】本発明の第6の実施形態に係るメモリセルを示す断面図。
【図15】従来のメモリセル構造を模式的に示す図。
【図16】実施形態および比較例のメモリセルの断面TEM像(顕微鏡写真)。
【符号の説明】
【0137】
1…シリコン基板、2…素子分離溝、3…素子分離絶縁膜、4…トンネル絶縁膜、4p1…トンネル絶縁膜の第1の部分、4p2…トンネル絶縁膜の第2の部分、5,6…浮遊ゲート電極、7…制御ゲート電極、8…電極間絶縁膜、9…シリコン窒化膜(RIEマスク)、10…シリコン酸化膜(電極側壁酸化膜)、11…BPSG膜、12…ソース/ドレイン領域、13…シリコン窒化膜(CMPストッパ)、14…シリコン窒化膜(RIEマスク)、15,16…スリット部、20…チャネル電流領域、21…トンネル電流領域、21w…書込みトンネル電流領域、21e…消去トンネル電流領域。
【特許請求の範囲】
【請求項1】
半導体基板と、
前記半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルと
を具備してなる半導体装置であって、
前記不揮発性メモリセルは、
膜厚が一定のトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含み、
前記不揮発性メモリセルのチャネル領域上で、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、前記不揮発性メモリセルのチャネル長方向において、前記トンネル絶縁膜の膜厚が一定であるとともに、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さが一定であることを特徴とする半導体装置。
【請求項1】
半導体基板と、
前記半導体基板上に設けられ、書込み/消去動作がトンネル電流により行われる不揮発性メモリセルと
を具備してなる半導体装置であって、
前記不揮発性メモリセルは、
膜厚が一定のトンネル絶縁膜と、
前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、
前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、
前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを含み、
前記不揮発性メモリセルのチャネル領域上で、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さは、前記不揮発性メモリセルのチャネル幅方向において、周期的かつ連続的に変化し、かつ、前記不揮発性メモリセルのチャネル長方向において、前記トンネル絶縁膜の膜厚が一定であるとともに、前記トンネル絶縁膜と前記浮遊ゲート電極との界面の高さ、および、前記トンネル絶縁膜と前記半導体基板との界面の高さが一定であることを特徴とする半導体装置。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【公開番号】特開2006−279068(P2006−279068A)
【公開日】平成18年10月12日(2006.10.12)
【国際特許分類】
【出願番号】特願2006−160003(P2006−160003)
【出願日】平成18年6月8日(2006.6.8)
【分割の表示】特願2003−149335(P2003−149335)の分割
【原出願日】平成15年5月27日(2003.5.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成18年10月12日(2006.10.12)
【国際特許分類】
【出願日】平成18年6月8日(2006.6.8)
【分割の表示】特願2003−149335(P2003−149335)の分割
【原出願日】平成15年5月27日(2003.5.27)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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