【課題】新たなコンセプトに基づく不揮発性半導体メモリを提供する。
【解決手段】本開示の不揮発性半導体メモリは、半導体基板11上の半導体層12と、半導体層12を貫通する複数のコントロールゲートCG11〜CG17と、第１方向の２つの端部における半導体層12内にそれぞれ配置される２つの第１導電型拡散層14と、半導体層12上で第１方向に延びる複数のセレクトゲート線SG1〜SG5と、複数のセレクトゲート線SG1〜SG5上で第２方向に延びる複数のワード線WL1〜WL7とを備える。複数のセレクトゲート線SG1〜SG5の各々は、第１方向に並ぶ複数のコントロールゲートCG11〜CG17と複数のワード線WL1〜WL7との間に接続される複数のセレクトトランジスタに共有されるセレクトゲートとして機能する。半導体層12及び複数のコントロールゲートCG11〜CG17は、メモリセルアレイを構成する。 （もっと読む）

【課題】隣接メモリセルへの漏洩電流を減らすフラッシュメモリ、特にチャージトラップメモリおよびそれを形成するプロセスフローの提供。
【解決手段】セルチャンネル６２０を含む半導体線が、ＳＴＩ領域１２０上に形成される。セルチャンネルは、トンネル酸化物層６２１、トラッピング誘電体層６２３、およびブロッキング誘電体層６２８を含む活性誘電体スタックで覆われる。結果として得られるセルチャンネルを分離するトレンチ６２５は、伝導層４６０で少なくとも部分的に充填され得る。活性誘電体層および／または伝導層の部分は、セルチャンネルの下、たとえば、セルチャンネルおよびＳＴＩ領域の間の界面６９５の下に位置し得る。そのような構成は、活性誘電体スタックおよび／または半導体層がセルチャンネルの下に位置しない構成に比べて、あるセルチャンネルから隣接セルチャンネルに拡散する荷電粒子６７０に対して経路長の増大をもたらす。 （もっと読む）

【課題】フローティングゲートが少なくとも２つのコントロールゲートラインと容量的に結合するようになっているフラッシュＮＡＮＤタイプのＥＥＰＲＯＭシステムの提供。
【解決手段】コントロールゲートラインはフローティングゲートの側壁と結合するようにフローティングゲート間に位置し、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、隣接するフローティングゲートの選択されていない行に結合された第２のコントロールゲートラインは低く保たれる。選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。 （もっと読む）

【課題】連想メモリの比較デバイス、比較デバイスを制御する方法、および連想メモリを提供する。
【解決手段】データビットを格納する第１のトランジスタＴ１およびデータビットの補数を格納する第２のトランジスタＴ２によって形成されたメモリセルであって、各トランジスタは、セミコンダクタ・オン・インシュレータ基板上に作られ、各々は、フロント制御ゲート、およびトランジスタを遮断するように制御するバック制御ゲートＢＧ１、ＢＧ２を有する、メモリセルと、各々のフロント制御ゲートに公称読出し電圧を加えることによって読出しモードで動作させ、一方、バック制御ゲートＢＧ１、ＢＧ２を、一方をビット（ＤＡＴＡ）、他方をビットの補数（ＤＡＴＡｂ）で制御し、ビット（ＤＡＴＡ）と格納されたビットが一致する場合には各々のうちの通過トランジスタを遮断し、各々のソースに連結されたソース線ＳＬの電流の有無を検出する比較回路を備える。 （もっと読む）

【課題】従来の半導体記憶装置では、十分に半導体チップの面積を削減することができない問題があった。
【解決手段】本発明の半導体記憶装置は、半導体基板の平坦部に形成されたドレイン領域１３と、半導体基板に形成された凸部の上端部に形成されたソース領域１０と、ドレイン領域１３の一部と重なる領域であって、かつ、平坦部の上層に形成されるコントロールゲート１２と、コントロールゲート１２と隣り合った領域であって、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成されるフローティングゲート１１と、を有する。 （もっと読む）

電気的浸透性ソース層を含む半導体デバイス及びこれの製造方法に対する様々な実施例が与えられる。一実施例では、半導体デバイスは、ゲート層、誘電体層、メモリ層、ソース層、半導体チャネル層、及びドレイン層を含む。ソース層は電気的浸透性及びパーフォレーションを有する。半導体チャネル層はソース層及びメモリ層と接触する。ソース層及び半導体チャネル層は、ゲート電圧チューナブル電荷注入バリアを形成する。
（もっと読む）

半導体層（１２）に半導体デバイス（１０）を形成する方法が提供される。方法は、半導体層（１２）の上方に選択ゲート誘電体層（１４）を形成すること、選択ゲート誘電体層（１４）の上方に選択ゲート層（１６）を形成すること、選択ゲート層の少なくとも一部分を除去することによって、選択ゲート層（１６）の側壁を形成することを含む。方法は、選択ゲート層（１６）の側壁の少なくとも一部分に、および選択ゲート層（１６）の少なくとも一部分の下に、犠牲層（２２）を成長させること、犠牲層（２２）を除去して、選択ゲート層の側壁の少なくとも一部分の表面および選択ゲート層の下の半導体層の表面を露出させることをさらに含む。方法は、制御ゲート誘電体層（２８）、電荷蓄積層（３２）、および制御ゲート層（３４）を形成することをさらに含む。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】最小加工寸法幅で並列され、コンタクトの抵抗抑制が可能な素子領域を有する半導体記憶装置を提供する。
【解決手段】素子領域３３ａが、曲折部３５の両端部にそれぞれ接続され、最小加工寸法幅の直線部３４を有し相異なる素子領域方向２１に延在し、素子領域３３ａと同形状の素子領域３３ｂ、ｃが、素子領域方向２１から４５度のワード線方向２３に曲折部３５があるように、それぞれ素子分離領域３１を隔てて並行し、半導体基板１１に垂直なコンタクトプラグ４１が、曲折部３５にそれぞれ接続され、素子領域３３でそれぞれ構成の選択トランジスタ４６に共通の選択ゲート線３８が、絶縁膜３９上で、コンタクトプラグ４１に近接しワード線方向２３に並列延在し、素子領域３３でそれぞれ構成のメモリセル４５に共通のワード線３７が、絶縁膜３９上で、選択ゲート線３８に対してコンタクトプラグ４１の反対側でワード線方向２３に並列延在する。 （もっと読む）

【課題】ドレイン電流の制御性を向上させつつ、メモリセルを縦方向に積層するとともに、メモリセルにフィン構造を用いた場合においても、制御ゲート電極および電荷蓄積層の加工の難易度を低下させる。
【解決手段】ブロック層１３、電荷蓄積層１４およびトンネル酸化膜１５を順次介してフィン状の制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を設ける。 （もっと読む）

【課題】面方位が（１１０）面あるいはこれと等価な面であるシリコン層上に形成する酸化膜厚の制御を行うことのできる半導体装置の製造方法を提供すること。
【解決手段】面方位が（１１０）面あるいはこれと等価な面であるシリコン基板１表面の一部に、リンのイオン注入を行って、端部の不純物濃度が連続的に変化した第１の不純物領域２Ａを形成する工程と、熱酸化を行って、シリコン基板１上に端部の厚さが連続的に変化したシリコン酸化膜３を形成する工程と、を含むこと、を特徴とする。 （もっと読む）

【課題】メモリウィンドウが広い半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体記憶装置１において、半導体基板１１上にトンネル絶縁膜１２及びブロック絶縁膜１３を設け、その上に制御ゲート電極１８を設ける。そして、トンネル絶縁膜１２とブロック絶縁膜１３との間に、電荷蓄積粒１５を分散させる。電荷蓄積粒１５は、シリコン窒化物からなる窒化部１６と、窒化部１６に接し、シリコンからなるシリコン部１７とにより構成する。電荷蓄積粒１５は、シリコン窒化膜の表面上にシリコンを堆積させることにより、複数のシリコン粒子を形成した後、シリコン窒化膜をシリコン粒子毎に分断することによって形成されたものである。 （もっと読む）

フィン電界効果トランジスタ（フィンＦＥＴ）を用いた半導体の製造方法が開示される。特定の実施形態の方法は、第一の幅によって離隔された第一の側壁及び第二の側壁を有する第一のダミー構造体をシリコン基板上に堆積させるステップを含む。また、本方法は、第一のダミー構造体を堆積させるのと同時に第二のダミー構造体をシリコン基板上に堆積させるステップも含む。第二のダミー構造体は、第二の幅によって離隔された第三の側壁及び第四の側壁を有する。第二の幅は第一の幅よりも実質的に大きい。第一のダミー構造体を用いて略第一の幅によって離隔された第一の対のフィンを形成する。第二のダミー構造体を用いて略第二の幅によって離隔された第二の対のフィンを形成する。
（もっと読む）

【課題】電荷トラップ層からのトンネル効果による電子の漏れを抑制することができ、データの保持時間の長期化を図ることができるとともに、トンネル酸化膜の薄膜化を可能として、データの書き込み速度の向上を図ることのできるメモリ装置を提供する。
【解決手段】シリコン層と、シリコン層と接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して設けられたゲート電極とを有するメモリ素子を具備したメモリ装置において、ゲート絶縁膜は、トンネル酸化膜、電荷トラップ膜、ブロック酸化膜の３層を積層して構成されたゲート絶縁膜であり、ゲート電極は、ブロック酸化膜上に形成されたゲート電極であって、シリコン層が、当該シリコン層の厚さが２ｎｍ以上１４ｎｍ以下となるように、ゲート絶縁膜によって挟まれた部分、又はゲート絶縁膜と他の絶縁膜とによって挟まれた部分を有する。 （もっと読む）

【課題】損傷のない酸化膜及び電荷蓄積層の形成とその膜厚の制御を可能とする半導体装置及びその製造方法を提供する。
【解決手段】ＲＩＥ等の異方性エッチングによって、マスク用窒化膜２、第１窒化膜１２、及び第２酸化膜１３を分離する。このとき、トレンチ３底部のマスク用酸化膜１をエッチングせずに残し、エッチングに対する防御層としての役割を果たすため基板１０への損傷はない。また、分離した第１窒化膜１２のトレンチ３の側壁を覆う部分は、犠牲酸化膜１３に保護されているためエッチングによる損傷はない。次いで、等方性エッチングによって、異方性エッチングによって損傷した第２酸化膜１３及びトレンチ３底部の第１酸化膜１１を完全に除去する。次いで、プラズマ酸化やラジカル酸化等の酸化処理により、第３酸化膜１４及びゲート酸化膜１５が形成される。 （もっと読む）

【課題】異なる階層に位置するメモリセル間の特性のばらつきを抑制できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置１は、半導体基板１１と、半導体基板１１上に設けられ、複数の絶縁層１４と複数の導電層ＷＬ１〜ＷＬ４とが交互に積層された積層体と、積層体を貫通して形成された貫通ホールの内部に設けられ、絶縁層１４と導電層ＷＬ１〜ＷＬ４との積層方向に延びる半導体層ＳＰと、導電層ＷＬ１〜ＷＬ４と半導体層ＳＰとの間に設けられた電荷蓄積層２６と、を備え、半導体層ＳＰにおける下部は上部よりも細く、導電層ＷＬ１〜ＷＬ４における少なくとも最下層は最上層よりも薄い。 （もっと読む）

【課題】チャネルホットエレクトロン書き込み方式が適用されるメモリセルのゲート長を縮小することが可能な不揮発性半導体記憶装置およびその制御方法を提供する。
【解決手段】例えば、アクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の相互間に対応する半導体基板１０の表面部に、電荷蓄積用の窒化膜を介して、ワード線ＧＣ０，ＧＣ１を埋め込み形成する。また、ワード線ＧＣ０，ＧＣ１に対し、それぞれ斜め方向にチャネル電流が流れるように、ビット線ＢＬ０，ＢＬ１，ＢＬ２とそれぞれ交差するアクティブ領域ＡＡ０，ＡＡ１，ＡＡ２の各部位に、千鳥状に、ソースまたはドレインとなる拡散層領域１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅを配置する構成となっている。 （もっと読む）

【課題】ドレインディスターブ特性が満足でき、電子注入状態における電流の低下が抑制される半導体記憶装置の提供。
【解決手段】溝２４を有するＰ型半導体基板２と、Ｐ型半導体基板２の溝２４を有しない部分の表面に形成されたソース側Ｎ⁻拡散層４４Ｓ、Ｎ^＋拡散層４２Ｓ、ドレイン側Ｎ⁻拡散層４４Ｄ、Ｎ^＋拡散層４２Ｄと、溝２４の側壁部、底部、Ｎ⁻拡散層４４Ｓ、４４Ｄ、Ｎ^＋拡散層４２Ｓ、４２Ｄの表面を覆うゲート酸化膜１２と、溝２４を埋め込むようゲート酸化膜１２の表面に形成され、溝２４が連続する方向に格子状に形成されたゲート電極１４と、溝２４の側壁部の表面のうち、少なくともゲート酸化膜１２を介してＮ⁻拡散層４４Ｓ、４４Ｄと対向する領域に形成され、ゲート電極１４との間に酸化膜１２を介してスペーサ状に形成された窒化膜８と、ゲート電極１４と直接接するように形成されたゲート裏打ち配線１０と、を備える半導体記憶装置。 （もっと読む）