限られたチャージ拡散を有するチャージトラップメモリ

【課題】隣接メモリセルへの漏洩電流を減らすフラッシュメモリ、特にチャージトラップメモリおよびそれを形成するプロセスフローの提供。
【解決手段】セルチャンネル６２０を含む半導体線が、ＳＴＩ領域１２０上に形成される。セルチャンネルは、トンネル酸化物層６２１、トラッピング誘電体層６２３、およびブロッキング誘電体層６２８を含む活性誘電体スタックで覆われる。結果として得られるセルチャンネルを分離するトレンチ６２５は、伝導層４６０で少なくとも部分的に充填され得る。活性誘電体層および／または伝導層の部分は、セルチャンネルの下、たとえば、セルチャンネルおよびＳＴＩ領域の間の界面６９５の下に位置し得る。そのような構成は、活性誘電体スタックおよび／または半導体層がセルチャンネルの下に位置しない構成に比べて、あるセルチャンネルから隣接セルチャンネルに拡散する荷電粒子６７０に対して経路長の増大をもたらす。

【発明の詳細な説明】
【技術分野】
【０００１】
本明細書中で開示される発明の主題はフラッシュメモリに関し、特にチャージトラップメモリおよびそれを形成する処理フローに関する。
【背景技術】
【０００２】
フラッシュメモリは典型的には、たとえパワーオフ状態であっても、記憶された情報を保持する。そのようなメモリにおいて、セルの論理状態、たとえばビットを変化させるために、セルのストレージ層中に存在する電気的チャージは、セルの様々な部分に電気的ポテンシャルを印加することによって変えられ得る。たとえば、“０”状態は典型的には、負に帯電したストレージ層に対応し、“１”状態は典型的には、正に帯電したストレージ層に対応する。意図されたとおり、不揮発性メモリは、時間が経過しても記憶された情報を保持し得るが、そのような記憶された情報を保持するそのようなメモリの信頼性は、たとえば、比較的低い電場においても観測される漏洩電流またはチャージ拡散によって限られたものになり得る。情報損失に導き得る、そのような低レベルのチャージ損失および／またはチャージ利得機構は、フラッシュメモリデバイスは少なくともおよそ数年は情報を記憶することができることが期待されているため、望ましいものではない。
【図面の簡単な説明】
【０００３】
非限定的かつ非網羅的な実施形態が、以下の図面を参照しながら記載されるが、図面中で特に指定しない限り、類似の参照符号は、幾つかの図面を通じて、類似の部品を指す。
【図１】実施形態にしたがう、メモリデバイスの部分の断面図である。
【図２】実施形態にしたがう、メモリデバイスの部分の断面図である。
【図３】実施形態にしたがう、メモリデバイスの部分の断面図である。
【図４】実施形態にしたがう、メモリデバイスの部分の断面図である。
【図５】実施形態にしたがう、メモリデバイスの部分の断面図である。
【図６】実施形態にしたがう、メモリアレイの断面図である。
【図７】実施形態にしたがう、メモリデバイスを形成するための処理のフローダイアグラムである。
【図８】実施形態にしたがう、コンピュータシステムおよびメモリデバイスの概略図である。
【発明を実施するための形態】
【０００４】
この明細書を通じて“一実施形態”または“実施形態”の参照は、実施形態に関連して記載された特定のフィーチャ、構造、または特性が、クレームされた発明の特徴の少なくとも一実施形態中に含まれることを意味する。よって、この明細書を通じて様々な場所で出現する“一実施形態中で”または“実施形態”のフレーズは、必ずしも全てが同一の実施形態を参照しているわけではない。さらに、特定のフィーチャ、構造、または特性は、一つ以上の実施形態中で組み合わせられ得る。
【０００５】
ある実施形態では、メモリデバイスは、一つのメモリセルから隣接メモリセルへの漏洩電流を減らすことによりメモリ保持力を改善するといった利益を提供するための特定の構成を有し得る。そのようなメモリデバイスは、たとえば、チャージトラップＮＡＮＤフラッシュメモリセルのような、チャージトラップメモリセルのアレイを含み得る。そのようなメモリセルは、基板上に絶縁された領域（たとえば、シャロートレンチアイソレーション（ＳＴＩ）領域）、ＳＴＩ領域上に形成された半導体物質線、半導体物質線を適合的に覆う活性誘電体スタック、および活性誘電体スタックを少なくとも部分的に覆う伝導層を含み得る。ある実施例では、活性誘電体スタックは、セルの論理状態を変更するためにストレージ層内の電気的チャージの変更を引き起し得る。たとえば、そのような活性誘電体スタックは、ストレージ層として用いられる窒化シリコン層を含む二重二酸化シリコン層を含み得る。特定の例では、クレームされた発明の主題はそのようには限定されないが、活性誘電体層は酸化物−窒化物−酸化物（ＯＮＯ）スタックを含み得る。
【０００６】
ＳＴＩ領域上に形成される線に対する半導体物質は、たとえば、ポリクリスタルまたはクリスタルシリコン、ガリウム砒素、および／またはゲルマニウムを含み得る。伝導層は、ほんのわずか例を挙げると、ポリシリコン、チタン、窒化チタン、窒化タンタル（ＴａＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ２）、および／またはそれらの組み合わせを含み得る。もちろん、そのような物質は単に例であり、クレームされた発明の主題はそのようには限定されない。そのような構成では、少なくとも、伝導層の部分は実質的に半導体線の下に延びても構わない。ある実施例では、そのような構成は、上述の半導体線の形成につながるパターニング処理の間、半導体薄膜をオーバーエッチングすることによって生じ得る。ここで、マルチレイヤデバイスの“オーバーエッチング”とは、第１の層を通って、第１の層の下の第２の層に少なくとも部分的に入り込むエッチングの処理を指す。したがって、そのようなオーバーエッチングは、結果として、ＳＴＩ領域に、実質的に半導体線の下に広がる深いトレンチをもたらし得る。活性誘電体スタックは、実質的に半導体線の下に広がり得る。したがって、そのような深いトレンチを伝導体層で少なくとも部分的に充填することは、よって、少なくとも、被覆伝導層の部分が実質的に半導体船の下に広がる結果をもたらし得る。ここで、ひとつの構造および／または層の“実質的に下”とは、下記に記載されたように、メモリデバイスの特定のフィーチャ、または利益を許容する構造および／または層の表面から下の少し離れたところを指す。ある実施例では、オーバーエッチングの深さは、活性誘電体層の厚さより深く、トレンチが伝導体層によって充填され得ない深さより浅くて良い。下記において詳細に説明するように、半導体線の下に位置する伝導性物質および／または活性誘電体スタックは、メモリセル動作中にチャンネル制御を改善させ、および／またはトンネル電場を増大させるといった利益を提供し得る。また、半導体線の下に位置する伝導性物質および／または活性誘電体スタックは、隣接メモリセル間の荷電粒子拡散に対して経路長を増大させる結果をもたらし得る。よって、そのような増大した経路長は、あるメモリセルから隣接メモリセルへの漏洩電流を減らすことによって、メモリ保持力を改善させるといった利益を提供し得る。もちろん、そのようなメモリデバイスの利益は、上述のものに限定されず、クレームされた発明の主題もまた、そのようには限定されない。
【０００７】
ある実施形態では、上述のようなメモリデバイスを製造するプロセスは、基板上に周辺回路および／またはシャロートレンチアイソレーション（ＳＴＩ）領域を形成することを含み得る。次に、第１の半導体層は、周辺回路およびＳＴＩ領域を少なくとも部分的に覆うために堆積され得る。次に、ＳＴＩ領域の上の第１の半導体層のオーバーエッチングが、ＳＴＩ領域を露出し、エッチングするべくトレンチを形成するために実施され得る。たとえば、そのようなオーバーエッチングは、トレンチを実質的に第１の半導体層の下まで深めるために、トレンチの底におけるＳＴＩ領域のエッチングを含み得る。ある実施例では、そのようなメモリデバイスを製造するプロセスはさらに、活性誘電体スタックを、エッチングされた第１の半導体層上、および、実質的に第１の半導体層の下に深められたトレンチの表面上に適合的に形成することを含み得る。引き続き、深められたトレンチは、メモリセルのアレイを形成するために、実質的に第１の半導体層の下の第２の伝導層で少なくとも部分的に充填され得る。この場合もやはり、下記において詳細に説明するように、半導体線の下に位置する伝導物質および／または活性誘電体スタックの部分は、セルチャンネルを含むメモリセルの動作の間、チャンネル制御の改善といった利益を提供し得る。また、半導体線の下に位置する半導体物質および／または活性誘電体スタックの部分は、経路長の増大を許容し、あるメモリセルから隣接メモリセルへの漏洩電流を減らすことによって、メモリ保持力の改善といった利益を提供する。もちろん、メモリデバイスを製造するそのようなプロセスは単なる例であり、クレームされた発明の主題はそのようには限定されない。
【０００８】
ある実施例では、３次元メモリデバイスを含むメモリデバイスを製造するプロセスはさらに、ＳＴＩ上にメモリアレイ層を形成することを含み得る。そのような実施形態では、３次元メモリ構造は、層間誘電体層（ＩＤＬ）を含み、ＩＤＬ上に形成される周辺回路および２レベル以上のメモリセルアレイを覆い得る。そのようなＩＤＬは、たとえば、、減圧化学気相成長（ＬＰＣＶＤ）、化学気相成長（ＣＶＤ）、および／または原子層堆積（ＡＬＤ）を含む様々な技術を用いて堆積される酸化シリコンを含み得る。たとえば、そのような周辺回路は、たとえば、ゲート線、ビット線、および／またはドレイン−ソース線を選択、および／または動作させるために、制御回路を含み得る。そのような周辺回路はまた、センスアンプ回路を含み得るが、クレームされた発明の主題はそのようには限定されない。その名前にも関わらず、周辺回路は、メモリ構造の周辺に置かれている必要はない。特に、そのような周辺回路は、その上に周辺回路が組み立てられる基板と、２レベル以上のメモリセルアレイの間に配置され得る。ある実施例では、そのような３次元メモリ構造は、ＮＡＮＤフラッシュメモリを含み得るが、クレームされた発明の主題はそのようには限定されない。
【０００９】
別の実施形態では、３次元メモリ構造を製造するためのプロセスフローは、基板上に周辺回路を形成することによって開始しても良い。周辺回路を絶縁物質および／またはＩＬＤで覆ったあと、第１のメモリアレイレベルが、上記のように、オーバーエッチ技術を用いて形成され得る。特に、第１の半導体層を下のＳＴＩ領域までオーバーエッチングすることは、ＳＴＩ領域に延びる深いトレンチを形成し得る。そのような深いトレンチは次に、活性誘電体層および伝導層で、第１の半導体層の下まで少なくとも部分的に充填され得る。第１のメモリアレイレベルをさらなる絶縁物質および／またはＩＬＤで覆ったあと、別のメモリアレイレベルが形成されなどし得る。もちろん、３次元メモリ構造を製造するためのプロセスのそのような詳細は、単なる例であり、クレームされた発明の主題はそのようには限定されない。
【００１０】
図７は、特定の実施形態にしたがう、メモリデバイスを形成するためのプロセス７００のフローダイアグラムである。そのようなプロセスは、実施形態にしたがうメモリデバイスの部分の断面図である図１〜５の記載と関連して記載されるであろう。
【００１１】
図１およびプロセス７００のブロック７１０に示されているように、周辺回路領域１７０およびアレイ領域１８０が、半導体基板に形成され得る。井戸／スレッショルド埋め込み、活性酸化、および／または絶縁された（たとえばＳＴＩ）領域が形成され得る。特に、そのような埋め込みは、たとえば、ｐ−井戸領域１１０、ｐ−井戸領域１３０、ｎー井戸領域１５０、および介在フィールド酸化領域１４０をもたらし得る。低電圧（ＬＶ）酸化物１６５、高電圧（ＨＶ）酸化物１６０が、井戸領域上に形成され得る。ＳＴＩ領域１２０は、酸化物充填および引き続く化学機械研磨（ＣＭＰ）を用いて定められ得るが、クレームされた発明の主題はそのような特定の技術に限定されない。
【００１２】
図２は、実施形態にしたがう、メモリデバイス２００の部分の断面図である。ブロック７２０で、比較的薄い半導体層２１０が、周辺回路領域１７０およびアレイ領域１８０を少なくとも部分的に覆うために堆積され得る。半導体層２１０は、ドープされていない半導体、または比較的低いドーピングを有する半導体を含み得る。半導体層２１０はたとえば、回路を密封するために用いられ得るし、トランジスタゲートの底面層を含み得る。アレイ領域１８０では、半導体層２１０は、セルチャンネル領域２２０を定めるために（たとえば、マスキングプロセスを介して）選択的にエッチングされ得る。特に、ブロック７３０では、半導体層２１０は、トレンチ２３０の底においてＳＴＩ領域１２０の部分を露出させるために、ＳＴＩ領域１２０の上にエッチングが施されても良い。特定の例では、ブロック７４０では、そのようなエッチングプロセスは、半導体層２１０はＳＴＩ領域１２０の表面およびそれを超えた下方にエッチングが施され得て、よってＳＴＩ領域１２０の部分２４０がまたエッチングが施されるようなオーパーエッチングプロセスを含み得る。したがって、そのようなオーバーエッチングプロセスによってもたらされる追加のエッチングの深さは、ＳＴＩ領域１２０の表面より下にあるトレンチ底面を有するトレンチ２３０を提供し得る。
【００１３】
図３は、実施形態にしたがう、メモリデバイス３００の部分の断面図である。ブロック７５０では、チャージトラップ活性誘電体層３５０が半導体層２１０条に堆積され得る。特定の例では、そのような誘電体層は、半導体層２１０上に適合的に堆積された活性誘電体スタックを含み得る。たとえば、そのような活性誘電体スタックは、たとえば、図６中に示されているように、トンネル酸化物（たとえば、酸化シリコン）、トラッピング誘電体層（たとえば、窒化シリコン）、およびブロッキング誘電体層（たとえば、酸化シリコン）を含み得るが、クレームされた発明の主題はそのようには限定されない。
【００１４】
ＳＴＩ領域１２０の表面３０１の下に位置するトレンチ２３０の下側部分に対応して、誘電体層３５０の部分３４０は、ＳＴＩ領域１２０の表面３０１の下に置かれても良い。アレイ領域１８０はよって、チャンネル領域２２０の下に延びるトレンチ２３０によって分離されているチャンネル領域２２０を定める活性誘電体スタックによって覆われる半導体線を含む結果としての構造を含み得る。したがって、少なくとも、下に位置するＳＴＩ領域１２０の部分は、トレンチ２３０の底においてエッチングが施され得る。もちろん、メモリデバイスの物質および構成のそのような詳細は単なる例であり、クレームされた発明の主題はそのようには限定されない。
【００１５】
図４は、実施形態にしたがう、メモリデバイス４００の部分の断面図である。第２の伝導層４６０は、周辺回路１７０およびアレイ領域１８０を少なくとも部分的に覆うためにメモリデバイス４００の部分上に堆積され得る。そのような伝導層４６０は、たとえば、たとえば、ポリシリコン、チタン、窒化チタン、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ２）、および／またはそれらの組み合わせを含み得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。加えて、ブロック７６０では、伝導層４６０は、チャンネル領域２２０の間のトレンチ２３０を少なくとも部分的に充填し得る。したがって、少なくとも伝導層４６０の部分４６５は、ＳＴＩ領域１２０の表面３０１の下に位置し得る。言い換えれば、伝導層４６０の部分４６５は、チャンネル領域２２０の下に延び得る。実施例では、誘電体層３５０の部分４８０は、伝導層４６０を低抵抗金属層４７０に電気的に短絡させるために、周辺回路領域１７０およびアレイ領域１８０の間に移動されても良い。
【００１６】
低抵抗金属層４７０は、結果として得られるメモリセル４９０を含む伝導層４６０を少なくとも部分的に覆うために堆積され得る。そのような金属層は、たとえば、チタン、窒化チタン、タングステン（Ｗ）、窒化タングステン（ＷＮ）、タングステンシリサイド（ＷＳｉ２）、および／またはそれらの組み合わせを含み得る。もちろん、そのような物質は単なる例であり、クレームされた発明の主題はそのようには限定されない。そのような低抵抗金属層４７０は、アレイゲート１８０および（図示されていない）回路ゲートの抵抗値の低下を与え得る。特定の例では、図示されていないが、たとえば酸化物を含み得る層間誘電体層（ＩＬＤ）が、低抵抗金属層４７０の上に適合的に堆積されても良い。ブロック７７０でのように、（図示されていない）追加の適合窒化物層がそのようなＩＬＤを覆い、結果として、３次元メモリ構造を製造するために（図示されていない）引き続いてのメモリアレイレベルを製造する基礎を形成し得る。
【００１７】
図５は、実施形態にしたがう、メモリデバイス５００の部分の断面図である。トランジスタゲートおよび／またはアレイゲート５５５および４５５は、（たとえば回路のための）パターニングされた半導体層５１０、パターニングされた伝導層５６０および４６０、ならびにパターニングされた低抵抗金属層５７０および４７０を形成するエッチングプロセスによって定められ得る。
【００１８】
図６は、実施形態にしたがう、メモリアレイ６００の部分の断面図である。上述のように、セルチャンネル６２０を含む半導体線が、ＳＴＩ領域１２０上に形成される。セルチャンネル６２０は、たとえば、トンネル酸化物層６２１、トラッピング誘電体層６２３、およびブロッキング誘電体層６２８を含む活性誘電体スタックで適合的に覆われ得るが、クレームされた発明の主題はそのようには限定されない。結果として得られるセルチャンネル６２０を分離するトレンチ６２５は、伝導層４６０で少なくとも部分的に充填され得る。活性誘電体層および／または伝導層４６０の部分は、セルチャンネル６２０の下、たとえば、セルチャンネル６２０およびＳＴＩ領域１２０の間の界面６９５の下に位置し得る。そのような構成は、活性誘電体スタックおよび／または半導体層がセルチャンネル６２０の下に位置しない構成に比べて、あるセルチャンネル６２０から隣接セルチャンネル６２０に拡散する荷電粒子６７０に対して経路長の増大をもたらし得る。よって、増大した経路長は、あるメモリセルから隣接メモリセルへの漏洩電流を減らすことによりメモリ保持力を改善させるといった利益を提供し得る。そのような構成は、メモリセルの動作の間、チャンネル制御を改善し、トンネル電場を増大させるといった利益を提供し得る。もちろん、メモリアレイのそのような詳細は単なる例であり、クレームされた発明の主題はそのようには限定されない。
【００１９】
図８は、実施形態にしたがう、コンピュータシステムおよびメモリデバイスの概略図である。そのようなコンピューティングデバイスは、アプリケーションおよび／または他のコードを実行するために、たとえば、一つ以上のプロセッサを含み得る。メモリデバイス８１０は、たとえば、本明細書中に記載されている一つ以上の技術を用いて製造され得る、図５中に示されているマルチレベルメモリデバイス５００のようなメモリデバイスを含み得る。コンピューティングデバイス８０４は、メモリデバイス８１０を管理するように構成され得る任意のデバイス、アプライアンス、または機械の典型であり得る。メモリデバイス８１０は、メモリコントローラ８１５およびメモリ８２２を含み得る。限定ではない例では、コンピューティングデバイス８０４は：たとえば、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、サーバデバイスなどのような、一つ以上のコンピューティングデバイスおよび／もしくはプラットフォーム；たとえば、パーソナルデジタルアシスタント、携帯通信デバイス、などのような、一つ以上のパーソナルコンピューティングまたは通信デバイスまたはアプライアンス；たとえば、データベースもしくはデータストレージサービスプロバイダ／システムなどの、コンピューティングシステムおよび／もしくは付随するサービスプロバイダ能力；ならびに／またはそれらの任意の組み合わせを含み得る。
【００２０】
システム８００中に示されている様々なデバイスの全てまたは一部、および本明細書中でさらに記載されるような処理および方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組み合わせを用いてまたはさもなければそれらを用いて実装され得ることは認識される。よって、限定ではない例では、コンピューティングデバイス８０４は、バス８４０を介してメモリ８２２に動作的に結合される少なくとも一つのプロセッシングユニット８２０およびホストまたはメモリコントローラ８１５を含み得る。プロセッシングユニット８２０は、データコンピューティング手続きまたは処理の少なくとも一部を実行するように構成された一つ以上の回路の典型である。限定ではない例では、プロセッシングユニット８２０は、一つ以上のプロセッサ、コントローラ、マイクロプロセッサ、マイクロコントローラ、アプリケーション専用集積回路、デジタル信号プロセッサ、プログラマブル論理デバイス、フィールドプログラマブルゲートアレイなど、またはこれらの任意の組み合わせを含み得る。プロセッシングユニット８２０は、メモリコントローラ８１５と通信するように構成されたオペレーティングシステムを含み得る。そのようなオペレーティングシステムは、たとえば、メモリコントローラ８１５にバス８４０を介して送られるコマンドを生成し得る。そのようなコマンドは読み出しおよび／または書き込みコマンドを含み得る。書き込みコマンドに応答して、たとえば、メモリコントローラ８１５は、たとえば、書き込みコマンドに付随する情報をメモリ部分に書き込むためのセットまたはリセットパルスのような、バイアス信号を提供し得る。ある実施例では、システム８００は、基板上のＳＴＩ領域を含むチャージトラップメモリセル、ＳＴＩ領域上に形成された半導体線、半導体線を適合的に覆う活性誘電体スタック、および活性誘電体スタックを少なくとも部分的に覆う伝導層のアレイを含むメモリデバイス８１０を含み得る。そのような場合、伝導層の少なくとも部分は、半導体線の下に実質的に延びていても良い。メモリコントローラ８１５は、メモリデバイス８１０を動作し得るが、プロセッシングユニット８２０は、たとえば、一つ以上のアプリケーションをホストする、および／またはメモリデバイス８１０中のメモリセルへのアクセスを提供するために書き込みコマンドをメモリコントローラに伝えても良い。
【００２１】
メモリ８２２は、任意のデータストレージ機構の典型である。メモリ８２２は、たとえば、主たるメモリ８２４および／または副たるメモリ１４２６を含み得る。主たるメモリ８２４は、たとえば、ランダムアクセスメモリ、リードオンリーメモリ他を含み得る。本例ではプロセッシングユニット８２０とは別のものとして示されているが、メモリ８２２は、プロセッシングユニット８２０内に備えても良いし、またはさもなければプロセッシングユニット８２０と同じ場所に配置されても良い／結合されても良いことは理解されよう。
【００２２】
副たるメモリ８２６は、たとえば主たるメモリと同一もしくは類似のタイプのメモリおよび／または、たとえばディスクドライブ、光学ディスクドライブ、テープドライブ、固体メモリドライブ、他などの一つ以上のデータストレージデバイスもしくはシステムを含み得る。ある例では、副たるメモリ８２６は、コンピュータ読み取り可能媒体８２８を動作可能に受容するものであっても良いし、またはさもなければコンピュータ読み取り可能媒体８２８に結合するように構成されても良い。コンピュータ読み取り可能媒体８２８は、たとえば、システム８００中の一つ以上のデバイスに対するデータ、コード、および／もしくは命令を運ぶことが出来る、ならびに／またはアクセス可能とすることができる任意の媒体を含み得る。
【００２３】
コンピューティングデバイス８０４は、たとえば、入出力８３２を含み得る。入出力８３２は、人間入力もしくは機械入力を受けるもしくはさもなければ導入するように構成され得る一つ以上のデバイスもしくはフィーチャ、および／または人間出力または機械出力を送達するもしくはさもなければ与えるように構成され得る一つ以上のデバイスもしくはフィーチャの典型である。限定ではない例では、入出力８３２は、動作可能に構成されたディスプレイ、スピーカ、キーボード、マウス、トラックボール、タッチスクリーン、データポートを含み得る。
【００２４】
現在のところ実施形態の例であると考えられることを示し、記載してきたが、クレームされた発明の主題を逸脱することなく、様々な他の変更を行うことができ、均等物が置き換えられ得ることは、当業者には理解されるだろう。加えて、本明細書中に記載された中心的概念から逸脱することなく、特定の状況がクレームされた発明の主題の教示に合うように、多くの変更を行い得る。したがって、クレームされた発明の主題は、開示された特定の実施形態に限定されず、そのようなクレームされた発明の主題はまた、添付のクレームおよびその均等物の範囲内におさまる全ての実施形態を含み得る。

【特許請求の範囲】
【請求項１】
メモリデバイスを製造する方法であって、
基板上の周辺回路および絶縁領域を、前記絶縁領域を露出させるべくトレンチを形成するために、少なくとも部分的に覆っている第１の半導体層にエッチングを施すことと、
前記トレンチを前記第１の半導体層の実質的に下に深めるために前記トレンチの底で前記絶縁領域にエッチングを施すこと、
を含む方法。
【請求項２】
さらに、
前記エッチングが施された第１の半導体層上に活性誘電体スタックおよび前記第１の半導体層の実質的に下まで深められた前記トレンチの表面を適合的に形成すること、
を含む請求項１の方法。
【請求項３】
さらに、
メモリセルのアレイを形成するために、前記第１の半導体層の実質的に下まで深められた前記トレンチを、第２の伝導層で少なくとも部分的に充填すること、
を含む請求項２の方法。
【請求項４】
前記絶縁領域上にメモリアレイ層を形成することであって、前記メモリデバイスは３次元メモリデバイスを含む、請求項１の方法。
【請求項５】
前記絶縁領域の上の前記第１の半導体層をエッチングすることはさらに、
実質的に平行な複数の半導体線を形成するために、前記第１の半導体層をパターニングすること、
を含む請求項１の方法。
【請求項６】
前記第１の半導体層は、前記メモリセルのチャンネル領域を含む、請求項３の方法。
【請求項７】
前記第２の伝導層は、前記メモリセルのソース線および／またはゲート線を含む、請求項３の方法。
【請求項８】
前記メモリセルのアレイは、チャージトラップＮＡＮＤメモリセルアレイを含む、請求項１の方法。
【請求項９】
基板上の絶縁領域上に形成された半導体線を適合的に覆う活性誘電体スタックと、
前記活性誘電体スタックを少なくとも部分的に覆う伝導層と、
を含むチャージトラップメモリセルのアレイを含むメモリデバイスであって、
前記伝導層の少なくとも部分は、前記半導体線の実質的に下に延びる、メモリデバイス。
【請求項１０】
前記活性誘電体スタックの少なくとも部分は、前記半導体線の実質的な下に延びる、請求項９のメモリデバイス。
【請求項１１】
さらに、前記絶縁領域上に１つ以上のメモリアレイ層を含み、前記メモリデバイスは３次元メモリデバイスを含む、請求項９のメモリデバイス。
【請求項１２】
前記半導体線は、前記チャージトラップメモリセルのチャンネル領域を含む、請求項９のメモリデバイス。
【請求項１３】
前記伝導層は、前記チャージトラップメモリセルのソース線および／またはゲート線を含む、請求項９のメモリデバイス。
【請求項１４】
前記チャージトラップメモリセルのアレイは、チャージトラップＮＡＮＤメモリセルアレイを含む、請求項９のメモリデバイス。
【請求項１５】
基板上の絶縁領域上に形成された半導体線を適合的に覆う活性誘電体スタックと、
前記活性誘電体スタックを少なくとも部分的に覆う伝導層であって、前記伝導層の少なくとも部分は、前記半導体線の実質的に下に延びているものと
を含むチャージトラップメモリセルのアレイを含むメモリデバイスと、
前記メモリデバイスを動作させるメモリコントローラと、
１つ以上のアプリケーションをホストし、前記メモリアレイ中のメモリセルへのアクセスをするべく前記メモリコントローラに書き込みコマンドを伝送するプロセッサと、
を含むシステム。
【請求項１６】
前記活性誘電体スタックの少なくとも部分は、前記絶縁領域に延びる、請求項１５のシステム。
【請求項１７】
前記システムはさらに、
前記基板上の１つ以上のメモリアレイ層を含み、前記メモリデバイスは３次元メモリデバイスである、請求項１５のシステム。
【請求項１８】
前記半導体線は、前記チャージトラップメモリセルのチャンネル領域を含む、請求項１５の方法。
【請求項１９】
前記伝導層は、前記チャージトラップメモリセルのソース線および／またはゲート線を含む、請求項１５のシステム。
【請求項２０】
前記チャージトラップメモリセルのアレイは、チャージトラップＮＡＮＤメモリセルアレイを含む、請求項１５のシステム。

【図１】