柱構造を有するNANDフラッシュメモリアレイ及びその製造方法
【課題】本発明は、メモリセルがシリコン柱の側壁に直列に形成され、垂直チャンネルと側壁ゲート構造を有するNANDフラッシュメモリアレイ及びその製造方法に関する。
【解決手段】1つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の3次元構造が有していたセルのチャンネル絶縁の問題、トレンチの底のソース/ドレイン領域の絶縁の問題を根本的に解決し、既存のCMOS工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる効果がある。
【選択図】図5(h)
【解決手段】1つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の3次元構造が有していたセルのチャンネル絶縁の問題、トレンチの底のソース/ドレイン領域の絶縁の問題を根本的に解決し、既存のCMOS工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる効果がある。
【選択図】図5(h)
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、NANDフラッシュメモリアレイ及びその製造方法に関し、より詳しくは、メモリセルがシリコン柱の側壁に直列に形成され、垂直チャンネルと側壁ゲート構造を有するNANDフラッシュメモリアレイ及びその製造方法に関する。
【背景技術】
【0002】
現在、フラッシュメモリは、不揮発性メモリとして大いに脚光を浴びている。フラッシュメモリは、その応用によってはコードフラッシュ(code flash)とデータフラッシュ(data flash)に大まかに区分することができるが、前者は、ランダムアクセスの時間が短いNORタイプ構造のフラッシュメモリが用いられ、後者は、書き込み時間が短く、高集積が可能なNANDタイプ構造のフラッシュメモリが用いられる。
【0003】
特に、NANDフラッシュメモリは、個別セルごとにソース(source)とドレイン(drain)のコンタクト(contact)を形成する必要がないという点から高集積に有利であり、移動式ディスク、デジタルカメラ、ビデオ及びオーディオレコーダー等の大容量保存所として主に用いられ、時間が経つほどその需要が更に増加している実情である。
【0004】
前記のようなNANDフラッシュメモリの急増する需要に応え、それによるセルサイズの縮小化と低電力、高速動作等が引き続き要求されている。
【0005】
ところが、これまでNANDフラッシュメモリアレイの高集積のための試みは、主に2次元平面(planar)構造でセルサイズの縮小化にのみ依存しており、その結果、セル駆動等の問題として前記集積度の向上には一定の限界に直面するようになった。
【0006】
従って、図1のような従来の2次元平面(planar)構造から離れ、シリコン基板にトレンチ(trench)を形成し、前記トレンチ側壁(side wall)を利用してメモリセル等を具現する、いわゆる3次元構造を有するメモリアレイ形態が多く研究されている。
【0007】
前記3次元構造を有するアレイ形態は、図2のように、まるで従来の平面構造を両側から押し曲げられた構造(folden array)とし、ワードラインを側壁に具現することにより、図3(a)及び図3(b)のように、従来の2次元構造の場合、1つのメモリセルが占める面積が2F×2F=4F2であるのに対し、3次元構造の場合には2F×1F=2F2になり、全体アレイの必要面積を画期的に減らして高集度を具現することができる長所がある。
【0008】
これを利用した代表的な先行技術として、米国のマイクロン・テクノロジー社の米国特許がある(例えば、特許文献1参照。)。
【0009】
前記先行特許は、フローティングゲートタイプのEEPROMに関するものであり、先ず図4(a)のように、シリコンフィン(silicon fin)128を形成し、トンネル絶縁膜120上にフローティングゲート122を形成した後、イオン注入を行ってソース/ドレイン領域126を形成する。ここで、図面符号130はシリコンフィン128の間に形成されたトレンチである。
【0010】
次いで、図4(b)のように、ビットライン方向にシリコンフィン128とフローティングゲート122であるポリシリコンを除去し、除去されたシリコンフィンの部分に酸化膜(oxide、132)を埋め込み、隣接するアクティブ領域を絶縁(isolation)する。
【0011】
その後、図4(c)のように、絶縁膜124、142を蒸着し、前記絶縁膜上にコントロールゲート106と選択ゲート144をそれぞれ形成する。
【0012】
しかし、前記先行特許には、次のような深刻な問題があるため、実用化に困難を強いられている。
【0013】
第一に、前記先行特許は、セルのチャンネル絶縁(isolation)を具現することが極めて難しいという点である。チャンネルとフローティングゲートの絶縁(isolation)のためには、図4(b)のように、シリコンフィン128とフローティングゲート122であるポリシリコンをビットライン方向にパターニングして除去しなければならないが、これを容易に具現することが難しいだけでなく、たとえ除去されたとしても除去されたシリコンフィンの部分にのみ酸化膜(oxide、132)を正確に埋め込むことも難しいという現実的な問題がある。
【0014】
第二に、前記先行特許は、トレンチの底に形成されたソース/ドレイン領域で隣接のビットラインの間の絶縁(isolation)に関する明確な解決策を提示していないのである。即ち、図4(a)のように、前記先行特許ではシリコンフィン128及びフローティングゲート122を形成した後、直ちにイオン注入を行ってソース/ドレイン領域126を形成することにより、ワードライン方向に沿ってトレンチ130の底の縁側が隣接のビットラインと電気的に連結される可能性を有している。それにもかかわらず、前記先行特許では、後続工程でこれを絶縁させる方法を提示していないのである。
【0015】
第三に、前記先行特許は、フローティングゲートを必ず切断する工程が追加されたことにより、工程上の経済性が落ちるという問題点がある。即ち、前記先行特許は、フローティングゲートタイプであるため、各セルが独立的に駆動されるためには、図4(a)のように、ワードライン方向に連結されたフローティングゲートを、図4(b)のように、各ビットライン方向に切断する工程が必須的に追加されなければならない問題点がある。
【0016】
【特許文献1】米国特許6,878,991号明細書
【発明の開示】
【発明が解決しようとする課題】
【0017】
本発明は、前記のような問題点を解決すべく、3次元柱構造を有するメモリアレイ(folden array)に電荷トラップメモリセルを具現することにより、シリコン柱(pillar)の間は勿論、トレンチの底で隣接のソース/ドレイン領域の間の絶縁(isolation)が可能な柱構造を有するNANDフラッシュメモリアレイを提供することをその目的とする。
【0018】
なお、既存CMOS工程をそのまま利用し、自己整列された最少限のエッチング工程を通じて工程費用を減らすことのできる前記柱構造を有するNANDフラッシュメモリアレイの製造方法を提供することをまた他の目的とする。
【課題を解決するための手段】
【0019】
前記目的を達成するために、本発明よる柱構造を有するNANDフラッシュメモリアレイは、半導体基板に所定の間隔で突出した柱形状を有する1つ以上の絶縁体ストリップと、絶縁体ストリップの間に並んで突出した柱形状を有する1つ以上の半導体ストリップと、1つ以上の絶縁体ストリップと1つ以上の半導体ストリップにより形成された1つ以上のトレンチと、各トレンチの両側壁と底の一部に形成された電荷トラップ層を含む2つ以上の誘電層と、誘電層の上部に形成された側壁ゲートと、各トレンチの底の半導体ストリップの上部に形成された第1のソース/ドレイン領域と、各半導体ストリップの突出した柱の上部に形成された第2のソース/ドレイン領域とを含むことを特徴とする。
【0020】
そして、本発明による柱構造を有するNANDフラッシュメモリアレイの製造方法は、準備された半導体基板に初期イオンを注入するステップと、イオン注入された基板にビットライン方向にシリコンフィン(fin)を形成するステップと、フィンの間の絶縁(isolation)のために、基板の上部に酸化膜を蒸着するステップと、所定の平坦化工程を通じてシリコンフィンの上部にある酸化膜層を除去するステップと、シリコンフィンの上部が露出された基板の上部に感光膜を蒸着するステップと、感光膜をワードライン方向にパターニングするステップと、パターニングされた感光膜に沿ってシリコン及び酸化膜をエッチングした後、感光膜を除去して所定の深さを有するトレンチと絶縁されたシリコン柱を形成するステップと、トレンチが形成された基板の全面に連続的な蒸着工程を通じて所定の電荷トラップ層が含まれるように2つ以上の誘電層を形成するステップと、誘電層の上部に伝導性物質を蒸着してエッチングし、トレンチの両側に互いに離隔して側壁ゲートを形成するステップと、側壁ゲートが形成されたトレンチとフィンの上部の全面にイオン注入してソース/ドレインを形成するステップとを含むことを特徴とする。
【発明の効果】
【0021】
本発明により、メモリセルが占める面積を半分に減らすことにより、従来の2次元平面(planar)構造に比べて画期的に集積度を向上させることができ、セルのチャンネル長さに対する制限が無くなるため、シリコン柱の高さを十分増やすことにより、センシングマージンの向上は勿論、従来の短チャンネル効果(short channel effect)を抑制する付随的な効果もある。
【0022】
また、本発明は、各半導体ストリップ14の両側に並んで隣接している絶縁体ストリップ24により従来の3次元構造が有していた問題点、即ち、セルのチャンネル絶縁(isolation)の問題は勿論、トレンチの底の第1のソース/ドレイン領域60の絶縁(isolation)の問題も根本的に解決した効果があり、既存のCMOS工程をそのまま利用して自己整列した最少限のマスクでエッチング工程を行うことにより、工程費用を画期的に減らすことのできる効果がある。
【発明を実施するための最良の形態】
【0023】
以下、添付の図面を参考とし、本発明の好ましい実施例について詳細に説明する。
【0024】
先ず、本発明による柱構造を有するNANDフラッシュメモリアレイは、図5(f)、図5(h)及び図7のように、半導体基板10に所定の間隔で突出した柱形状を有する1つ以上の絶縁体ストリップ24と、絶縁体ストリップ24の間に並んで突出した柱形状を有する1つ以上の半導体ストリップ14と、1つ以上の絶縁体ストリップ24と1つ以上の半導体ストリップ14により形成された1つ以上のトレンチ34と、各トレンチ34の両側壁と底の一部に形成された2つ以上の誘電層、例えば酸化膜42−電荷トラップ層44−酸化膜46から構成されたOTO層40と、この誘電層の上部に形成された側壁ゲート50と、各トレンチ34の底の半導体ストリップ14の上部に形成された第1のソース/ドレイン領域60と、各半導体ストリップ14の突出した柱の上部に形成された第2のソース/ドレイン領域70とを含む。
【0025】
ここで、1つ以上の半導体ストリップ14は勿論、半導体基板10に一体に付いているものか、又は並んで隣接している1つ以上の絶縁体ストリップ24に対応する部分を指す。
【0026】
従って、本発明は、各半導体ストリップ14の両側に並んで隣接している絶縁体ストリップ24によりセルのチャンネル絶縁(isolation)は勿論、トレンチの底の第1のソース/ドレイン領域60の絶縁(isolation)も効果的に具現する構造を特徴とする。
【0027】
また、図8(a)のように、各半導体ストリップ14の一側に形成された第2のソース/ドレイン領域70には、ビットラインコンタクト80が形成されており、ビットラインコンタクト80が形成された各半導体ストリップ14の柱の一側壁に沿って形成された側壁ゲートは第1の選択ゲート82であり、第1の選択ラインに連結され、各半導体ストリップ14の他側に形成された第2のソース/ドレイン領域70には、ソースラインコンタクト90が形成されており、ソースラインコンタクト90が形成された各半導体ストリップ14の柱の一側壁に沿って形成された側壁ゲートは第2の選択ゲート86であり、第2の選択ラインに連結され、第1の選択ゲート82と第2の選択ゲート86の間にある1つ以上の側壁ゲートは1つ以上のコントロールゲート84であり、各ワードラインに連結されることにより、本発明による柱構造を有するNANDフラッシュメモリアレイが具体化され得る。
【0028】
図8(a)に対応するアレイの構造図が図8(b)に示されている。図8(b)ではビットラインコンタクト80には電圧Vddが印加され、ソースラインコンタクト90には接地状態であり、各素子に掛かる基板電圧(ボディー電圧)はVBと表示されている。
【0029】
そして、図7における側壁ゲート50は、図8(a)で示したように、コントロールゲート84になる。一方、第1の選択ゲート82と第2の選択ゲート86は、図8(a)のように動作を容易に行うために、ゲート絶縁膜として単一酸化膜を用いることが好ましいが、工程の便宜上、コントロールゲート84のゲート絶縁膜と同一の2つ以上の誘電層も用いられ得る。
【0030】
勿論、本発明による柱構造を有するNANDフラッシュメモリアレイは、半導体ストリップ14の突出した柱の両側面には、それぞれコントロールゲート84により動作されるメモリセルが形成されており、各メモリセルはビットラインに沿って直列に連結される。
【0031】
一方、各トレンチ34の両側壁と底の一部に形成された電荷トラップ層を含む2つ以上の誘電層は、その電荷トラップ層として窒化膜(nitride layer)又はその他の電荷トラップ物質(ナノ結晶、多数のトラップを有する高誘電率物質等)から構成されることが好ましい。これは、前記のような電荷トラップ層内に存在する多量のディープレベルトラップ(deep level trap)らを電荷保存所として利用することができ、電荷トラップ層の隔離されたトラップ特性により、プログラム時に注入された電子が電荷トラップ層内で水平的にほぼ移動せず、電子が注入された位置に集中的に分布され、その状態を維持することができ、隣接のセル間の電気的な隔離(isolation)が自動になされ得るからである。
【0032】
従って、前述した2つ以上の誘電層は、コントロール酸化膜(control oxid、46)、電荷トラップ層(charge trap layer、44)及びトンネリング酸化膜(成長した酸化ケイ素(SiO2)膜、42)から構成されたOTO層40、又は電荷トラップ層(charge trap layer)及びトンネリング酸化膜(成長した酸化ケイ素(SiO2)膜)から構成されたTO層として多く用いられる。特に、電荷トラップ層として窒化膜(nitride layer)が用いられる場合、前者は、SONO(Silicon−Oxide−Nitride−Oxide−Silicon)又はMONO(Metal−Oxide−Nitride−Oxide−Silicon)の構造に、後者は、MNOS(Metal−Nitride−Oxide−Silicon)構造になる。ここで、コントロール酸化膜としては、通常の化学気相蒸着(chemical vapor deposition、CVD)された酸化ケイ素を用いるが、その他の高誘電率物質(例:酸化アルミニウム(Al2O3)等)を用いることもできる。
【0033】
そして、各半導体ストリップ14に突出した柱形状及び各絶縁体ストリップ24に突出した柱形状は、図5(h)に示されたように、四角の柱形状が好ましい。
【0034】
この場合、各半導体ストリップ14に突出した四角の柱形状の厚さtは、一方のメモリセルのリード(read)時に、反対側のメモリセルの状態による干渉(disturbance)効果を考慮して決めなければならない。
【0035】
ここで、リード干渉(read disturbance)というのは、同一のリード電流(read current)を形成するために必要なコントロールゲートの電圧変動を意味するが、シリコン柱(pillar)の両側に形成されているメモリセルのうち、反対側の素子がプログラム状態であるか、又はイレース(erase)状態であるかによってその変動が生じするようになる。従って、本発明におけるリード干渉(read disturbance)は、シリコン柱の両側に形成されているメモリセル間の干渉という意味でpaired cell interference(PCI)と呼ぶことができる。
【0036】
このリード干渉(read disturbance)の概念をより明確に説明するために、各セルのプログラム状態を0、イレース状態を1とするとき、左側セルと右側セルの状態は、00、01、10、11(前の数は左側セルの状態であり、後ろの数は右側セルの状態である)と示すことができるが、左側セルのリード時に右側セルの状態に影響を受けないなら、“00のときのリード電流=01のときのリード電流”、“10のときのリード電流=11のときのリード電流”でなければならないが、図9のように、実際には00状態における電流がもっと低く測定され、01状態における電流と同じ量になるようにするためには、左側のコントロールゲートにより高い電圧を印加しなければならないが、その電圧差がまさにリード干渉(read disturbance)になる。
【0037】
従って、リード干渉(read disturbance)は、両側にセルがあるシリコンの四角柱において、その厚さを決める上で極めて重要なパラメーターになる。結局、リード干渉(read disturbance)を最小化するためには、シリコンの四角柱の厚さを大きくしなければならないが、そうなると、アレイの面積が増加するため、両者の間には二律背反(trade−off)が存在することになる。
【0038】
本実施例では、リード干渉(read disturbance)を減らす方法として、シリコンの四角柱の厚さを調節する方法のほか、反対側のコントロールゲートにネガティブ電圧を掛けるか、又はチャンネル部分、即ちシリコン柱(pillar)に不純物ドーパントの濃度を高める方法があることを確認した。
【0039】
そこで、リード干渉(read disturbance)の変数である四角柱の厚さ、柱のドーパント濃度及び反対側のコントロールゲートのネガティブ電圧による影響をシミュレーションを通じて図10(a)及び図10(b)のような結果を得た。図10(a)と図10(b)は、四角柱の厚さを全て30nmとし、柱のP型ドーパント濃度を図10(a)は5×1015/cm3、図10(b)は3×1018/cm3とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示している。
【0040】
図10(a)及び図10(b)を通じて、シリコンの四角柱の厚さを30nmとし、リード干渉(read disturbance)を1V以内に維持するためには、シリコン柱のP型ドーパント濃度が5×1015/cm3程度と低い場合は、右側のコントロールゲートのネガティブ電圧を−4V以下に掛けなければならないが、シリコン柱のP型ドーパント濃度が3×1018/cm3程度と高い場合は、右側のコントロールゲートに別途のネガティブバイアシング(negative biasing)無しでも可能なことが分かった。
【0041】
ここで、シリコン柱(チャンネル)のドーパント濃度を高めると、リード干渉(read disturbance)を減らすことができるが、駆動電流値が小さくなるので、センシング(sensing)が難しくなる。実際の工程ではシリコンの四角柱の厚さを50nm程度にする代わりに、シリコン柱(チャンネル)のドーパント濃度は、1×1016/cm3に低めるようになる。
【0042】
従って、リード干渉(read disturbance)を減らすためには、シリコンの四角柱の厚さは30乃至50nmであり、柱のドーパント濃度は、1×1016/cm3乃至3×1018/cm3であることが好ましい。
【0043】
しかし、シリコンの四角柱の厚さとドーパントの濃度制限は、他の変数(反対側のコントロールゲートのネガティブバイアシング等)によって異なり得るので、言及した変数らによりリード干渉(read disturbance)を調節する限り、本発明の技術的思想に属すると見なさなければならない。
【0044】
一方、本発明において、シリコン柱の高さ(チャンネル長さ)は、工程上許容される限り、幾らでも増やして電荷保存所の面積を広げることができるため、センシングマージン(sensing margin)を向上させることのできる長所がある。
【0045】
ここで、センシングマージンは、セルがプログラムされた状態とイレースされた状態とで基準電流を出すために印加しなければならないコントロールゲートの電圧差を意味する。例えば、図9で10−7A/μmのドレイン電流を出すためには、イレースされた状態では約2V、プログラムされた状態では約6Vが必要であるので、この場合のセンシングマージンは4Vになる。
【0046】
次は、本発明のほかの形態である柱構造を有するNANDフラッシュメモリアレイの製造方法に関する実施例を図5(a)乃至図5(h)を参照としながら説明する。
【0047】
先ず、準備された半導体基板に初期イオンを注入する。この半導体基板はP型シリコン基板が好ましいが、必ずしもこれに限るわけではない。また、この準備された半導体基板への初期イオンの注入工程は、その後のリード干渉(read disturbance)を考慮したものであるので、製造されるシリコンの四角柱の厚さを考慮して初期イオンの注入を行うことが好ましい。
【0048】
即ち、シリコンの四角柱の厚さを30乃至50nmとする場合には、この柱のP型不純物ドーパント濃度は、1×1016/cm3乃至3×1018/cm3になるようにドーズ(dose)量を調節することが好ましい。
【0049】
また、イオン注入エネルギーは、その後製造されるシリコン柱の高さを考慮して少なくとも前述のようなシリコン柱の高さまでイオン注入されるようにエネルギーを調節することが好ましい。
【0050】
次は、図5(a)のように、イオン注入された基板にビットライン方向にシリコンフィン(fin)12を形成する。ここで、図面符号10は、シリコンフィン(fin)12を除くシリコン基板を指す。
【0051】
シリコンフィン(fin)12を形成するための一実施例を挙げると、イオン注入された基板に酸化膜と窒化膜を順次蒸着し、この窒化膜の上部にフォトリソグラフィーやeビーム(e−beam)工程等でエッチングマスクのためのパターニング工程を行った後、このパターニングされたマスクに沿ってシリコンをエッチングしてシリコンフィン12を形成するようになる。
【0052】
勿論、酸化膜と窒化膜の順次的な蒸着工程無しに、すぐイオン注入された基板の上部にフォトリソグラフィーやeビーム(e−beam)工程等を通じてエッチングマスクのためのパターニング工程を行うこともできる。
【0053】
前述のように、酸化膜と窒化膜の順次的な蒸着工程を進行するのは、その後に窒化膜をCMP(Chemical Mechanical Polish=化学機械研磨)工程時に、エッチングストッパー(stopper)として用いるためである。
【0054】
シリコンのエッチングについては、通常のCMOS工程に従うので、これに関する説明は省略する。但し、センシングマージンを考慮してシリコンフィン12の高さは十分大きく100nm以上とすることが好ましい。
【0055】
次は、図5(b)のように、フィン12の間の絶縁(isolation)のために、基板の上部に酸化膜20を蒸着する。
【0056】
ここで、酸化膜20の蒸着工程に大きな制限はないが、炉(furnace)を用いる高温工程の場合、酸化過程でシリコンが消耗され、シリコンフィンの幅が減り、注入されたイオンの再分布がなされるようになるという点を念頭に置いて工程を設計しなければならない。
【0057】
従って、酸化膜20の蒸着工程は、低温状態で行うことが好ましく、TEOS(tetra−ethyl−orthosilicate、Si(OC2H5)4)でPECVD(Plasma Enhancement Chemical Vapor Deposition)工程を利用することがより好ましい。
【0058】
次は、図5(c)のように、所定の平坦化工程を通じてシリコンフィン12の上部にある酸化膜20層を除去する。
【0059】
これは、酸化膜20の蒸着工程でシリコンフィン12の高さにより屈曲となった部分をその後の工程進行のために、シリコンフィン12が露出されるように平坦化することであり、これを通じてシリコンフィン12と同じ高さの酸化膜22がシリコンフィン12の間ごとに存在するようになる。
【0060】
この平坦化工程として最も好ましいのは、CMP(Chemical Mechanical Polish)工程を利用することである。このとき、エッチングストッパーはシリコンフィン12の上部にある窒化膜(図示せず)がその役割を行うことができる。
【0061】
次は、図5(b)のように、シリコンフィン12の上部が露出された基板の上部に感光膜30を蒸着し、図5(e)のように、感光膜30をワードライン方向にパターニングする。
【0062】
感光膜の蒸着とこれをパターニングする工程は、通常のCMOS工程に従うので、これに関する説明は省略する。
【0063】
次は、図5(e)及び図5(f)のように、パターニングされた感光膜32に沿って所定の深さにシリコン12及び酸化膜22をエッチングして1つ以上のトレンチ34を形成する。
【0064】
ここで重要なのは、シリコン12及び酸化膜22のエッチングを行うことに当たって、エッチング時間、エッチングガス等を調節してトレンチ34の底に酸化膜22が一部残り、ビットライン方向に突出した柱形状を有する1つ以上の絶縁体ストリップ24が形成されるようにすることである。
【0065】
シリコン12及び酸化膜22のエッチングはドライエッチングであり、既によく知られている方式を利用すればよく、酸化膜22の高さとエッチング率を考慮し、トレンチ34の底に一部の酸化膜22が残るようにすればよい。
【0066】
ここで、シリコン12のエッチングと酸化膜22のエッチングとは、同じ感光膜マスクを置いて順次進行されるが、エッチング率の完璧な調節が容易でないため、エッチング工程後、図5(f)のA−A’線に沿って切断して見ると、図6のように、若干の段差が発生し得る。このように発生した段差は、その後、側面にコントロールゲートの製作の際に問題とならない程度に調節すればよい。そして、シリコンと酸化膜の順次的なエッチングの途中、感光膜マスクが十分耐えられない場合に備えて感光膜マスクの下に1層または2層のハードマスク(hard mask)を並行して用いることもできる。
【0067】
その後、感光膜マスク32を除去すると、図5(f)のように、所定の深さを有するトレンチと絶縁されたシリコン柱が形成される。
【0068】
次は、図5(g)のように、トレンチ34が形成された基板の全面に連続的な蒸着工程を通じて2つ以上の誘電層であるOTO(Oxide−Trap−Oxide)層40を形成する。
【0069】
2つ以上の誘電層の形成のための連続蒸着工程には、電荷保存所として用いられる電荷トラップ層を蒸着する工程が必ず含まれるようにしなければならない。
【0070】
図5(g)のOTO層40のような2つ以上の誘電層を形成するための連続蒸着工程は公知技術であるので、これ以上説明しないことにする。
【0071】
次は、OTO層40の上部に伝導性物質を蒸着してエッチングし、図5(h)のように、トレンチ34の両側に側壁ゲート50が互いに離隔して形成されるようにする。
【0072】
この伝導性物質はポリシリコンだけでなく、勿論金属(metal)も用いることができる。そして、伝導性物質のエッチングは比等方性とし、トレンチ34の両側に側壁ゲート50が互いに離れて形成されるようにする。
【0073】
最後に、側壁ゲート50が形成されたトレンチ34と柱の上部の全面にイオン注入し、図7のように、ソース/ドレイン60、70を形成する。ここで、図7は図5(h)でイオン注入後のB−B’線に沿って切断した断面を示すものである。
【0074】
このソース/ドレインの形成のためのイオン注入は、柱の上部にあるOTO層40を除去した後、又はOTO層40を除去する前に行うことができる。
【0075】
このイオンはN型であり、通常のソース/ドレインの形成のためのイオン注入工程に従うので、これに関する説明は省略する。但し、シリコン柱の高さを考慮してイオン注入角度は調節する必要がある。
【0076】
イオン注入後、適正な熱工程を経ると、図7のように、ソース/ドレイン60、70を形成するようになる。
【0077】
以上、本発明の好ましい実施例について詳細に説明したが、これに限定されるものではなく、当該技術分野における通常の知識を有する者により多様に変形実施することができるのは勿論である。例えば、シリコン柱の形状、厚さ及びドーパントの濃度に関する数値的な制限等は、多様に実施することができる。
【産業上の利用可能性】
【0078】
本発明は、1つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の3次元構造が有していたセルのチャンネル絶縁(isolation)の問題、トレンチの底のソース/ドレイン領域の絶縁(isolation)の問題を根本的に解決し、既存のCMOS工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる垂直チャンネルと側壁ゲート構造を有するNANDフラッシュメモリアレイ及びその製造方法に関するものであり、NANDフラッシュメモリの産業分野に十分利用することができる。
【図面の簡単な説明】
【0079】
【図1】従来の2次元NANDフラッシュメモリアレイの模式図である。
【図2】従来の2次元構造のアレイと本発明による3次元構造のアレイとを対比するための概念的な比較図である。
【図3(a)】従来の2次元構造のアレイと本発明による3次元構造のアレイにおいて、1つのセルが占める面積を対比するための比較図である。
【図3(b)】従来の2次元構造のアレイと本発明による3次元構造のアレイにおいて、1つのセルが占める面積を対比するための比較図である。
【図4(a)】従来の3次元構造の工程を示す工程斜視図である。
【図4(b)】従来の3次元構造の工程を示す工程斜視図である。
【図4(c)】従来の3次元構造の工程を示す工程斜視図である。
【図5(a)】本発明による工程を示す工程斜視図である。
【図5(b)】本発明による工程を示す工程斜視図である。
【図5(c)】本発明による工程を示す工程斜視図である。
【図5(d)】本発明による工程を示す工程斜視図である。
【図5(e)】本発明による工程を示す工程斜視図である。
【図5(f)】本発明による工程を示す工程斜視図である。
【図5(g)】本発明による工程を示す工程斜視図である。
【図5(h)】本発明による工程を示す工程斜視図である。
【図6】図5(f)のA−A’線に沿って切断した断面を示した断面図である。
【図7】図5(h)のB−B’線に沿って切断した断面を示した断面図である。
【図8(a)】本発明の一実施例を示したアレイの断面図及び構造図である。
【図8(b)】本発明の一実施例を示したアレイの断面図及び構造図である。
【図9】本発明によるリード干渉(read disturbance)及びセンシングマージン(sensing margin)を示す電気的な特性図である。
【図10(a)】シリコン柱の厚さが30nmのとき、柱のP型ドーパント濃度を5×1015/cm3とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示す電気的な特性図である。
【図10(b)】シリコン柱の厚さが30nmのとき、柱のP型ドーパント濃度を3×1018/cm3とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示す電気的な特性図である。
【符号の説明】
【0080】
10 半導体基板(シリコンフィンを除く部分)
12 シリコンフィン
20、22 絶縁膜
30、32 感光膜
33 エッチングされる部位を示した点線
34 トレンチ
40 OTO層
50 側壁ゲート
60 第1のソース/ドレイン領域
70 第2のソース/ドレイン領域
80 ビットラインコンタクト
82 第1の選択ゲート
84 コントロールゲート
86 第2の選択ゲート
90 ソースラインコンタクト
【技術分野】
【0001】
本発明は、NANDフラッシュメモリアレイ及びその製造方法に関し、より詳しくは、メモリセルがシリコン柱の側壁に直列に形成され、垂直チャンネルと側壁ゲート構造を有するNANDフラッシュメモリアレイ及びその製造方法に関する。
【背景技術】
【0002】
現在、フラッシュメモリは、不揮発性メモリとして大いに脚光を浴びている。フラッシュメモリは、その応用によってはコードフラッシュ(code flash)とデータフラッシュ(data flash)に大まかに区分することができるが、前者は、ランダムアクセスの時間が短いNORタイプ構造のフラッシュメモリが用いられ、後者は、書き込み時間が短く、高集積が可能なNANDタイプ構造のフラッシュメモリが用いられる。
【0003】
特に、NANDフラッシュメモリは、個別セルごとにソース(source)とドレイン(drain)のコンタクト(contact)を形成する必要がないという点から高集積に有利であり、移動式ディスク、デジタルカメラ、ビデオ及びオーディオレコーダー等の大容量保存所として主に用いられ、時間が経つほどその需要が更に増加している実情である。
【0004】
前記のようなNANDフラッシュメモリの急増する需要に応え、それによるセルサイズの縮小化と低電力、高速動作等が引き続き要求されている。
【0005】
ところが、これまでNANDフラッシュメモリアレイの高集積のための試みは、主に2次元平面(planar)構造でセルサイズの縮小化にのみ依存しており、その結果、セル駆動等の問題として前記集積度の向上には一定の限界に直面するようになった。
【0006】
従って、図1のような従来の2次元平面(planar)構造から離れ、シリコン基板にトレンチ(trench)を形成し、前記トレンチ側壁(side wall)を利用してメモリセル等を具現する、いわゆる3次元構造を有するメモリアレイ形態が多く研究されている。
【0007】
前記3次元構造を有するアレイ形態は、図2のように、まるで従来の平面構造を両側から押し曲げられた構造(folden array)とし、ワードラインを側壁に具現することにより、図3(a)及び図3(b)のように、従来の2次元構造の場合、1つのメモリセルが占める面積が2F×2F=4F2であるのに対し、3次元構造の場合には2F×1F=2F2になり、全体アレイの必要面積を画期的に減らして高集度を具現することができる長所がある。
【0008】
これを利用した代表的な先行技術として、米国のマイクロン・テクノロジー社の米国特許がある(例えば、特許文献1参照。)。
【0009】
前記先行特許は、フローティングゲートタイプのEEPROMに関するものであり、先ず図4(a)のように、シリコンフィン(silicon fin)128を形成し、トンネル絶縁膜120上にフローティングゲート122を形成した後、イオン注入を行ってソース/ドレイン領域126を形成する。ここで、図面符号130はシリコンフィン128の間に形成されたトレンチである。
【0010】
次いで、図4(b)のように、ビットライン方向にシリコンフィン128とフローティングゲート122であるポリシリコンを除去し、除去されたシリコンフィンの部分に酸化膜(oxide、132)を埋め込み、隣接するアクティブ領域を絶縁(isolation)する。
【0011】
その後、図4(c)のように、絶縁膜124、142を蒸着し、前記絶縁膜上にコントロールゲート106と選択ゲート144をそれぞれ形成する。
【0012】
しかし、前記先行特許には、次のような深刻な問題があるため、実用化に困難を強いられている。
【0013】
第一に、前記先行特許は、セルのチャンネル絶縁(isolation)を具現することが極めて難しいという点である。チャンネルとフローティングゲートの絶縁(isolation)のためには、図4(b)のように、シリコンフィン128とフローティングゲート122であるポリシリコンをビットライン方向にパターニングして除去しなければならないが、これを容易に具現することが難しいだけでなく、たとえ除去されたとしても除去されたシリコンフィンの部分にのみ酸化膜(oxide、132)を正確に埋め込むことも難しいという現実的な問題がある。
【0014】
第二に、前記先行特許は、トレンチの底に形成されたソース/ドレイン領域で隣接のビットラインの間の絶縁(isolation)に関する明確な解決策を提示していないのである。即ち、図4(a)のように、前記先行特許ではシリコンフィン128及びフローティングゲート122を形成した後、直ちにイオン注入を行ってソース/ドレイン領域126を形成することにより、ワードライン方向に沿ってトレンチ130の底の縁側が隣接のビットラインと電気的に連結される可能性を有している。それにもかかわらず、前記先行特許では、後続工程でこれを絶縁させる方法を提示していないのである。
【0015】
第三に、前記先行特許は、フローティングゲートを必ず切断する工程が追加されたことにより、工程上の経済性が落ちるという問題点がある。即ち、前記先行特許は、フローティングゲートタイプであるため、各セルが独立的に駆動されるためには、図4(a)のように、ワードライン方向に連結されたフローティングゲートを、図4(b)のように、各ビットライン方向に切断する工程が必須的に追加されなければならない問題点がある。
【0016】
【特許文献1】米国特許6,878,991号明細書
【発明の開示】
【発明が解決しようとする課題】
【0017】
本発明は、前記のような問題点を解決すべく、3次元柱構造を有するメモリアレイ(folden array)に電荷トラップメモリセルを具現することにより、シリコン柱(pillar)の間は勿論、トレンチの底で隣接のソース/ドレイン領域の間の絶縁(isolation)が可能な柱構造を有するNANDフラッシュメモリアレイを提供することをその目的とする。
【0018】
なお、既存CMOS工程をそのまま利用し、自己整列された最少限のエッチング工程を通じて工程費用を減らすことのできる前記柱構造を有するNANDフラッシュメモリアレイの製造方法を提供することをまた他の目的とする。
【課題を解決するための手段】
【0019】
前記目的を達成するために、本発明よる柱構造を有するNANDフラッシュメモリアレイは、半導体基板に所定の間隔で突出した柱形状を有する1つ以上の絶縁体ストリップと、絶縁体ストリップの間に並んで突出した柱形状を有する1つ以上の半導体ストリップと、1つ以上の絶縁体ストリップと1つ以上の半導体ストリップにより形成された1つ以上のトレンチと、各トレンチの両側壁と底の一部に形成された電荷トラップ層を含む2つ以上の誘電層と、誘電層の上部に形成された側壁ゲートと、各トレンチの底の半導体ストリップの上部に形成された第1のソース/ドレイン領域と、各半導体ストリップの突出した柱の上部に形成された第2のソース/ドレイン領域とを含むことを特徴とする。
【0020】
そして、本発明による柱構造を有するNANDフラッシュメモリアレイの製造方法は、準備された半導体基板に初期イオンを注入するステップと、イオン注入された基板にビットライン方向にシリコンフィン(fin)を形成するステップと、フィンの間の絶縁(isolation)のために、基板の上部に酸化膜を蒸着するステップと、所定の平坦化工程を通じてシリコンフィンの上部にある酸化膜層を除去するステップと、シリコンフィンの上部が露出された基板の上部に感光膜を蒸着するステップと、感光膜をワードライン方向にパターニングするステップと、パターニングされた感光膜に沿ってシリコン及び酸化膜をエッチングした後、感光膜を除去して所定の深さを有するトレンチと絶縁されたシリコン柱を形成するステップと、トレンチが形成された基板の全面に連続的な蒸着工程を通じて所定の電荷トラップ層が含まれるように2つ以上の誘電層を形成するステップと、誘電層の上部に伝導性物質を蒸着してエッチングし、トレンチの両側に互いに離隔して側壁ゲートを形成するステップと、側壁ゲートが形成されたトレンチとフィンの上部の全面にイオン注入してソース/ドレインを形成するステップとを含むことを特徴とする。
【発明の効果】
【0021】
本発明により、メモリセルが占める面積を半分に減らすことにより、従来の2次元平面(planar)構造に比べて画期的に集積度を向上させることができ、セルのチャンネル長さに対する制限が無くなるため、シリコン柱の高さを十分増やすことにより、センシングマージンの向上は勿論、従来の短チャンネル効果(short channel effect)を抑制する付随的な効果もある。
【0022】
また、本発明は、各半導体ストリップ14の両側に並んで隣接している絶縁体ストリップ24により従来の3次元構造が有していた問題点、即ち、セルのチャンネル絶縁(isolation)の問題は勿論、トレンチの底の第1のソース/ドレイン領域60の絶縁(isolation)の問題も根本的に解決した効果があり、既存のCMOS工程をそのまま利用して自己整列した最少限のマスクでエッチング工程を行うことにより、工程費用を画期的に減らすことのできる効果がある。
【発明を実施するための最良の形態】
【0023】
以下、添付の図面を参考とし、本発明の好ましい実施例について詳細に説明する。
【0024】
先ず、本発明による柱構造を有するNANDフラッシュメモリアレイは、図5(f)、図5(h)及び図7のように、半導体基板10に所定の間隔で突出した柱形状を有する1つ以上の絶縁体ストリップ24と、絶縁体ストリップ24の間に並んで突出した柱形状を有する1つ以上の半導体ストリップ14と、1つ以上の絶縁体ストリップ24と1つ以上の半導体ストリップ14により形成された1つ以上のトレンチ34と、各トレンチ34の両側壁と底の一部に形成された2つ以上の誘電層、例えば酸化膜42−電荷トラップ層44−酸化膜46から構成されたOTO層40と、この誘電層の上部に形成された側壁ゲート50と、各トレンチ34の底の半導体ストリップ14の上部に形成された第1のソース/ドレイン領域60と、各半導体ストリップ14の突出した柱の上部に形成された第2のソース/ドレイン領域70とを含む。
【0025】
ここで、1つ以上の半導体ストリップ14は勿論、半導体基板10に一体に付いているものか、又は並んで隣接している1つ以上の絶縁体ストリップ24に対応する部分を指す。
【0026】
従って、本発明は、各半導体ストリップ14の両側に並んで隣接している絶縁体ストリップ24によりセルのチャンネル絶縁(isolation)は勿論、トレンチの底の第1のソース/ドレイン領域60の絶縁(isolation)も効果的に具現する構造を特徴とする。
【0027】
また、図8(a)のように、各半導体ストリップ14の一側に形成された第2のソース/ドレイン領域70には、ビットラインコンタクト80が形成されており、ビットラインコンタクト80が形成された各半導体ストリップ14の柱の一側壁に沿って形成された側壁ゲートは第1の選択ゲート82であり、第1の選択ラインに連結され、各半導体ストリップ14の他側に形成された第2のソース/ドレイン領域70には、ソースラインコンタクト90が形成されており、ソースラインコンタクト90が形成された各半導体ストリップ14の柱の一側壁に沿って形成された側壁ゲートは第2の選択ゲート86であり、第2の選択ラインに連結され、第1の選択ゲート82と第2の選択ゲート86の間にある1つ以上の側壁ゲートは1つ以上のコントロールゲート84であり、各ワードラインに連結されることにより、本発明による柱構造を有するNANDフラッシュメモリアレイが具体化され得る。
【0028】
図8(a)に対応するアレイの構造図が図8(b)に示されている。図8(b)ではビットラインコンタクト80には電圧Vddが印加され、ソースラインコンタクト90には接地状態であり、各素子に掛かる基板電圧(ボディー電圧)はVBと表示されている。
【0029】
そして、図7における側壁ゲート50は、図8(a)で示したように、コントロールゲート84になる。一方、第1の選択ゲート82と第2の選択ゲート86は、図8(a)のように動作を容易に行うために、ゲート絶縁膜として単一酸化膜を用いることが好ましいが、工程の便宜上、コントロールゲート84のゲート絶縁膜と同一の2つ以上の誘電層も用いられ得る。
【0030】
勿論、本発明による柱構造を有するNANDフラッシュメモリアレイは、半導体ストリップ14の突出した柱の両側面には、それぞれコントロールゲート84により動作されるメモリセルが形成されており、各メモリセルはビットラインに沿って直列に連結される。
【0031】
一方、各トレンチ34の両側壁と底の一部に形成された電荷トラップ層を含む2つ以上の誘電層は、その電荷トラップ層として窒化膜(nitride layer)又はその他の電荷トラップ物質(ナノ結晶、多数のトラップを有する高誘電率物質等)から構成されることが好ましい。これは、前記のような電荷トラップ層内に存在する多量のディープレベルトラップ(deep level trap)らを電荷保存所として利用することができ、電荷トラップ層の隔離されたトラップ特性により、プログラム時に注入された電子が電荷トラップ層内で水平的にほぼ移動せず、電子が注入された位置に集中的に分布され、その状態を維持することができ、隣接のセル間の電気的な隔離(isolation)が自動になされ得るからである。
【0032】
従って、前述した2つ以上の誘電層は、コントロール酸化膜(control oxid、46)、電荷トラップ層(charge trap layer、44)及びトンネリング酸化膜(成長した酸化ケイ素(SiO2)膜、42)から構成されたOTO層40、又は電荷トラップ層(charge trap layer)及びトンネリング酸化膜(成長した酸化ケイ素(SiO2)膜)から構成されたTO層として多く用いられる。特に、電荷トラップ層として窒化膜(nitride layer)が用いられる場合、前者は、SONO(Silicon−Oxide−Nitride−Oxide−Silicon)又はMONO(Metal−Oxide−Nitride−Oxide−Silicon)の構造に、後者は、MNOS(Metal−Nitride−Oxide−Silicon)構造になる。ここで、コントロール酸化膜としては、通常の化学気相蒸着(chemical vapor deposition、CVD)された酸化ケイ素を用いるが、その他の高誘電率物質(例:酸化アルミニウム(Al2O3)等)を用いることもできる。
【0033】
そして、各半導体ストリップ14に突出した柱形状及び各絶縁体ストリップ24に突出した柱形状は、図5(h)に示されたように、四角の柱形状が好ましい。
【0034】
この場合、各半導体ストリップ14に突出した四角の柱形状の厚さtは、一方のメモリセルのリード(read)時に、反対側のメモリセルの状態による干渉(disturbance)効果を考慮して決めなければならない。
【0035】
ここで、リード干渉(read disturbance)というのは、同一のリード電流(read current)を形成するために必要なコントロールゲートの電圧変動を意味するが、シリコン柱(pillar)の両側に形成されているメモリセルのうち、反対側の素子がプログラム状態であるか、又はイレース(erase)状態であるかによってその変動が生じするようになる。従って、本発明におけるリード干渉(read disturbance)は、シリコン柱の両側に形成されているメモリセル間の干渉という意味でpaired cell interference(PCI)と呼ぶことができる。
【0036】
このリード干渉(read disturbance)の概念をより明確に説明するために、各セルのプログラム状態を0、イレース状態を1とするとき、左側セルと右側セルの状態は、00、01、10、11(前の数は左側セルの状態であり、後ろの数は右側セルの状態である)と示すことができるが、左側セルのリード時に右側セルの状態に影響を受けないなら、“00のときのリード電流=01のときのリード電流”、“10のときのリード電流=11のときのリード電流”でなければならないが、図9のように、実際には00状態における電流がもっと低く測定され、01状態における電流と同じ量になるようにするためには、左側のコントロールゲートにより高い電圧を印加しなければならないが、その電圧差がまさにリード干渉(read disturbance)になる。
【0037】
従って、リード干渉(read disturbance)は、両側にセルがあるシリコンの四角柱において、その厚さを決める上で極めて重要なパラメーターになる。結局、リード干渉(read disturbance)を最小化するためには、シリコンの四角柱の厚さを大きくしなければならないが、そうなると、アレイの面積が増加するため、両者の間には二律背反(trade−off)が存在することになる。
【0038】
本実施例では、リード干渉(read disturbance)を減らす方法として、シリコンの四角柱の厚さを調節する方法のほか、反対側のコントロールゲートにネガティブ電圧を掛けるか、又はチャンネル部分、即ちシリコン柱(pillar)に不純物ドーパントの濃度を高める方法があることを確認した。
【0039】
そこで、リード干渉(read disturbance)の変数である四角柱の厚さ、柱のドーパント濃度及び反対側のコントロールゲートのネガティブ電圧による影響をシミュレーションを通じて図10(a)及び図10(b)のような結果を得た。図10(a)と図10(b)は、四角柱の厚さを全て30nmとし、柱のP型ドーパント濃度を図10(a)は5×1015/cm3、図10(b)は3×1018/cm3とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示している。
【0040】
図10(a)及び図10(b)を通じて、シリコンの四角柱の厚さを30nmとし、リード干渉(read disturbance)を1V以内に維持するためには、シリコン柱のP型ドーパント濃度が5×1015/cm3程度と低い場合は、右側のコントロールゲートのネガティブ電圧を−4V以下に掛けなければならないが、シリコン柱のP型ドーパント濃度が3×1018/cm3程度と高い場合は、右側のコントロールゲートに別途のネガティブバイアシング(negative biasing)無しでも可能なことが分かった。
【0041】
ここで、シリコン柱(チャンネル)のドーパント濃度を高めると、リード干渉(read disturbance)を減らすことができるが、駆動電流値が小さくなるので、センシング(sensing)が難しくなる。実際の工程ではシリコンの四角柱の厚さを50nm程度にする代わりに、シリコン柱(チャンネル)のドーパント濃度は、1×1016/cm3に低めるようになる。
【0042】
従って、リード干渉(read disturbance)を減らすためには、シリコンの四角柱の厚さは30乃至50nmであり、柱のドーパント濃度は、1×1016/cm3乃至3×1018/cm3であることが好ましい。
【0043】
しかし、シリコンの四角柱の厚さとドーパントの濃度制限は、他の変数(反対側のコントロールゲートのネガティブバイアシング等)によって異なり得るので、言及した変数らによりリード干渉(read disturbance)を調節する限り、本発明の技術的思想に属すると見なさなければならない。
【0044】
一方、本発明において、シリコン柱の高さ(チャンネル長さ)は、工程上許容される限り、幾らでも増やして電荷保存所の面積を広げることができるため、センシングマージン(sensing margin)を向上させることのできる長所がある。
【0045】
ここで、センシングマージンは、セルがプログラムされた状態とイレースされた状態とで基準電流を出すために印加しなければならないコントロールゲートの電圧差を意味する。例えば、図9で10−7A/μmのドレイン電流を出すためには、イレースされた状態では約2V、プログラムされた状態では約6Vが必要であるので、この場合のセンシングマージンは4Vになる。
【0046】
次は、本発明のほかの形態である柱構造を有するNANDフラッシュメモリアレイの製造方法に関する実施例を図5(a)乃至図5(h)を参照としながら説明する。
【0047】
先ず、準備された半導体基板に初期イオンを注入する。この半導体基板はP型シリコン基板が好ましいが、必ずしもこれに限るわけではない。また、この準備された半導体基板への初期イオンの注入工程は、その後のリード干渉(read disturbance)を考慮したものであるので、製造されるシリコンの四角柱の厚さを考慮して初期イオンの注入を行うことが好ましい。
【0048】
即ち、シリコンの四角柱の厚さを30乃至50nmとする場合には、この柱のP型不純物ドーパント濃度は、1×1016/cm3乃至3×1018/cm3になるようにドーズ(dose)量を調節することが好ましい。
【0049】
また、イオン注入エネルギーは、その後製造されるシリコン柱の高さを考慮して少なくとも前述のようなシリコン柱の高さまでイオン注入されるようにエネルギーを調節することが好ましい。
【0050】
次は、図5(a)のように、イオン注入された基板にビットライン方向にシリコンフィン(fin)12を形成する。ここで、図面符号10は、シリコンフィン(fin)12を除くシリコン基板を指す。
【0051】
シリコンフィン(fin)12を形成するための一実施例を挙げると、イオン注入された基板に酸化膜と窒化膜を順次蒸着し、この窒化膜の上部にフォトリソグラフィーやeビーム(e−beam)工程等でエッチングマスクのためのパターニング工程を行った後、このパターニングされたマスクに沿ってシリコンをエッチングしてシリコンフィン12を形成するようになる。
【0052】
勿論、酸化膜と窒化膜の順次的な蒸着工程無しに、すぐイオン注入された基板の上部にフォトリソグラフィーやeビーム(e−beam)工程等を通じてエッチングマスクのためのパターニング工程を行うこともできる。
【0053】
前述のように、酸化膜と窒化膜の順次的な蒸着工程を進行するのは、その後に窒化膜をCMP(Chemical Mechanical Polish=化学機械研磨)工程時に、エッチングストッパー(stopper)として用いるためである。
【0054】
シリコンのエッチングについては、通常のCMOS工程に従うので、これに関する説明は省略する。但し、センシングマージンを考慮してシリコンフィン12の高さは十分大きく100nm以上とすることが好ましい。
【0055】
次は、図5(b)のように、フィン12の間の絶縁(isolation)のために、基板の上部に酸化膜20を蒸着する。
【0056】
ここで、酸化膜20の蒸着工程に大きな制限はないが、炉(furnace)を用いる高温工程の場合、酸化過程でシリコンが消耗され、シリコンフィンの幅が減り、注入されたイオンの再分布がなされるようになるという点を念頭に置いて工程を設計しなければならない。
【0057】
従って、酸化膜20の蒸着工程は、低温状態で行うことが好ましく、TEOS(tetra−ethyl−orthosilicate、Si(OC2H5)4)でPECVD(Plasma Enhancement Chemical Vapor Deposition)工程を利用することがより好ましい。
【0058】
次は、図5(c)のように、所定の平坦化工程を通じてシリコンフィン12の上部にある酸化膜20層を除去する。
【0059】
これは、酸化膜20の蒸着工程でシリコンフィン12の高さにより屈曲となった部分をその後の工程進行のために、シリコンフィン12が露出されるように平坦化することであり、これを通じてシリコンフィン12と同じ高さの酸化膜22がシリコンフィン12の間ごとに存在するようになる。
【0060】
この平坦化工程として最も好ましいのは、CMP(Chemical Mechanical Polish)工程を利用することである。このとき、エッチングストッパーはシリコンフィン12の上部にある窒化膜(図示せず)がその役割を行うことができる。
【0061】
次は、図5(b)のように、シリコンフィン12の上部が露出された基板の上部に感光膜30を蒸着し、図5(e)のように、感光膜30をワードライン方向にパターニングする。
【0062】
感光膜の蒸着とこれをパターニングする工程は、通常のCMOS工程に従うので、これに関する説明は省略する。
【0063】
次は、図5(e)及び図5(f)のように、パターニングされた感光膜32に沿って所定の深さにシリコン12及び酸化膜22をエッチングして1つ以上のトレンチ34を形成する。
【0064】
ここで重要なのは、シリコン12及び酸化膜22のエッチングを行うことに当たって、エッチング時間、エッチングガス等を調節してトレンチ34の底に酸化膜22が一部残り、ビットライン方向に突出した柱形状を有する1つ以上の絶縁体ストリップ24が形成されるようにすることである。
【0065】
シリコン12及び酸化膜22のエッチングはドライエッチングであり、既によく知られている方式を利用すればよく、酸化膜22の高さとエッチング率を考慮し、トレンチ34の底に一部の酸化膜22が残るようにすればよい。
【0066】
ここで、シリコン12のエッチングと酸化膜22のエッチングとは、同じ感光膜マスクを置いて順次進行されるが、エッチング率の完璧な調節が容易でないため、エッチング工程後、図5(f)のA−A’線に沿って切断して見ると、図6のように、若干の段差が発生し得る。このように発生した段差は、その後、側面にコントロールゲートの製作の際に問題とならない程度に調節すればよい。そして、シリコンと酸化膜の順次的なエッチングの途中、感光膜マスクが十分耐えられない場合に備えて感光膜マスクの下に1層または2層のハードマスク(hard mask)を並行して用いることもできる。
【0067】
その後、感光膜マスク32を除去すると、図5(f)のように、所定の深さを有するトレンチと絶縁されたシリコン柱が形成される。
【0068】
次は、図5(g)のように、トレンチ34が形成された基板の全面に連続的な蒸着工程を通じて2つ以上の誘電層であるOTO(Oxide−Trap−Oxide)層40を形成する。
【0069】
2つ以上の誘電層の形成のための連続蒸着工程には、電荷保存所として用いられる電荷トラップ層を蒸着する工程が必ず含まれるようにしなければならない。
【0070】
図5(g)のOTO層40のような2つ以上の誘電層を形成するための連続蒸着工程は公知技術であるので、これ以上説明しないことにする。
【0071】
次は、OTO層40の上部に伝導性物質を蒸着してエッチングし、図5(h)のように、トレンチ34の両側に側壁ゲート50が互いに離隔して形成されるようにする。
【0072】
この伝導性物質はポリシリコンだけでなく、勿論金属(metal)も用いることができる。そして、伝導性物質のエッチングは比等方性とし、トレンチ34の両側に側壁ゲート50が互いに離れて形成されるようにする。
【0073】
最後に、側壁ゲート50が形成されたトレンチ34と柱の上部の全面にイオン注入し、図7のように、ソース/ドレイン60、70を形成する。ここで、図7は図5(h)でイオン注入後のB−B’線に沿って切断した断面を示すものである。
【0074】
このソース/ドレインの形成のためのイオン注入は、柱の上部にあるOTO層40を除去した後、又はOTO層40を除去する前に行うことができる。
【0075】
このイオンはN型であり、通常のソース/ドレインの形成のためのイオン注入工程に従うので、これに関する説明は省略する。但し、シリコン柱の高さを考慮してイオン注入角度は調節する必要がある。
【0076】
イオン注入後、適正な熱工程を経ると、図7のように、ソース/ドレイン60、70を形成するようになる。
【0077】
以上、本発明の好ましい実施例について詳細に説明したが、これに限定されるものではなく、当該技術分野における通常の知識を有する者により多様に変形実施することができるのは勿論である。例えば、シリコン柱の形状、厚さ及びドーパントの濃度に関する数値的な制限等は、多様に実施することができる。
【産業上の利用可能性】
【0078】
本発明は、1つ以上の半導体ストリップが各両側に並んで隣接している絶縁体ストリップ構造を有するようにすることにより、メモリセルが占める面積を半分以下に減らし、集積度の向上は勿論、従来の3次元構造が有していたセルのチャンネル絶縁(isolation)の問題、トレンチの底のソース/ドレイン領域の絶縁(isolation)の問題を根本的に解決し、既存のCMOS工程をそのまま利用しながらも最少限のマスクでエッチング工程を行い、工程費用を画期的に減らすことのできる垂直チャンネルと側壁ゲート構造を有するNANDフラッシュメモリアレイ及びその製造方法に関するものであり、NANDフラッシュメモリの産業分野に十分利用することができる。
【図面の簡単な説明】
【0079】
【図1】従来の2次元NANDフラッシュメモリアレイの模式図である。
【図2】従来の2次元構造のアレイと本発明による3次元構造のアレイとを対比するための概念的な比較図である。
【図3(a)】従来の2次元構造のアレイと本発明による3次元構造のアレイにおいて、1つのセルが占める面積を対比するための比較図である。
【図3(b)】従来の2次元構造のアレイと本発明による3次元構造のアレイにおいて、1つのセルが占める面積を対比するための比較図である。
【図4(a)】従来の3次元構造の工程を示す工程斜視図である。
【図4(b)】従来の3次元構造の工程を示す工程斜視図である。
【図4(c)】従来の3次元構造の工程を示す工程斜視図である。
【図5(a)】本発明による工程を示す工程斜視図である。
【図5(b)】本発明による工程を示す工程斜視図である。
【図5(c)】本発明による工程を示す工程斜視図である。
【図5(d)】本発明による工程を示す工程斜視図である。
【図5(e)】本発明による工程を示す工程斜視図である。
【図5(f)】本発明による工程を示す工程斜視図である。
【図5(g)】本発明による工程を示す工程斜視図である。
【図5(h)】本発明による工程を示す工程斜視図である。
【図6】図5(f)のA−A’線に沿って切断した断面を示した断面図である。
【図7】図5(h)のB−B’線に沿って切断した断面を示した断面図である。
【図8(a)】本発明の一実施例を示したアレイの断面図及び構造図である。
【図8(b)】本発明の一実施例を示したアレイの断面図及び構造図である。
【図9】本発明によるリード干渉(read disturbance)及びセンシングマージン(sensing margin)を示す電気的な特性図である。
【図10(a)】シリコン柱の厚さが30nmのとき、柱のP型ドーパント濃度を5×1015/cm3とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示す電気的な特性図である。
【図10(b)】シリコン柱の厚さが30nmのとき、柱のP型ドーパント濃度を3×1018/cm3とし、右側のコントロールゲートのネガティブ電圧による左側セルのしきい値電圧に対する影響を示す電気的な特性図である。
【符号の説明】
【0080】
10 半導体基板(シリコンフィンを除く部分)
12 シリコンフィン
20、22 絶縁膜
30、32 感光膜
33 エッチングされる部位を示した点線
34 トレンチ
40 OTO層
50 側壁ゲート
60 第1のソース/ドレイン領域
70 第2のソース/ドレイン領域
80 ビットラインコンタクト
82 第1の選択ゲート
84 コントロールゲート
86 第2の選択ゲート
90 ソースラインコンタクト
【特許請求の範囲】
【請求項1】
半導体基板に所定の間隔で突出した柱形状を有する1つ以上の絶縁体ストリップと、
前記絶縁体ストリップの間に並んで突出した柱形状を有する1つ以上の半導体ストリップと、
前記1つ以上の絶縁体ストリップと前記1つ以上の半導体ストリップにより形成された1つ以上のトレンチと、
前記各トレンチの両側壁と底の一部に形成された電荷トラップ層を含む2つ以上の誘電層と、
前記誘電層の上部に形成された側壁ゲートと、
前記各トレンチの底の半導体ストリップの上部に形成された第1のソース/ドレイン領域と、
前記各半導体ストリップの突出した柱の上部に形成された第2のソース/ドレイン領域とを含むことを特徴とする柱構造を有するNANDフラッシュメモリアレイ。
【請求項2】
前記各半導体ストリップの一側に形成された第2のソース/ドレイン領域には、ビットラインコンタクトが形成されており、
前記ビットラインコンタクトが形成された前記各半導体ストリップの柱の一側壁に沿って形成された側壁ゲートは第1の選択ゲートであり、第1の選択ラインに連結され、
前記各半導体ストリップの他側に形成された第2のソース/ドレイン領域には、ソースラインコンタクトが形成されており、
前記ソースラインコンタクトが形成された前記各半導体ストリップの柱の一側壁に沿って形成された側壁ゲートは第2の選択ゲートであり、第2の選択ラインに連結され、
前記第1の選択ゲートと前記第2の選択ゲートとの間にある1つ以上の側壁ゲートは1つ以上のコントロールゲートであり、各ワードラインに連結されたことを特徴とする請求項1に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項3】
前記半導体ストリップの突出した柱の両側面には、それぞれ前記コントロールゲートにより動作されるメモリセルが形成されており、
前記各メモリセルは、ビットラインに沿って直列に連結されることを特徴とする請求項2に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項4】
前記電荷トラップ層は、窒化膜層であることを特徴とする請求項1に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項5】
前記各半導体ストリップに突出した柱形状及び前記各絶縁体ストリップに突出した柱形状が四角の柱形状であり、
前記各半導体ストリップに突出した四角の柱形状の厚さは、30乃至50nmであり、 前記各半導体ストリップに突出した四角の柱にドーピングされた不純物の濃度は、1×1016/cm3乃至3×1018/cm3であることを特徴とする請求項1乃至請求項4の何れか1項に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項6】
準備された半導体基板に初期イオンを注入するステップと、
前記イオン注入された基板にビットライン方向にシリコンフィンを形成するステップと、
前記フィンの間の絶縁のために、前記基板の上部に酸化膜を蒸着するステップと、
所定の平坦化工程を通じて前記シリコンフィンの上部にある酸化膜層を除去するステップと、
シリコンフィンの上部が露出された前記基板の上部に感光膜を蒸着するステップと、
前記感光膜をワードライン方向にパターニングするステップと、
前記パターニングされた感光膜に沿ってシリコン及び酸化膜をエッチングした後、前記感光膜を除去して所定の深さを有するトレンチと絶縁されたシリコン柱を形成するステップと、
前記トレンチが形成された基板の全面に連続的な蒸着工程を通じて電荷トラップ層を含む2つ以上の誘電層を形成するステップと、
前記誘電層の上部に伝導性物質を蒸着してエッチングし、トレンチの両側に互いに離隔して側壁ゲートを形成するステップと、
前記側壁ゲートが形成されたトレンチとフィンの上部の全面にイオン注入してソース/ドレインを形成するステップとを含むことを特徴とする柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項7】
前記シリコンフィンを形成するステップは、
前記イオン注入された基板に酸化膜と窒化膜を順次蒸着するステップと、
前記窒化膜の上部に所定のパターニング工程を行うステップと、
前記パターニングされたマスクに沿ってシリコンをエッチングしてシリコンフィンを形成するステップとから構成されたことを特徴とする請求項6に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項8】
前記シリコンフィンの上部にある酸化膜層を除去するための平坦化工程は、CMP工程であることを特徴とする請求項7に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項9】
前記2つ以上の誘電層を形成するステップの連続蒸着工程には、前記電荷トラップ層に窒化膜層を蒸着する工程が含まれることを特徴とする請求項8に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項10】
前記トレンチを形成するステップの前記シリコン及び酸化膜のエッチングは、前記トレンチの底に酸化膜が一部残り、ビットライン方向に突出した柱形状を有する1つ以上の絶縁体ストリップが形成されるようにすることを特徴する請求項6乃至請求項9の何れか1項に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項11】
前記側壁ゲートを形成するステップの前記伝導性物質はポリシリコン又は金属であり、 前記伝導性物質のエッチングは、比等方性エッチングであることを特徴とする請求項10に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項12】
前記ソース/ドレインを形成するステップのイオン注入工程は、前記トレンチの底及びフィンの上部にある誘電層を除去した後、又は前記誘電層を除去する前に行うことを特徴とする請求項10に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項1】
半導体基板に所定の間隔で突出した柱形状を有する1つ以上の絶縁体ストリップと、
前記絶縁体ストリップの間に並んで突出した柱形状を有する1つ以上の半導体ストリップと、
前記1つ以上の絶縁体ストリップと前記1つ以上の半導体ストリップにより形成された1つ以上のトレンチと、
前記各トレンチの両側壁と底の一部に形成された電荷トラップ層を含む2つ以上の誘電層と、
前記誘電層の上部に形成された側壁ゲートと、
前記各トレンチの底の半導体ストリップの上部に形成された第1のソース/ドレイン領域と、
前記各半導体ストリップの突出した柱の上部に形成された第2のソース/ドレイン領域とを含むことを特徴とする柱構造を有するNANDフラッシュメモリアレイ。
【請求項2】
前記各半導体ストリップの一側に形成された第2のソース/ドレイン領域には、ビットラインコンタクトが形成されており、
前記ビットラインコンタクトが形成された前記各半導体ストリップの柱の一側壁に沿って形成された側壁ゲートは第1の選択ゲートであり、第1の選択ラインに連結され、
前記各半導体ストリップの他側に形成された第2のソース/ドレイン領域には、ソースラインコンタクトが形成されており、
前記ソースラインコンタクトが形成された前記各半導体ストリップの柱の一側壁に沿って形成された側壁ゲートは第2の選択ゲートであり、第2の選択ラインに連結され、
前記第1の選択ゲートと前記第2の選択ゲートとの間にある1つ以上の側壁ゲートは1つ以上のコントロールゲートであり、各ワードラインに連結されたことを特徴とする請求項1に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項3】
前記半導体ストリップの突出した柱の両側面には、それぞれ前記コントロールゲートにより動作されるメモリセルが形成されており、
前記各メモリセルは、ビットラインに沿って直列に連結されることを特徴とする請求項2に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項4】
前記電荷トラップ層は、窒化膜層であることを特徴とする請求項1に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項5】
前記各半導体ストリップに突出した柱形状及び前記各絶縁体ストリップに突出した柱形状が四角の柱形状であり、
前記各半導体ストリップに突出した四角の柱形状の厚さは、30乃至50nmであり、 前記各半導体ストリップに突出した四角の柱にドーピングされた不純物の濃度は、1×1016/cm3乃至3×1018/cm3であることを特徴とする請求項1乃至請求項4の何れか1項に記載の柱構造を有するNANDフラッシュメモリアレイ。
【請求項6】
準備された半導体基板に初期イオンを注入するステップと、
前記イオン注入された基板にビットライン方向にシリコンフィンを形成するステップと、
前記フィンの間の絶縁のために、前記基板の上部に酸化膜を蒸着するステップと、
所定の平坦化工程を通じて前記シリコンフィンの上部にある酸化膜層を除去するステップと、
シリコンフィンの上部が露出された前記基板の上部に感光膜を蒸着するステップと、
前記感光膜をワードライン方向にパターニングするステップと、
前記パターニングされた感光膜に沿ってシリコン及び酸化膜をエッチングした後、前記感光膜を除去して所定の深さを有するトレンチと絶縁されたシリコン柱を形成するステップと、
前記トレンチが形成された基板の全面に連続的な蒸着工程を通じて電荷トラップ層を含む2つ以上の誘電層を形成するステップと、
前記誘電層の上部に伝導性物質を蒸着してエッチングし、トレンチの両側に互いに離隔して側壁ゲートを形成するステップと、
前記側壁ゲートが形成されたトレンチとフィンの上部の全面にイオン注入してソース/ドレインを形成するステップとを含むことを特徴とする柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項7】
前記シリコンフィンを形成するステップは、
前記イオン注入された基板に酸化膜と窒化膜を順次蒸着するステップと、
前記窒化膜の上部に所定のパターニング工程を行うステップと、
前記パターニングされたマスクに沿ってシリコンをエッチングしてシリコンフィンを形成するステップとから構成されたことを特徴とする請求項6に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項8】
前記シリコンフィンの上部にある酸化膜層を除去するための平坦化工程は、CMP工程であることを特徴とする請求項7に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項9】
前記2つ以上の誘電層を形成するステップの連続蒸着工程には、前記電荷トラップ層に窒化膜層を蒸着する工程が含まれることを特徴とする請求項8に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項10】
前記トレンチを形成するステップの前記シリコン及び酸化膜のエッチングは、前記トレンチの底に酸化膜が一部残り、ビットライン方向に突出した柱形状を有する1つ以上の絶縁体ストリップが形成されるようにすることを特徴する請求項6乃至請求項9の何れか1項に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項11】
前記側壁ゲートを形成するステップの前記伝導性物質はポリシリコン又は金属であり、 前記伝導性物質のエッチングは、比等方性エッチングであることを特徴とする請求項10に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【請求項12】
前記ソース/ドレインを形成するステップのイオン注入工程は、前記トレンチの底及びフィンの上部にある誘電層を除去した後、又は前記誘電層を除去する前に行うことを特徴とする請求項10に記載の柱構造を有するNANDフラッシュメモリアレイの製造方法。
【図1】
【図2】
【図3(a)】
【図3(b)】
【図4(a)】
【図4(b)】
【図4(c)】
【図5(a)】
【図5(b)】
【図5(c)】
【図5(d)】
【図5(e)】
【図5(f)】
【図5(g)】
【図5(h)】
【図6】
【図7】
【図8(a)】
【図8(b)】
【図9】
【図10(a)】
【図10(b)】
【図2】
【図3(a)】
【図3(b)】
【図4(a)】
【図4(b)】
【図4(c)】
【図5(a)】
【図5(b)】
【図5(c)】
【図5(d)】
【図5(e)】
【図5(f)】
【図5(g)】
【図5(h)】
【図6】
【図7】
【図8(a)】
【図8(b)】
【図9】
【図10(a)】
【図10(b)】
【公開番号】特開2008−4915(P2008−4915A)
【公開日】平成20年1月10日(2008.1.10)
【国際特許分類】
【出願番号】特願2007−29614(P2007−29614)
【出願日】平成19年2月8日(2007.2.8)
【出願人】(503434302)財団法人ソウル大学校産学協力財団 (32)
【氏名又は名称原語表記】Seoul National University Industry Foundation
【住所又は居所原語表記】San 4−2, Bongchun−dong, Kwanak−gu, Seoul, Korea
【Fターム(参考)】
【公開日】平成20年1月10日(2008.1.10)
【国際特許分類】
【出願日】平成19年2月8日(2007.2.8)
【出願人】(503434302)財団法人ソウル大学校産学協力財団 (32)
【氏名又は名称原語表記】Seoul National University Industry Foundation
【住所又は居所原語表記】San 4−2, Bongchun−dong, Kwanak−gu, Seoul, Korea
【Fターム(参考)】
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