半導体装置
【課題】メモリセルに対して設けられる選択ゲートについて、この選択ゲートのゲート長を長くすることなく、選択ゲートの制御性を向上させる。
【解決手段】本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。
【解決手段】本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１においては、周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化し、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法が開示されている。
【０００３】
特許文献２においては、絶縁層上に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置が記載されている。特許文献２において、メモリセルトランジスタは、絶縁層上に配置された対向する第１導電型のソース及びドレイン領域と、ソース及びドレイン領域に挟まれたソース及びドレイン領域より不純物濃度の低い第１導電型のチャネル領域と、チャネル領域上に絶縁されて配置された浮遊ゲート電極と、浮遊ゲート電極上に絶縁されて配置された制御ゲート電極とを備えるデブレッション型のＭＩＳトランジスタである。
【０００４】
従来の、例えばＮＡＮＤ型フラッシュメモリなどのような不揮発性半導体記憶装置においては、浮遊ゲートと制御ゲートとを備えるメモリセルに記憶されている値を読み出す際、このメモリセルに対して設けられている選択ゲートがＯＮされ、メモリセルの電位が伝搬するか否かの状態に基づいてこのメモリセルに記憶されている値が判断される。
【０００５】
従来のPlanar型選択ゲートでは、微細化により選択ゲートの制御性が劣化し、狭チャネルによる高抵抗化が発生し、駆動力の低下、選択性の劣化が生じる場合がある。このような場合には、メモリセルのセンスが困難な場合がある。
【特許文献１】特開２００５−２６５８９号公報
【特許文献２】特開２００６−７３９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、選択ゲートのサイズを大きくすることなく、選択ゲートの制御性を向上させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様において、メモリセルに対して設けられる選択ゲートを含む半導体装置は、選択ゲートのチャネル上に形成されているゲート絶縁膜の上面が、選択ゲートの素子分離領域の上面の一部又は全部よりも高く、Tri-gate構造を持つ。
【発明の効果】
【０００８】
本発明により、メモリセルに対して設けられる選択ゲートについて、サイズを大きくすることなく制御性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の各図において同様の部分については同一の符号を付して説明を省略する。
【００１０】
（第１の実施の形態）
本実施の形態においては、複数の不揮発性メモリセルの行（又は列）に対して２つの選択ゲートが両端に設けられており、この複数のメモリセルと２つの選択ゲートの組み合わせがそれぞれ平行に並べられている半導体装置について説明する。なお、メモリセルを選択可能であれば、選択ゲートは一つでもよい。本実施の形態において、少なくとも一つの選択ゲートがTri-gate構造を持つ。メモリセルをTri-gate構造としてもよい。メモリセルと選択ゲートのうち、選択ゲートのみがTri-gate構造であるとしてもよい。
【００１１】
図１（ａ）は、本実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００１２】
この図１（ａ）の半導体装置１は、charge trap型メモリセルと選択ゲートを含むＮＡＮＤセルである。この図１（ａ）は、基板に対して垂直であり、ビット線方向（選択ゲートを結ぶ方向）の断面図である。
【００１３】
半導体装置１は、マトリクス状に配置されている複数のメモリセルのうち、行方向に並んでいるメモリセルＡ１〜Ａｎの両端に、Tri-gate構造の選択ゲートＳ１，Ｓ２を備えている。本実施の形態において、選択ゲートＳ１，Ｓ２の下は、Bulk-Si基板とする。
【００１４】
図１（ｂ）は、メモリセルＡ１の構成の一例を示す断面図である。この図１（ｂ）は、基板に対して垂直であり、ワード線方向（ビット線方向に垂直な方向）の断面図である。他のメモリセルについても、メモリセルＡ１と同様の構成である。
【００１５】
半導体領域（活性領域）２の上には、トンネル絶縁膜３（例えばシリコン酸化物）が形成されている。トンネル絶縁膜３の上には、電荷蓄積層４（例えばシリコン窒化物）が形成されている。
【００１６】
積層状態の半導体領域２、トンネル絶縁膜３、電荷蓄積層４の両側面には、この積層状態の半導体領域２、トンネル絶縁膜３、電荷蓄積層４を挟む状態で素子分離領域５が形成されている。素子分離領域５としては、例えば、Shallow Trench Isolation技術を用いて形成された素子分離領域などがある。
【００１７】
電荷蓄積層４と素子分離領域５の上には、ブロック膜６（例えば酸化アルミニウム）が形成されている。
【００１８】
ブロック膜６の上には、ゲート電極層７ａ，７ｂ（例えばpoly-Si）が形成される。
【００１９】
図２（ａ）は、選択ゲートＳ１の構成の一例を示す断面図である。この図２（ａ）は、基板に対して垂直であり、ワード線方向と平行な方向の半導体装置１の断面図である。なお、選択ゲートＳ２などの他の選択ゲートも、選択ゲートＳ１と同様の構成とすることができる。
【００２０】
上述したように、選択ゲートＳ１は、Tri-gate構造を持つ。選択ゲートＳ１のチャネル上のゲート絶縁膜／ゲート界面は、素子分離領域のゲート絶縁膜／ゲート界面より高い。
【００２１】
具体的には、ワード線方向と並行な断面において、選択ゲートＳ１の半導体領域８の上面は、凸形状である。
【００２２】
半導体領域８の凸形状の上面には、例えばゲート酸化によって生成される逆凹形状のゲート絶縁膜９が形成されている。すなわち、半導体領域８の凸形状の上面は、ゲート絶縁膜９によって覆われている。
【００２３】
半導体領域８の両側面には、この半導体領域８を挟む状態で素子分離領域１０が形成されている。
【００２４】
素子分離領域１０の上とゲート絶縁膜９の上には、ゲート電極層７ａ，７ｂが形成される。これにより、素子分離領域１０上面と、逆凹状のゲート絶縁膜９の上面及び両側面は、ゲート電極層７ａで覆われる。
【００２５】
本実施の形態に係る選択ゲートＳ１は、この選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面９ａが、選択ゲートＳ１の素子分離領域１０の上面１０ａよりも高い構造を持つ
図２（ｂ）は、本実施の形態に係る半導体装置１の選択ゲートＳ１における電気力線の状態の一例を示す断面図である。
【００２６】
選択ゲートＳ１は、Tri-gate構造を持つため、電気力線は、ゲート電極層７ａ，７ｂから、ゲート絶縁膜８の上面部を経由し、半導体領域８の上面の突出部の上面に向かい、加えて、ゲート電極層７ａ，７ｂから、ゲート絶縁膜８の側面部を経由し、半導体領域２上面の突出部の側面に向かう。
【００２７】
半導体領域２上面の突出部の側面をゲート絶縁膜８で囲むことにより、チャネルにかかる電界が強まり、ゲートのチャネルに対する制御性が上がる。そして、半導体領域２上面の突出部の側面までをチャネルとして使うことによって電流量が増え、低抵抗化が可能となる。
【００２８】
ゲート絶縁膜８の側部を経由して半導体領域８に向かう電界の強さが、ゲート絶縁膜８の上面部を経由して半導体領域８に向かう電界の強さよりも強くならず、かつ、抵抗を低減させる観点から、ゲート絶縁膜９の側部の厚さＴ１は、ゲート絶縁膜９の上面部の厚さＴ２以上であり、かつ２倍以下の範囲であって、なるべく薄く形成することが好ましい。例えば、厚さＴ２が５nm〜１５nm程度の場合には、厚さＴ１は、例えば５nm〜１５nm程度の厚さが好ましい。
【００２９】
本実施の形態においては、選択ゲートＳ１，Ｓ２のゲート長を長くすることなく、選択ゲートＳ１，Ｓ２の制御性を向上させることができる。
【００３０】
本実施の形態においては、選択ゲートＳ１，Ｓ２のゲート支配力を増加させ、カットオフ特性を高性能化することができる。また、実効的チャネル幅が増えることによる低抵抗化を実現することができる。
【００３１】
（第２の実施の形態）
本実施の形態においては、浮遊ゲートと制御ゲートとを備える浮遊ゲート型のＮＡＮＤ型フラッシュメモリの選択ゲートを、Tri-gate構造とする場合について説明する。
【００３２】
図３（ａ）は、本実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００３３】
この図３（ａ）の半導体装置１１は、浮遊ゲート型メモリセルと選択ゲートを含むＮＡＮＤセルである。この図３（ａ）は、基板に対して垂直であり、ビット線方向の断面図である。
【００３４】
半導体装置１１は、マトリクス状に配置されている複数のメモリセルのうち、行方向に並んでいるメモリセルＢ１〜Ｂｎの両端に、Tri-gate構造の選択ゲートＵ１，Ｕ２を備えている。本実施の形態において、選択ゲートＵ１，Ｕ２の下は、Bulk-Si基板とする。
【００３５】
図３（ｂ）は、メモリセルＢ１の構成の一例を示す断面図である。この図３（ｂ）は、Bulk-Si基板に対して垂直であり、ワード線方向の断面図である。他のメモリセルについても、メモリセルＢ１と同様の構成である。
【００３６】
半導体領域１２の上には、ゲート絶縁膜１３が形成されている。
【００３７】
半導体領域１２の両側面には、素子分離領域１４が形成されている。
【００３８】
ゲート絶縁膜１３の上には、浮遊ゲート電極層１５（例えばpoly-Si）が形成されている。
【００３９】
素子分離領域１４の上と、浮遊ゲート電極層１５の上には、電極間絶縁膜（例えば、Inter poly絶縁膜）１６が形成される、これにより、素子分離領域１４の上面と、浮遊ゲート電極層１５の上面及び側面とは、電極間絶縁膜１６で覆われる。
【００４０】
電極間絶縁膜１６の上には、制御ゲート電極層１７が形成される。
【００４１】
図４（ａ）は、選択ゲートＵ１の構成の一例を示す断面図である。この図４（ａ）は、基板に対して垂直であり、ワード線方向と平行な方向の半導体装置１１の断面図である。なお、選択ゲートＵ２などの他の選択ゲートも、選択ゲートＵ１と同様の構成とすることができる。
【００４２】
上述したように、選択ゲートＵ１は、Tri-gate構造を持つ。選択ゲートＳ１のチャネル上のゲート絶縁膜／ゲート界面は、チャネルから離れた素子分離領域のゲート絶縁膜／ゲート界面より高い。
【００４３】
具体的には、ワード線方向の断面において、半導体領域１８の上には、ゲート絶縁膜１３が形成されている。
【００４４】
半導体領域１８の両側面には、この半導体領域１８を挟む状態で素子分離領域１９が形成されている。
【００４５】
素子分離領域１９の上面のうち、半導体領域１８の側面と接していない裾部分の上面１９ａは、ゲート絶縁膜１３の上面１３ａよりも下になるように掘り込まれている。
【００４６】
素子分離領域１９のうち半導体領域１８の側面と接している部分の上面１９ｂには、電極間絶縁膜（Inter Poly 絶縁膜）１６が形成されている。なお、この電極間絶縁膜１６は、なくてもよい。
【００４７】
素子分離領域１９のうち半導体領域１８の側面と接している部分の上面１９ｂ、又は電極間絶縁膜１６の上面１６ａは、ゲート絶縁膜１３の上面１３ａよりも上に位置する。
【００４８】
素子分離領域１９、電極間絶縁膜１６、ゲート絶縁膜１３の上には、ゲート電極層２０が形成される。このゲート電極層２０の下層側は、例えば、メモリセルの浮遊ゲート電極層１５の形成時に形成される。ゲート電極層２０の上層側は、例えば、メモリセルの制御ゲート電極層１７の形成時に形成される。
【００４９】
本実施の形態における選択ゲートＵ１のチャネル上に形成されているゲート絶縁膜１３の上面１３ａが、選択ゲートＵ１の素子分離領域１９の上面１９ａの一部よりも高い構造を持つ。
【００５０】
図４（ｂ）は、本実施の形態に係る半導体装置１１の選択ゲートＵ１における電流の流れる状態の一例を示す断面図である。
【００５１】
選択ゲートＵ１は、Tri-gate構造を持つため、電気力線は、ゲート電極層２０から、ゲート絶縁膜１３を経由し、半導体領域１８に向かい、加えて、ゲート電極層２０から、半導体領域１８の側面に接する素子分離領域１９の突出部分を経由し、素子分離領域１９の掘り込まれた部分よりも上にある半導体領域１８上部の側面に向かう。
【００５２】
半導体領域２上面の突出部の側面を素子分離領域１９の突出部分で囲むことにより、チャネルにかかる電界が強まり、ゲートのチャネルに対する制御性が上がる。そして、半導体領域２上面の突出部の側面までをチャネルとして使うことによって電流量が増え、低抵抗化が可能となる。
【００５３】
素子分離領域１９の突出部分を経由して半導体領域１８に向かう電界の強さが、ゲート絶縁膜８を経由して半導体領域１８に向かう電界の強さよりも強くならず、かつ、抵抗を低減させる観点から、素子分離領域１９の突出部分の厚さＴ３は、ゲート絶縁膜１３の厚さＴ４以上であり、かつゲート絶縁膜１３の厚さＴ４の２倍以下の範囲であって、なるべく薄く形成することが好ましい。さらに、素子分離領域１９の突出部分の厚さＴ３は、メモリセルの浮遊ゲート電極層１５と制御ゲート電極層１７との間の電極間絶縁膜１６の厚さ以下であることが好ましい。例えば、厚さＴ３が５nm〜１５nm程度の場合には、厚さＴ４は、例えば５nm〜１５nm程度の厚さが好ましい。
【００５４】
本実施の形態においては、選択ゲートＵ１，Ｕ２のゲート長を長くすることなく、選択ゲートＵ１，Ｕ２の制御性を向上させることができる。
【００５５】
本実施の形態においては、選択ゲートＵ１，Ｕ２のゲート支配力を増加させ、カットオフ特性を高性能化することができる。また、実効的チャネル幅が増えることによる低抵抗化を実現することができる。
【００５６】
（第３の実施の形態）
本実施の形態においては、上記第１の実施の形態に係る選択ゲートＳ１の製造方法について説明する。本実施の形態においては、選択ゲートＳ１の下がBulk-Si基板であり、電荷蓄積層がＭＯＮＯＳ構造の場合について説明する。本実施の形態において、電荷蓄積層は、例えば絶縁膜（charge trap）である。
【００５７】
図５から図７までは、メモリセルＡ１及び選択ゲートＳ１の製造過程の例を示す断面図である。
【００５８】
本実施の形態においては、まず、図５（ａ）に示すように、ワードラインの形成予定領域（メモリセルＡ１の形成予定領域）及び選択ゲートＳ１の形成予定領域において、素子分離領域５，１０が形成された後、トンネル絶縁膜（例えばシリコン酸化物）３、電荷蓄積層（例えばシリコン窒化物）４、ブロック膜（例えば酸化アルミニウム）６が形成される。
【００５９】
次に、図５（ｂ）に示すように、マスク２１が利用され、選択ゲートＳ１の形成予定領域におけるトンネル絶縁膜３、電荷蓄積層４、ブロック膜６が除去される。この除去の際、さらにオーバーエッチングを行うことで、素子分離領域１０の絶縁膜が除去される。これにより、選択ゲートＳ１の形成予定領域において、素子分離領域１０の上面１０ａより、半導体領域８の上面８ａが上に位置する。
【００６０】
次に、図６（ａ）に示すように、例えば、素子分離領域１０の上面１０ａよりも上の半導体領域８の表面に対してゲート酸化を行うなどにより、選択ゲートＳ１用のゲート絶縁膜９が形成され、マスク２１が除去される。これにより、選択ゲートＳ１の形成予定領域において、素子分離領域１０の上面１０ａより、ゲート絶縁膜９の上面９ａが上に位置する。
【００６１】
次に、図６（ｂ）に示すように、例えばpoly-Siなどのようなゲート電極層７ａ，７ｂが堆積される。
【００６２】
そして、図７に示すように、選択ゲートＳ１とメモリセルＡ１とが形成される。
【００６３】
（第４の実施の形態）
本実施の形態においては、上記第２の実施の形態に係る選択ゲートＵ１の製造方法について説明する。本実施の形態においては、選択ゲートＵ１の下がBulk-Si基板であり、電荷蓄積層が例えばpoly-Siなどのような浮遊ゲート電極層１５の場合について説明する。
【００６４】
図８から図９までは、メモリセルＢ１及び選択ゲートＵ１の製造過程の例を示す断面図である。
【００６５】
本実施の形態においては、まず、図８（ａ）に示すように、ワードラインの形成予定領域及び選択ゲートＵ１の形成予定領域において、素子分離領域１４，１９が形成されるとともに、半導体領域１２，１８の上面に、順に、ゲート絶縁膜１３、浮遊ゲート電極層１５（選択ゲートＵ１のゲート電極層２０の下層２０ａに対応）、マスク絶縁膜（SiN膜）２２が形成される。
【００６６】
素子分離領域１４，１９の厚さは、例えば、２００nm〜３００nm程度とする。
【００６７】
ゲート絶縁膜１３は、５nm〜１５nm程度の厚さを酸化することで形成される。
【００６８】
浮遊ゲート電極層１５（選択ゲートＵ１のゲート電極層２０の下層２０ａ）は、５０nm〜１００nm程度の厚さで形成される。浮遊ゲート電極層１５としては、例えばpoly-Siなどが用いられる。
【００６９】
次に、図８（ｂ）に示すように、マスク絶縁膜２２が剥離され、電極間絶縁膜（Inter poly絶縁膜、例えばシリコン酸化膜）１６が堆積される。
【００７０】
電極間絶縁膜１６の厚さとしては、例えば、５nm〜１５nm程度の厚さとする。
【００７１】
次に、図９（ａ）に示すように、選択ゲートＵ１の形成予定領域において、浮遊ゲート電極層１５（ゲート電極層２０の下層２０ａに相当）と制御ゲート電極層１７（ゲート電極層２０の上層２０ｂに相当）とを電気的に接続してゲート電極層２０を形成するために、マスク２３を用いて選択ゲートＵ１上の電極間絶縁膜１６の一部又は全部が除去されるとともに、オーバーエッチングを行って素子分離領域１９の絶縁膜の一部（素子分離領域１９のうち半導体領域１８に接していない部分）が掘り込まれる。
【００７２】
素子分離領域１９のうちオーバーエッチングされた部分の上面１９ａには、不純物により絶縁膜が形成される。
【００７３】
ここで、マスク２３は、５０nm〜１００nm程度の厚さで形成される。
【００７４】
そして、図９（ｂ）に示すように、制御ゲート電極層１７（ゲート電極層２０の上層２０ｂに相当、例えば、poly-Si）が堆積され、選択ゲートＵ１とメモリセルＢ１とが形成される。
【００７５】
（第５の実施の形態）
本実施の形態においては、Tri-gate構造の選択ゲートの変形例について説明する。
【００７６】
図１０（ａ）において、選択ゲートＣ１の下はBulk-Si基板である。この図１０（ａ）は、基板に対して垂直であり、ワード線方向と平行な方向の断面図である。
【００７７】
図１０（ｂ）の選択ゲートＤ１は、上記図１０（ａ）の選択ゲートＣ１をＳＯＩ基板上に形成した場合の一例を示す断面図である。
【００７８】
図１０（ｃ）は、半導体領域１８の上部側面が電極間絶縁膜１６で覆われており、半導体領域１８の上面にゲート絶縁膜１３が形成されている選択ゲートＥ１である。この図１０（ｃ）は、基板に対して垂直であり、ワード線方向と平行な方向の断面図である。
【００７９】
半導体領域１８の上には、ゲート絶縁膜１３が形成される。
【００８０】
素子分離領域１９は、半導体領域１８を側方から挟む。素子分離領域１９の上面１９ａは、ゲート絶縁膜１３の上面１３ａよりも下である。すなわち、素子分離領域１９の上部は、素子分離領域１９から突出している。
【００８１】
電極間絶縁膜１６は、素子分離領域１９の上面１９ａよりも上の半導体領域１８の側面を覆う。そして、電極間絶縁膜１６の上面１６ａは、ゲート絶縁膜１３の上面１３ａよりも高い。
【００８２】
図１０（ｄ）の選択ゲートＦ１は、上記図１０（ｃ）の選択ゲートＥ１をＳＯＩ基板上に形成した場合の一例を示す断面図である。
【００８３】
このように、Tri-gate構造の選択ゲートは、Bulk-Si基板上に限定されず、ＳＯＩ基板上に形成されてもよい。
【００８４】
（第６の実施の形態）
本実施の形態においては、上記第１及び第３の実施の形態の変形例について説明する。
【００８５】
図１１は、本実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００８６】
本実施の形態の形態に係る半導体装置２４において、メモリセルＨ１，Ｈ２は、ワード線方向の断面において、半導体領域２と、この半導体領域２を挟む素子分離領域５とを具備する。半導体領域２と素子分離領域５の上面には、下から順に、トンネル絶縁膜３、電荷蓄積層４、ブロック膜６、金属膜２５、ゲート電極層７が堆積される。
【００８７】
本実施の形態の形態に係る半導体装置２４において、選択ゲートＧ１は、ワード線方向と平行な方向の断面において、半導体領域８の上面が凸形状である。
【００８８】
半導体領域８の凸形状の上面には、例えばゲート酸化によって生成される逆凹形状のゲート絶縁膜９が形成されている。半導体領域８の凸形状の上面は、ゲート絶縁膜９によって覆われている。半導体領域８の側面のうちゲート絶縁膜９が形成されていない両側面には、この半導体領域８を挟む状態で素子分離領域１０が形成されている。
【００８９】
素子分離領域１０とゲート絶縁膜９との上には、ブロック膜６が形成される。
【００９０】
ブロック膜６の上面には、下から順に、金属膜２５及びゲート電極層７が形成される。
【００９１】
なお、上記各実施の形態においては、ＮＡＮＤ型フラッシュメモリの場合を例として説明しているが、例えばＮＯＲ型フラッシュメモリなどであってもよい。制御ゲート電極層１７の材質としては、poly-Siに代えて金属（例えば、Nisi、W、Ta、CoSiなど）を含む材質を用いてもよい。制御ゲート電極層１７としては、多層膜を用いてもよい。例えば、制御ゲート電極層１７としては、poly-Si層とSilicide層とを含む多層膜を用いてもよい。また、例えば、制御ゲート電極層１７としては、下から順に、金属層、poly-Si層、Silicide層を含む多層膜を用いてもよい。また、制御ゲート電極層１７としては、High-k膜を用いてもよい。電極間絶縁膜１６としては、例えば、酸化膜、窒化膜、酸化膜からなる多層膜を用いてもよい。また、例えば、電極間絶縁膜１６としては、窒化膜、酸化膜、窒化膜、酸化膜、窒化膜からなる多層膜を用いてもよい。電極間絶縁膜１６としては、例えば、Al203やHfO2などのようなHigh-k膜を用いてもよい。トンネル絶縁膜１３に、多層膜を用いてもよい。ブロック膜６には、多層膜を用いてもよく、High-k膜を用いてもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る半導体装置及びメモリセルの構成の一例を示す断面図。
【図２】第１の実施の形態に係る選択ゲートの構成の一例を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置及びメモリセルの構成の一例を示す断面図。
【図４】第２の実施の形態に係る選択ゲートの構成の一例を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の製造過程における第１の状態及び第２の状態の一例を示す断面図。
【図６】第３の実施の形態に係る半導体装置の製造過程における第３の状態及び第４の状態の一例を示す断面図。
【図７】第３の実施の形態に係る半導体装置の製造過程における第５の状態の一例を示す断面図。
【図８】本発明の第４の実施の形態に係る半導体装置の製造過程における第１の状態及び第２の状態の一例を示す断面図。
【図９】第４の実施の形態に係る半導体装置の製造過程における第３の状態及び第４の状態の一例を示す断面図。
【図１０】選択ゲートの変形例を示す断面図。
【図１１】本発明の第６の実施の形態に係る半導体装置の構成の一例を示す断面図。
【符号の説明】
【００９３】
１，１１，２４…半導体装置、Ａ１〜Ａｎ，Ｂ１〜Ｂｎ，Ｈ１，Ｈ２…メモリセル、Ｓ１，Ｓ２，Ｕ１，Ｕ２，Ｃ１，Ｄ１，Ｅ１，Ｆ１，Ｇ１…選択ゲート、２，８，１２，１８…半導体領域、３…トンネル絶縁膜、４…電荷蓄積層、５，１０，１４，１９…素子分離領域、６…ブロック膜、７，７ａ，７ｂ…ゲート電極層、９，１３…ゲート絶縁層、１５…浮遊ゲート絶縁層１６、１６…電極間絶縁層、１７…制御ゲート電極層、２０…ゲート電極層、２０ａ…下層、２０ｂ…上層、２１，２３…マスク、２２…マスク絶縁膜、２５…金属膜
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
特許文献１においては、周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化し、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法が開示されている。
【０００３】
特許文献２においては、絶縁層上に複数のメモリセルトランジスタがマトリックス状に配置された不揮発性半導体記憶装置が記載されている。特許文献２において、メモリセルトランジスタは、絶縁層上に配置された対向する第１導電型のソース及びドレイン領域と、ソース及びドレイン領域に挟まれたソース及びドレイン領域より不純物濃度の低い第１導電型のチャネル領域と、チャネル領域上に絶縁されて配置された浮遊ゲート電極と、浮遊ゲート電極上に絶縁されて配置された制御ゲート電極とを備えるデブレッション型のＭＩＳトランジスタである。
【０００４】
従来の、例えばＮＡＮＤ型フラッシュメモリなどのような不揮発性半導体記憶装置においては、浮遊ゲートと制御ゲートとを備えるメモリセルに記憶されている値を読み出す際、このメモリセルに対して設けられている選択ゲートがＯＮされ、メモリセルの電位が伝搬するか否かの状態に基づいてこのメモリセルに記憶されている値が判断される。
【０００５】
従来のPlanar型選択ゲートでは、微細化により選択ゲートの制御性が劣化し、狭チャネルによる高抵抗化が発生し、駆動力の低下、選択性の劣化が生じる場合がある。このような場合には、メモリセルのセンスが困難な場合がある。
【特許文献１】特開２００５−２６５８９号公報
【特許文献２】特開２００６−７３９３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、選択ゲートのサイズを大きくすることなく、選択ゲートの制御性を向上させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様において、メモリセルに対して設けられる選択ゲートを含む半導体装置は、選択ゲートのチャネル上に形成されているゲート絶縁膜の上面が、選択ゲートの素子分離領域の上面の一部又は全部よりも高く、Tri-gate構造を持つ。
【発明の効果】
【０００８】
本発明により、メモリセルに対して設けられる選択ゲートについて、サイズを大きくすることなく制御性を向上させることができる。
【発明を実施するための最良の形態】
【０００９】
以下、図面を参照しながら本発明の実施の形態について説明する。なお、以下の各図において同様の部分については同一の符号を付して説明を省略する。
【００１０】
（第１の実施の形態）
本実施の形態においては、複数の不揮発性メモリセルの行（又は列）に対して２つの選択ゲートが両端に設けられており、この複数のメモリセルと２つの選択ゲートの組み合わせがそれぞれ平行に並べられている半導体装置について説明する。なお、メモリセルを選択可能であれば、選択ゲートは一つでもよい。本実施の形態において、少なくとも一つの選択ゲートがTri-gate構造を持つ。メモリセルをTri-gate構造としてもよい。メモリセルと選択ゲートのうち、選択ゲートのみがTri-gate構造であるとしてもよい。
【００１１】
図１（ａ）は、本実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００１２】
この図１（ａ）の半導体装置１は、charge trap型メモリセルと選択ゲートを含むＮＡＮＤセルである。この図１（ａ）は、基板に対して垂直であり、ビット線方向（選択ゲートを結ぶ方向）の断面図である。
【００１３】
半導体装置１は、マトリクス状に配置されている複数のメモリセルのうち、行方向に並んでいるメモリセルＡ１〜Ａｎの両端に、Tri-gate構造の選択ゲートＳ１，Ｓ２を備えている。本実施の形態において、選択ゲートＳ１，Ｓ２の下は、Bulk-Si基板とする。
【００１４】
図１（ｂ）は、メモリセルＡ１の構成の一例を示す断面図である。この図１（ｂ）は、基板に対して垂直であり、ワード線方向（ビット線方向に垂直な方向）の断面図である。他のメモリセルについても、メモリセルＡ１と同様の構成である。
【００１５】
半導体領域（活性領域）２の上には、トンネル絶縁膜３（例えばシリコン酸化物）が形成されている。トンネル絶縁膜３の上には、電荷蓄積層４（例えばシリコン窒化物）が形成されている。
【００１６】
積層状態の半導体領域２、トンネル絶縁膜３、電荷蓄積層４の両側面には、この積層状態の半導体領域２、トンネル絶縁膜３、電荷蓄積層４を挟む状態で素子分離領域５が形成されている。素子分離領域５としては、例えば、Shallow Trench Isolation技術を用いて形成された素子分離領域などがある。
【００１７】
電荷蓄積層４と素子分離領域５の上には、ブロック膜６（例えば酸化アルミニウム）が形成されている。
【００１８】
ブロック膜６の上には、ゲート電極層７ａ，７ｂ（例えばpoly-Si）が形成される。
【００１９】
図２（ａ）は、選択ゲートＳ１の構成の一例を示す断面図である。この図２（ａ）は、基板に対して垂直であり、ワード線方向と平行な方向の半導体装置１の断面図である。なお、選択ゲートＳ２などの他の選択ゲートも、選択ゲートＳ１と同様の構成とすることができる。
【００２０】
上述したように、選択ゲートＳ１は、Tri-gate構造を持つ。選択ゲートＳ１のチャネル上のゲート絶縁膜／ゲート界面は、素子分離領域のゲート絶縁膜／ゲート界面より高い。
【００２１】
具体的には、ワード線方向と並行な断面において、選択ゲートＳ１の半導体領域８の上面は、凸形状である。
【００２２】
半導体領域８の凸形状の上面には、例えばゲート酸化によって生成される逆凹形状のゲート絶縁膜９が形成されている。すなわち、半導体領域８の凸形状の上面は、ゲート絶縁膜９によって覆われている。
【００２３】
半導体領域８の両側面には、この半導体領域８を挟む状態で素子分離領域１０が形成されている。
【００２４】
素子分離領域１０の上とゲート絶縁膜９の上には、ゲート電極層７ａ，７ｂが形成される。これにより、素子分離領域１０上面と、逆凹状のゲート絶縁膜９の上面及び両側面は、ゲート電極層７ａで覆われる。
【００２５】
本実施の形態に係る選択ゲートＳ１は、この選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面９ａが、選択ゲートＳ１の素子分離領域１０の上面１０ａよりも高い構造を持つ
図２（ｂ）は、本実施の形態に係る半導体装置１の選択ゲートＳ１における電気力線の状態の一例を示す断面図である。
【００２６】
選択ゲートＳ１は、Tri-gate構造を持つため、電気力線は、ゲート電極層７ａ，７ｂから、ゲート絶縁膜８の上面部を経由し、半導体領域８の上面の突出部の上面に向かい、加えて、ゲート電極層７ａ，７ｂから、ゲート絶縁膜８の側面部を経由し、半導体領域２上面の突出部の側面に向かう。
【００２７】
半導体領域２上面の突出部の側面をゲート絶縁膜８で囲むことにより、チャネルにかかる電界が強まり、ゲートのチャネルに対する制御性が上がる。そして、半導体領域２上面の突出部の側面までをチャネルとして使うことによって電流量が増え、低抵抗化が可能となる。
【００２８】
ゲート絶縁膜８の側部を経由して半導体領域８に向かう電界の強さが、ゲート絶縁膜８の上面部を経由して半導体領域８に向かう電界の強さよりも強くならず、かつ、抵抗を低減させる観点から、ゲート絶縁膜９の側部の厚さＴ１は、ゲート絶縁膜９の上面部の厚さＴ２以上であり、かつ２倍以下の範囲であって、なるべく薄く形成することが好ましい。例えば、厚さＴ２が５nm〜１５nm程度の場合には、厚さＴ１は、例えば５nm〜１５nm程度の厚さが好ましい。
【００２９】
本実施の形態においては、選択ゲートＳ１，Ｓ２のゲート長を長くすることなく、選択ゲートＳ１，Ｓ２の制御性を向上させることができる。
【００３０】
本実施の形態においては、選択ゲートＳ１，Ｓ２のゲート支配力を増加させ、カットオフ特性を高性能化することができる。また、実効的チャネル幅が増えることによる低抵抗化を実現することができる。
【００３１】
（第２の実施の形態）
本実施の形態においては、浮遊ゲートと制御ゲートとを備える浮遊ゲート型のＮＡＮＤ型フラッシュメモリの選択ゲートを、Tri-gate構造とする場合について説明する。
【００３２】
図３（ａ）は、本実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００３３】
この図３（ａ）の半導体装置１１は、浮遊ゲート型メモリセルと選択ゲートを含むＮＡＮＤセルである。この図３（ａ）は、基板に対して垂直であり、ビット線方向の断面図である。
【００３４】
半導体装置１１は、マトリクス状に配置されている複数のメモリセルのうち、行方向に並んでいるメモリセルＢ１〜Ｂｎの両端に、Tri-gate構造の選択ゲートＵ１，Ｕ２を備えている。本実施の形態において、選択ゲートＵ１，Ｕ２の下は、Bulk-Si基板とする。
【００３５】
図３（ｂ）は、メモリセルＢ１の構成の一例を示す断面図である。この図３（ｂ）は、Bulk-Si基板に対して垂直であり、ワード線方向の断面図である。他のメモリセルについても、メモリセルＢ１と同様の構成である。
【００３６】
半導体領域１２の上には、ゲート絶縁膜１３が形成されている。
【００３７】
半導体領域１２の両側面には、素子分離領域１４が形成されている。
【００３８】
ゲート絶縁膜１３の上には、浮遊ゲート電極層１５（例えばpoly-Si）が形成されている。
【００３９】
素子分離領域１４の上と、浮遊ゲート電極層１５の上には、電極間絶縁膜（例えば、Inter poly絶縁膜）１６が形成される、これにより、素子分離領域１４の上面と、浮遊ゲート電極層１５の上面及び側面とは、電極間絶縁膜１６で覆われる。
【００４０】
電極間絶縁膜１６の上には、制御ゲート電極層１７が形成される。
【００４１】
図４（ａ）は、選択ゲートＵ１の構成の一例を示す断面図である。この図４（ａ）は、基板に対して垂直であり、ワード線方向と平行な方向の半導体装置１１の断面図である。なお、選択ゲートＵ２などの他の選択ゲートも、選択ゲートＵ１と同様の構成とすることができる。
【００４２】
上述したように、選択ゲートＵ１は、Tri-gate構造を持つ。選択ゲートＳ１のチャネル上のゲート絶縁膜／ゲート界面は、チャネルから離れた素子分離領域のゲート絶縁膜／ゲート界面より高い。
【００４３】
具体的には、ワード線方向の断面において、半導体領域１８の上には、ゲート絶縁膜１３が形成されている。
【００４４】
半導体領域１８の両側面には、この半導体領域１８を挟む状態で素子分離領域１９が形成されている。
【００４５】
素子分離領域１９の上面のうち、半導体領域１８の側面と接していない裾部分の上面１９ａは、ゲート絶縁膜１３の上面１３ａよりも下になるように掘り込まれている。
【００４６】
素子分離領域１９のうち半導体領域１８の側面と接している部分の上面１９ｂには、電極間絶縁膜（Inter Poly 絶縁膜）１６が形成されている。なお、この電極間絶縁膜１６は、なくてもよい。
【００４７】
素子分離領域１９のうち半導体領域１８の側面と接している部分の上面１９ｂ、又は電極間絶縁膜１６の上面１６ａは、ゲート絶縁膜１３の上面１３ａよりも上に位置する。
【００４８】
素子分離領域１９、電極間絶縁膜１６、ゲート絶縁膜１３の上には、ゲート電極層２０が形成される。このゲート電極層２０の下層側は、例えば、メモリセルの浮遊ゲート電極層１５の形成時に形成される。ゲート電極層２０の上層側は、例えば、メモリセルの制御ゲート電極層１７の形成時に形成される。
【００４９】
本実施の形態における選択ゲートＵ１のチャネル上に形成されているゲート絶縁膜１３の上面１３ａが、選択ゲートＵ１の素子分離領域１９の上面１９ａの一部よりも高い構造を持つ。
【００５０】
図４（ｂ）は、本実施の形態に係る半導体装置１１の選択ゲートＵ１における電流の流れる状態の一例を示す断面図である。
【００５１】
選択ゲートＵ１は、Tri-gate構造を持つため、電気力線は、ゲート電極層２０から、ゲート絶縁膜１３を経由し、半導体領域１８に向かい、加えて、ゲート電極層２０から、半導体領域１８の側面に接する素子分離領域１９の突出部分を経由し、素子分離領域１９の掘り込まれた部分よりも上にある半導体領域１８上部の側面に向かう。
【００５２】
半導体領域２上面の突出部の側面を素子分離領域１９の突出部分で囲むことにより、チャネルにかかる電界が強まり、ゲートのチャネルに対する制御性が上がる。そして、半導体領域２上面の突出部の側面までをチャネルとして使うことによって電流量が増え、低抵抗化が可能となる。
【００５３】
素子分離領域１９の突出部分を経由して半導体領域１８に向かう電界の強さが、ゲート絶縁膜８を経由して半導体領域１８に向かう電界の強さよりも強くならず、かつ、抵抗を低減させる観点から、素子分離領域１９の突出部分の厚さＴ３は、ゲート絶縁膜１３の厚さＴ４以上であり、かつゲート絶縁膜１３の厚さＴ４の２倍以下の範囲であって、なるべく薄く形成することが好ましい。さらに、素子分離領域１９の突出部分の厚さＴ３は、メモリセルの浮遊ゲート電極層１５と制御ゲート電極層１７との間の電極間絶縁膜１６の厚さ以下であることが好ましい。例えば、厚さＴ３が５nm〜１５nm程度の場合には、厚さＴ４は、例えば５nm〜１５nm程度の厚さが好ましい。
【００５４】
本実施の形態においては、選択ゲートＵ１，Ｕ２のゲート長を長くすることなく、選択ゲートＵ１，Ｕ２の制御性を向上させることができる。
【００５５】
本実施の形態においては、選択ゲートＵ１，Ｕ２のゲート支配力を増加させ、カットオフ特性を高性能化することができる。また、実効的チャネル幅が増えることによる低抵抗化を実現することができる。
【００５６】
（第３の実施の形態）
本実施の形態においては、上記第１の実施の形態に係る選択ゲートＳ１の製造方法について説明する。本実施の形態においては、選択ゲートＳ１の下がBulk-Si基板であり、電荷蓄積層がＭＯＮＯＳ構造の場合について説明する。本実施の形態において、電荷蓄積層は、例えば絶縁膜（charge trap）である。
【００５７】
図５から図７までは、メモリセルＡ１及び選択ゲートＳ１の製造過程の例を示す断面図である。
【００５８】
本実施の形態においては、まず、図５（ａ）に示すように、ワードラインの形成予定領域（メモリセルＡ１の形成予定領域）及び選択ゲートＳ１の形成予定領域において、素子分離領域５，１０が形成された後、トンネル絶縁膜（例えばシリコン酸化物）３、電荷蓄積層（例えばシリコン窒化物）４、ブロック膜（例えば酸化アルミニウム）６が形成される。
【００５９】
次に、図５（ｂ）に示すように、マスク２１が利用され、選択ゲートＳ１の形成予定領域におけるトンネル絶縁膜３、電荷蓄積層４、ブロック膜６が除去される。この除去の際、さらにオーバーエッチングを行うことで、素子分離領域１０の絶縁膜が除去される。これにより、選択ゲートＳ１の形成予定領域において、素子分離領域１０の上面１０ａより、半導体領域８の上面８ａが上に位置する。
【００６０】
次に、図６（ａ）に示すように、例えば、素子分離領域１０の上面１０ａよりも上の半導体領域８の表面に対してゲート酸化を行うなどにより、選択ゲートＳ１用のゲート絶縁膜９が形成され、マスク２１が除去される。これにより、選択ゲートＳ１の形成予定領域において、素子分離領域１０の上面１０ａより、ゲート絶縁膜９の上面９ａが上に位置する。
【００６１】
次に、図６（ｂ）に示すように、例えばpoly-Siなどのようなゲート電極層７ａ，７ｂが堆積される。
【００６２】
そして、図７に示すように、選択ゲートＳ１とメモリセルＡ１とが形成される。
【００６３】
（第４の実施の形態）
本実施の形態においては、上記第２の実施の形態に係る選択ゲートＵ１の製造方法について説明する。本実施の形態においては、選択ゲートＵ１の下がBulk-Si基板であり、電荷蓄積層が例えばpoly-Siなどのような浮遊ゲート電極層１５の場合について説明する。
【００６４】
図８から図９までは、メモリセルＢ１及び選択ゲートＵ１の製造過程の例を示す断面図である。
【００６５】
本実施の形態においては、まず、図８（ａ）に示すように、ワードラインの形成予定領域及び選択ゲートＵ１の形成予定領域において、素子分離領域１４，１９が形成されるとともに、半導体領域１２，１８の上面に、順に、ゲート絶縁膜１３、浮遊ゲート電極層１５（選択ゲートＵ１のゲート電極層２０の下層２０ａに対応）、マスク絶縁膜（SiN膜）２２が形成される。
【００６６】
素子分離領域１４，１９の厚さは、例えば、２００nm〜３００nm程度とする。
【００６７】
ゲート絶縁膜１３は、５nm〜１５nm程度の厚さを酸化することで形成される。
【００６８】
浮遊ゲート電極層１５（選択ゲートＵ１のゲート電極層２０の下層２０ａ）は、５０nm〜１００nm程度の厚さで形成される。浮遊ゲート電極層１５としては、例えばpoly-Siなどが用いられる。
【００６９】
次に、図８（ｂ）に示すように、マスク絶縁膜２２が剥離され、電極間絶縁膜（Inter poly絶縁膜、例えばシリコン酸化膜）１６が堆積される。
【００７０】
電極間絶縁膜１６の厚さとしては、例えば、５nm〜１５nm程度の厚さとする。
【００７１】
次に、図９（ａ）に示すように、選択ゲートＵ１の形成予定領域において、浮遊ゲート電極層１５（ゲート電極層２０の下層２０ａに相当）と制御ゲート電極層１７（ゲート電極層２０の上層２０ｂに相当）とを電気的に接続してゲート電極層２０を形成するために、マスク２３を用いて選択ゲートＵ１上の電極間絶縁膜１６の一部又は全部が除去されるとともに、オーバーエッチングを行って素子分離領域１９の絶縁膜の一部（素子分離領域１９のうち半導体領域１８に接していない部分）が掘り込まれる。
【００７２】
素子分離領域１９のうちオーバーエッチングされた部分の上面１９ａには、不純物により絶縁膜が形成される。
【００７３】
ここで、マスク２３は、５０nm〜１００nm程度の厚さで形成される。
【００７４】
そして、図９（ｂ）に示すように、制御ゲート電極層１７（ゲート電極層２０の上層２０ｂに相当、例えば、poly-Si）が堆積され、選択ゲートＵ１とメモリセルＢ１とが形成される。
【００７５】
（第５の実施の形態）
本実施の形態においては、Tri-gate構造の選択ゲートの変形例について説明する。
【００７６】
図１０（ａ）において、選択ゲートＣ１の下はBulk-Si基板である。この図１０（ａ）は、基板に対して垂直であり、ワード線方向と平行な方向の断面図である。
【００７７】
図１０（ｂ）の選択ゲートＤ１は、上記図１０（ａ）の選択ゲートＣ１をＳＯＩ基板上に形成した場合の一例を示す断面図である。
【００７８】
図１０（ｃ）は、半導体領域１８の上部側面が電極間絶縁膜１６で覆われており、半導体領域１８の上面にゲート絶縁膜１３が形成されている選択ゲートＥ１である。この図１０（ｃ）は、基板に対して垂直であり、ワード線方向と平行な方向の断面図である。
【００７９】
半導体領域１８の上には、ゲート絶縁膜１３が形成される。
【００８０】
素子分離領域１９は、半導体領域１８を側方から挟む。素子分離領域１９の上面１９ａは、ゲート絶縁膜１３の上面１３ａよりも下である。すなわち、素子分離領域１９の上部は、素子分離領域１９から突出している。
【００８１】
電極間絶縁膜１６は、素子分離領域１９の上面１９ａよりも上の半導体領域１８の側面を覆う。そして、電極間絶縁膜１６の上面１６ａは、ゲート絶縁膜１３の上面１３ａよりも高い。
【００８２】
図１０（ｄ）の選択ゲートＦ１は、上記図１０（ｃ）の選択ゲートＥ１をＳＯＩ基板上に形成した場合の一例を示す断面図である。
【００８３】
このように、Tri-gate構造の選択ゲートは、Bulk-Si基板上に限定されず、ＳＯＩ基板上に形成されてもよい。
【００８４】
（第６の実施の形態）
本実施の形態においては、上記第１及び第３の実施の形態の変形例について説明する。
【００８５】
図１１は、本実施の形態に係る半導体装置の構成の一例を示す断面図である。
【００８６】
本実施の形態の形態に係る半導体装置２４において、メモリセルＨ１，Ｈ２は、ワード線方向の断面において、半導体領域２と、この半導体領域２を挟む素子分離領域５とを具備する。半導体領域２と素子分離領域５の上面には、下から順に、トンネル絶縁膜３、電荷蓄積層４、ブロック膜６、金属膜２５、ゲート電極層７が堆積される。
【００８７】
本実施の形態の形態に係る半導体装置２４において、選択ゲートＧ１は、ワード線方向と平行な方向の断面において、半導体領域８の上面が凸形状である。
【００８８】
半導体領域８の凸形状の上面には、例えばゲート酸化によって生成される逆凹形状のゲート絶縁膜９が形成されている。半導体領域８の凸形状の上面は、ゲート絶縁膜９によって覆われている。半導体領域８の側面のうちゲート絶縁膜９が形成されていない両側面には、この半導体領域８を挟む状態で素子分離領域１０が形成されている。
【００８９】
素子分離領域１０とゲート絶縁膜９との上には、ブロック膜６が形成される。
【００９０】
ブロック膜６の上面には、下から順に、金属膜２５及びゲート電極層７が形成される。
【００９１】
なお、上記各実施の形態においては、ＮＡＮＤ型フラッシュメモリの場合を例として説明しているが、例えばＮＯＲ型フラッシュメモリなどであってもよい。制御ゲート電極層１７の材質としては、poly-Siに代えて金属（例えば、Nisi、W、Ta、CoSiなど）を含む材質を用いてもよい。制御ゲート電極層１７としては、多層膜を用いてもよい。例えば、制御ゲート電極層１７としては、poly-Si層とSilicide層とを含む多層膜を用いてもよい。また、例えば、制御ゲート電極層１７としては、下から順に、金属層、poly-Si層、Silicide層を含む多層膜を用いてもよい。また、制御ゲート電極層１７としては、High-k膜を用いてもよい。電極間絶縁膜１６としては、例えば、酸化膜、窒化膜、酸化膜からなる多層膜を用いてもよい。また、例えば、電極間絶縁膜１６としては、窒化膜、酸化膜、窒化膜、酸化膜、窒化膜からなる多層膜を用いてもよい。電極間絶縁膜１６としては、例えば、Al203やHfO2などのようなHigh-k膜を用いてもよい。トンネル絶縁膜１３に、多層膜を用いてもよい。ブロック膜６には、多層膜を用いてもよく、High-k膜を用いてもよい。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施の形態に係る半導体装置及びメモリセルの構成の一例を示す断面図。
【図２】第１の実施の形態に係る選択ゲートの構成の一例を示す断面図。
【図３】本発明の第２の実施の形態に係る半導体装置及びメモリセルの構成の一例を示す断面図。
【図４】第２の実施の形態に係る選択ゲートの構成の一例を示す断面図。
【図５】本発明の第３の実施の形態に係る半導体装置の製造過程における第１の状態及び第２の状態の一例を示す断面図。
【図６】第３の実施の形態に係る半導体装置の製造過程における第３の状態及び第４の状態の一例を示す断面図。
【図７】第３の実施の形態に係る半導体装置の製造過程における第５の状態の一例を示す断面図。
【図８】本発明の第４の実施の形態に係る半導体装置の製造過程における第１の状態及び第２の状態の一例を示す断面図。
【図９】第４の実施の形態に係る半導体装置の製造過程における第３の状態及び第４の状態の一例を示す断面図。
【図１０】選択ゲートの変形例を示す断面図。
【図１１】本発明の第６の実施の形態に係る半導体装置の構成の一例を示す断面図。
【符号の説明】
【００９３】
１，１１，２４…半導体装置、Ａ１〜Ａｎ，Ｂ１〜Ｂｎ，Ｈ１，Ｈ２…メモリセル、Ｓ１，Ｓ２，Ｕ１，Ｕ２，Ｃ１，Ｄ１，Ｅ１，Ｆ１，Ｇ１…選択ゲート、２，８，１２，１８…半導体領域、３…トンネル絶縁膜、４…電荷蓄積層、５，１０，１４，１９…素子分離領域、６…ブロック膜、７，７ａ，７ｂ…ゲート電極層、９，１３…ゲート絶縁層、１５…浮遊ゲート絶縁層１６、１６…電極間絶縁層、１７…制御ゲート電極層、２０…ゲート電極層、２０ａ…下層、２０ｂ…上層、２１，２３…マスク、２２…マスク絶縁膜、２５…金属膜
【特許請求の範囲】
【請求項１】
メモリセルに対して設けられる選択ゲートを含む半導体装置において、
前記選択ゲートのチャネル上に形成されているゲート絶縁膜の上面が、前記選択ゲートの素子分離領域の上面の一部又は全部よりも高く、Tri-gate構造を持つことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記選択ゲートは、
基板の垂直方向の断面において凸状を持つ半導体領域と、
前記半導体領域の凸状上面を覆う前記ゲート絶縁膜と、
前記ゲート絶縁膜によって覆われていない前記半導体領域の両側面を側方から挟む前記素子分離領域と、
前記素子分離領域と前記ゲート絶縁膜とを覆うゲート電極層と
を具備する
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記断面における前記ゲート絶縁膜の側部の厚さは、前記断面における前記ゲート絶縁膜の上面部の厚さ以上であり、かつ２倍以下である
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記選択ゲートは、
半導体領域と、
前記半導体領域の上面を覆う前記ゲート絶縁膜と、
基板の垂直方向の断面において前記半導体領域を側方から挟み、前記半導体領域の側面と接する突出部分の上面が前記ゲート絶縁膜の上面よりも上になり、前記半導体領域の側面と接していない部分の上面が前記ゲート絶縁膜の上面よりも下に位置する前記素子分離領域と、
前記素子分離領域と前記ゲート絶縁膜とを覆うゲート電極層と
を具備する
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記素子分離領域のうち前記半導体領域の側面と接する突出部分の厚さは、前記ゲート絶縁膜の厚さ以上であり、前記ゲート絶縁膜の厚さの２倍以下であり、前記メモリセルの浮遊ゲート電極層と制御ゲート電極層との間の電極間絶縁膜の厚さ以下である
ことを特徴とする半導体装置。
【請求項１】
メモリセルに対して設けられる選択ゲートを含む半導体装置において、
前記選択ゲートのチャネル上に形成されているゲート絶縁膜の上面が、前記選択ゲートの素子分離領域の上面の一部又は全部よりも高く、Tri-gate構造を持つことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記選択ゲートは、
基板の垂直方向の断面において凸状を持つ半導体領域と、
前記半導体領域の凸状上面を覆う前記ゲート絶縁膜と、
前記ゲート絶縁膜によって覆われていない前記半導体領域の両側面を側方から挟む前記素子分離領域と、
前記素子分離領域と前記ゲート絶縁膜とを覆うゲート電極層と
を具備する
ことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置において、
前記断面における前記ゲート絶縁膜の側部の厚さは、前記断面における前記ゲート絶縁膜の上面部の厚さ以上であり、かつ２倍以下である
ことを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記選択ゲートは、
半導体領域と、
前記半導体領域の上面を覆う前記ゲート絶縁膜と、
基板の垂直方向の断面において前記半導体領域を側方から挟み、前記半導体領域の側面と接する突出部分の上面が前記ゲート絶縁膜の上面よりも上になり、前記半導体領域の側面と接していない部分の上面が前記ゲート絶縁膜の上面よりも下に位置する前記素子分離領域と、
前記素子分離領域と前記ゲート絶縁膜とを覆うゲート電極層と
を具備する
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記素子分離領域のうち前記半導体領域の側面と接する突出部分の厚さは、前記ゲート絶縁膜の厚さ以上であり、前記ゲート絶縁膜の厚さの２倍以下であり、前記メモリセルの浮遊ゲート電極層と制御ゲート電極層との間の電極間絶縁膜の厚さ以下である
ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２００９−２８３７０７（Ｐ２００９−２８３７０７Ａ）
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願番号】特願２００８−１３４５８０（Ｐ２００８−１３４５８０）
【出願日】平成２０年５月２２日（２００８．５．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２１年１２月３日（２００９．１２．３）
【国際特許分類】
【出願日】平成２０年５月２２日（２００８．５．２２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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