マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法
【課題】マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法を提供する。
【解決手段】不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。これにより、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。
【解決手段】不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。これにより、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、より詳しくは、マルチビット不揮発性メモリセルを備える半導体素子及びこの製造方法に関する。
【背景技術】
【０００２】
電源の供給が中断されても記憶した情報をそのまま維持する不揮発性メモリ素子のうちメモリセルの記録及び消去を電気的方法に行うことができ、メモリセルの消去を一斉に行うことができるフラッシュＥＥＰＲＯＭについての需要が急増している。ひいて、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト要求もまた増大している。このような要求に応えるためにマルチビットトランジスタより成ったフラッシュＥＥＰＲＯＭが開発された。
【０００３】
最近まで開発されたマルチビットトランジスタは、多段階のスレッショルド電圧レベルを設定し、それぞれのスレッショルド電圧レベルがそれぞれの異なる状態を表現する。ところで、フラッシュＥＥＰＲＯＭに多段階のスレッショルド電圧レベルを設定するためには、初期消去処理を実行し、全てのメモリセルのスレッショルド電圧を最小スレッショルド電圧以下にする必要がある。その後に、所定の書き取り作業順序に応じてそれぞれのメモリセルのスレッショルド電圧をそれぞれの目標スレッショルド電圧にまで立上らせなければならない。従って、書き取り作業前に常にフィードバックが必要であり、記録は相当な時間がかかる。
【０００４】
また、この多段階スレッショルド電圧法を用いれば、動作許容ウィンドウが狭くなる。これは、各状態の許容幅が狭くなることである。このために製作したチップの良品率が低下され、品質も低下される。もし動作許容ウィンドウを広めるために動作電圧を高めれば、信頼性の低下をもたらし、メモリセルの間の干渉も増大させるのでこれもまた好ましくない。
【特許文献１】米国特許第６，３０６，７０８号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、安定的な動作が可能なマルチビット不揮発性メモリセルを備える不揮発性半導体素子を提供するところにある。
【０００６】
本発明の他の技術的課題は、マルチビット不揮発性メモリセルを備える不揮発性半導体素子の製造方法を提供するところにある。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は下記から当業者に明確に理解できることである。
【課題を解決するための手段】
【０００８】
前述した技術的課題を達成するための本発明の一実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。
【０００９】
前述した技術的課題を達成するための本発明の他の実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子は、基板上に一方向に延長されて形成された半導体ボディーと、半導体ボディーの周りに沿って半導体ボディー内に形成されたチャネル領域と、チャネル領域上に形成された電荷蓄積領域と、電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲートと、複数のコントロールゲートの両側に整列されて半導体ボディー内に形成されたソース及びドレーン領域を備えるマルチビット不揮発性メモリ単位セルと、を含む。
【００１０】
前述した技術的課題を達成するための本発明のさらに他の実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子は、一方向に延長されて形成された複数の平行な半導体ボディーと一方向と垂直な他方向に延長されて形成された複数の平行な半導体ボディーが互いに連結されて成されたグリッド形態の半導体ボディーと、一方向に延長されて形成された半導体ボディーの周りに沿って半導体ボディーの一部領域内に形成されたチャネル領域と、チャネル領域上に形成された電荷蓄積領域と、電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲートと、複数のコントロールゲートの両側に整列されて半導体ボディー内に形成されたソース及びドレーン領域と、をそれぞれ備えるマルチビット不揮発性メモリ単位セルの対と、を含み、単位セルの対は、ソース領域を共有し、ソース領域はグリッドの交差点に形成されるメモリセルアレイを含む。
【００１１】
前述した他の技術的課題を達成するための本発明の一実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子の製造方法は、基板上に一方向に延長されて形成された半導体ボディーを形成する段階と、半導体ボディーの周りに沿って半導体ボディー内にチャネル領域を形成する段階と、チャネル領域上に電荷蓄積領域を形成する段階と、電荷蓄積領域上に独立的に電圧が印加される複数のコントロールゲートを形成する段階と、半導体ボディー内に複数のコントロールゲートの両側に整列されたソース及びドレーン領域を形成する段階と、を含む。
【発明の効果】
【００１２】
本発明に従うマルチビット不揮発性メモリセルは、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。
【００１３】
また、本発明に従うマルチビット不揮発性メモリセルは、単一ビット不揮発性メモリセルと同一な動作許容ウィンドウを有するため半導体素子の信頼性をそのまま維持でき、これを含む半導体素子の収率を従来と同一に維持できる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、以下の実施形態において、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解釈されることを避けるために具体的に説明しない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。ひいては、ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。
【００１５】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１６】
図１は、本発明の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの等価回路図である。
【００１７】
図１に示されたように、本発明に従う半導体素子を構成するマルチビット不揮発性メモリセルは、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎが並列に連結されて一つの単位セルを構成する。
【００１８】
具体的に、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎは、それぞれのコントロールゲートＣＧ１，ＣＧ２，・・・，ＣＧｎとその下部の電荷蓄積領域ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎより成る。電荷蓄積領域ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎは、ＯＮＯ構造に代表されるトンネリング絶縁膜、電荷トラップ膜、ブロッキング膜より成ったフローティングトラップ構造又はトンネリング絶縁膜、フローティングゲート及びゲート間絶縁膜より成ったフローティングゲート構造より成ることができる。
【００１９】
そして、複数のトランジスタＴ１，Ｔ２，・・・，ＴｎのソースＳ及びドレーンＤの領域はそれぞれ並列連結される。それぞれのコントロールゲートＣＧ１，ＣＧ２，・・・，ＣＧｎは、それぞれのコントロール電圧ＣＶ１，ＣＶ２，・・・，ＣＶｎに連結される。従って、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎ別に電荷蓄積領域ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎ、例えばフローティングゲート又は電荷トラップ膜に電荷を蓄積できる。電荷蓄積によって複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎ別にスレッショルド電圧シフトにならせて各トランジスタＴ１，Ｔ２，・・・，Ｔｎ別にプログラムすることが可能である。従って、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎ別に駆動する電流Ｉ１，Ｉ２，・・・，Ｉｎが異なれば２ビット以上ｎビット以下の貯蔵が可能になる。
【００２０】
複数のトランジスタが３個である場合Ｔ１，Ｔ２，Ｔ３を例に取って３ビットデータ貯蔵方式を説明する。
【００２１】
先ず、プログラムは、選択されたトランジスタＴ１，Ｔ２又はＴ３のドレーンＤとソースＳとの間に飽和されたチャネル領域が形成されるようにして熱電子が選択された電荷蓄積領域ＣＳＲ１，ＣＳＲ２又はＣＳＲ３に蓄積されるようにするＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式によって選択されたトランジスタＴ１，Ｔ２又はＴ３のスレッショルド電圧がシフトされるようにする。従って、プログラム時には、ドレーンＤには３Ｖ〜６Ｖ、例えば６Ｖの電圧が選択されたコントロールゲートＣＧ１，ＣＧ２又はＣＧ３には５Ｖ〜１０Ｖ、例えば７Ｖの電圧を印加し、ソースＳとメモリセルが形成される基板には、接地電圧を印加できる。各トランジスタＴ１，Ｔ２，Ｔ３がプログラムされた場合を“オン（ｏｎ）”、プログラムされない場合を“オフ（ｏｆｆ）”と記述する。
【００２２】
このようにプログラムされた各トランジスタＴ１，Ｔ２，Ｔ３の読み取り動作時には、各トランジスタＴ１，Ｔ２，Ｔ３がプログラムされる前に有していた特定スレッショルド電圧よりは高く、プログラムされたトランジスタＴ１，Ｔ２又はＴ３のスレッショルド電圧よりは低い読み取り電圧ＶｒｅａｄをコントロールゲートＣＧ１，ＣＧ２，ＣＧ３に印加し、ソースＳには接地電圧をドレーンＤには、適正バイアス電圧を印加する。例えば、コントロールゲートＣＧ１，ＣＧ２，ＣＧ３には、１Ｖ〜２Ｖ程度の電圧を印加し、ドレーン２１９には、０．４Ｖ〜１Ｖ程度の電圧を印加できる。電荷蓄積領域ＣＳＲ１，ＣＳＲ２又はＣＳＲ３に電荷が蓄積されてスレッショルド電圧がシフトされた場合、すなわちプログラム“オン（ｏｎ）”された場合には、ドレーンＤとソースＳとの間にチャネルが誘起されず電流が流れない。一方、電荷蓄積領域ＣＳＲ１，ＣＳＲ２又はＣＳＲ３に電荷が蓄積されない場合、すなわちプログラム“オフ（ｏｆｆ）”された場合にはドレーンＤとソースＳとの間にチャネルが誘起されて電流が流れる。
【００２３】
プログラム“オフ（ｏｆｆ）”されたトランジスタＴ１，Ｔ２，Ｔ３によって誘起される電流のサイズをそれぞれＩ１，Ｉ２，Ｉ３であれば、下の表１のようにデータを貯蔵することが可能になる。
【００２４】
【表１】
【００２５】
すなわち、複数のトランジスタＴ１，Ｔ２，Ｔ３のスレッショルド電圧シフトの可否によって読み取り動作時ドレーンＤの領域に検出される電流がＩｃｅｌｌ＿０〜Ｉｃｅｌｌ＿７の８レベルに検出できる。従って、８レベルのドレーン電流別に論理回路を使用して０００，００１，０１０，０１１，１００，１０１，１１０又は１１１のデータを出力させることができる。また、８レベルの電流のうち任意の４レベルの電流を選択して００，０１，１０，１１のデータを出力させることもできる。
【００２６】
一方、プログラムオフ（ｏｆｆ）されたトランジスタＴ１，Ｔ２，Ｔ３によって誘起される電流のサイズがＩ１＝Ｉ２＝Ｉ３である関係が成り立たれる場合には、下の表のような動作方式が可能になる。
【００２７】
【表２】
【００２８】
すなわち、複数のトランジスタＴ１，Ｔ２，Ｔ３のスレッショルド電圧シフトの可否によって読み取り動作時ドレーンＤの領域に検出される電流がＩｃｅｌｌ＿０〜Ｉｃｅｌｌ＿３の４レベルに検出できる。従って、４レベルのドレーン電流別に論理回路を使用して００，０１，１０，１１のデータを出力させることもできる。
【００２９】
また、３個のトランジスタＴ１，Ｔ２，Ｔ３のうちプログラム“オフ（ｏｆｆ）”された２個のトランジスタによって誘起される電流が同一であり、残り一つが異なる場合には、次の表３のような動作が可能である。下の表３は、Ｉ３とＩ２が同一な場合を仮定したが、Ｉ１，Ｉ２，Ｉ３のうちいずれか二つの電流が同じ場合でも全て適用可能である。
【００３０】
【表３】
【００３１】
すなわち、複数のトランジスタＴ１，Ｔ２，Ｔ３のスレッショルド電圧シフトの可否によって読み取り動作時ドレーンＤの領域に検出される電流がＩｃｅｌｌ＿０〜Ｉｃｅｌｌ＿５の６レベルに検出できる。従って、６レベルのドレーン電流のうち任意の４レベルの電流を選択して００，０１，１０，１１のデータを出力させることもできる。
【００３２】
図１に示されている等価回路図によるマルチビット不揮発性メモリセルは、平面トランジスタセル又は非平面トランジスタセルに実現できる。平面トランジスタセルの場合には、平面チャネル領域上に互いに独立に駆動される複数のトランジスタが並列に配列された場合を示す。非平面トランジスタセルは、３次元半導体ボディー内に形成された３次元チャネル領域に沿って互いに独立に駆動される複数のトランジスタが並列に配列された場合を示す。半導体素子の高集積化観点でより狭い面積を占める非平面トランジスタセルが競争力があるため、以下の実施形態では３次元半導体ボディーを使用して実現したマルチビット不揮発性メモリセルについて説明する。勿論以下で説明する基本的な思想は、平面トランジスタセルにそのまま適用できることは勿論である。
【００３３】
図２及び図３は、本発明の第１の実施形態によるマルチビット不揮発性メモリセルの斜視図及び断面図である。
【００３４】
図２及び図３を参照すれば、第１の実施形態によるマルチビット不揮発性メモリセルは、基板１０上に形成された３次元チャネル１５、電荷蓄積領域１６、並列連結された第１〜第３のコントロールゲート２０，３０，４０及びソース／ドレーン領域４７，４８より成った３個のトランジスタを含む。
【００３５】
基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰより成る群から選択される一つ以上の半導体材料より成ることができる。一般に基板１０の主面は｛１００｝結晶面を有することができる。
【００３６】
３次元チャネル１５は、３次元半導体ボディー１４の周りに沿って３次元半導体ボディー１４の表面から所定深さまで形成される。３次元半導体ボディー１４は、半導体基板１０内に形成されている素子分離領域１２によって限定される。３次元半導体ボディー１４は、素子分離領域１２の上面より高くメサ形態に突出されたバルク半導体層又は素子分離領域１２の間に素子分離領域１２の高さと同一又は低い高さに形成されたバルクシリコンピン（図示せず）上にメサ形態に突出されたエピタキシー層より成ることができる。又はチャネル１５が形成されるべき部分は、パターニングによって形成したバルク半導体層より成り、残りソース／ドレーン領域が形成される部分はエピタキシー層、蒸着成長された半導体層、局部配線などより成ることもできる。
【００３７】
３次元半導体ボディー１４がバルク半導体層から構成される場合には、基板１０と同一な半導体材料より成ることができる。
【００３８】
３次元半導体ボディー１４がエピタキシー層から構成される場合には、Ｓｉ、Ｇｅ、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）又はＳｉ１−ｘ−ｙＧｅｘＣｙ（０＜ｘ＜１、０＜ｙ＜１）、ＧａＡｓ、ＩｎＳｂ、ＧａＰ又はこれらの調合から構成できる。電気的特性を向上させるために３次元半導体ボディー１４は、理想的な単結晶構造（ｓｉｎｇｌｅ ｃｒｙｓｔａｌｌｉｎｅ ｓｔｒｕｃｔｕｒｅ）から構成できる。ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のように相対的に厳格な仕様を要求しない素子の場合には多結晶膜（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｆｉｌｍ）を使用することもできる。
【００３９】
半導体ボディー１４を構成する物質のストレス特性によってＭＯＳトランジスタチャネル１５内のキャリヤ移動度特性に影響を及ばすことができる。例えば、ｎＭＯＳトランジスタの場合には半導体ボディー１４が引張ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を有する物質より成る場合、主キャリヤ電子の移動度を向上させうる。一方、ｐＭＯＳトランジスタの場合には、半導体ボディー１４が圧縮ストレスを有する物質より成る場合、主キャリヤであるホールの移動度を向上させうる。
【００４０】
また、半導体ボディー１４は、図面には表示しないが、バンドギャップが相異なる複数の半導体層より成ることもできる。多数の半導体層は、それぞれＳｉ、Ｇｅ、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）又はＳｉ１−ｘ−ｙＧｅｘＣｙ（０＜ｘ＜１、０＜ｙ＜１）、ＧａＡｓ、ＩｎＳｂ、ＧａＰ又はこれらの調合より成ることができる。例えば、二つの半導体層が形成されている場合、半導体ボディー１４の下部層はＳｉＧｅ層から構成し、上部層はＳｉ層から構成できる。この場合には、半導体ボディー１４の内部に形成されるソース／ドレーン領域４７もバンドギャップが相異なる多数の半導体層より成ることができる。
【００４１】
３次元半導体ボディー１４は、基板１０の主面について垂直である両側壁１４Ｓと基板１０の主面に平行な上面１４Ｔから構成できる。基板１０の主面が｛１００｝結晶面を有する場合、両側壁１４Ｓは、｛１１１｝傾斜面を、上面１４Ｔは｛１００｝傾斜面を有することができる。図面に示さないが、場合によっては両側壁１４Ｓと上面１４Ｔとの間にそれぞれ延長されている傾斜面をさらに含むこともできる。
【００４２】
電荷蓄積領域１６は、図面に示されたように、トンネリング絶縁膜、電荷トラップ膜、ブロッキング絶縁膜の積層構造より成ったフローティングトラップ構造より成ることができる。又は、図面には示さないが、トンネリング絶縁膜、フローティングゲート及びゲート間絶縁膜の積層構造より成ったフローティングゲート構造より成ることもできる。
【００４３】
トンネリング絶縁膜は、半導体ボディー１４の上部に形成されて、半導体ボディー１４のチャネル領域１５を取り囲むように形成される。半導体ボディー１４と電荷トラップ膜又はフローティングゲートとの間を電気的に絶縁し、電源が供給されなくてもキャリヤが漏れないように電気的に孤立させて情報を維持させることができる。
【００４４】
トンネリング絶縁膜は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ又は高誘電率物質などが使用できる。又は、これらの調合物、例えばこの例示された物質のうちから選択された２種以上の物質が順次に積層された構造より成ることができる。
【００４５】
ここで、酸化膜は１０００℃〜１１００℃温度でＯ２ガスを用いた乾式酸化、１０００℃〜１１００℃温度で水蒸気雰囲気を使用する湿式酸化、Ｏ２ガスとＨＣｌガスの混合ガスを使用するＨＣｌ酸化、Ｏ２ガスとＣ２Ｈ３Ｃｌ３ガスの混合ガスを使用する酸化、Ｏ２ガスとＣ２Ｈ２Ｃｌ２ガスの混合ガスを使用する酸化などに形成する。
【００４６】
また、高誘電率物質は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケート又はこれらの調合膜などを原子層蒸着法に形成する。厚さが縮小するように誘電定数ｋ値が高い物質を使用する必要がある。
【００４７】
トンネリング絶縁膜２５は、５Å〜１００Åの厚さを有するように形成される。好ましくは、５Å〜５０Å厚さを有する。
【００４８】
電荷トラップ膜又はフローティングゲートは、トンネリング絶縁膜上部に形成され、電荷をトラップして情報を貯蔵する役割を果たす。従って、トンネリング絶縁膜の周り部分を取り囲むように形成する。電荷トラップ膜の場合にはトラップされた電荷が電荷トラップ膜内で移動しないためセルを構成するトランジスタ別に分離される必要がない。一方、フローティングゲートの場合には、半導体ボディー１４の両側壁と上面にそれぞれ分離されて形成されることが正確な動作特性を現せることができる。
【００４９】
電荷トラップ膜は、電荷について優れた保持（ｒｅｔｅｎｔｉｏｎ）特性を持った窒化膜（Ｓｉ３Ｎ４）より成ることができる。
【００５０】
フローティングゲートは、ｎ＋ポリシリコン、ｐ＋ポリシリコン、仕事関数を変えることができるＳｉＧｅ、金属物質などより成ることができる。
【００５１】
フローティングゲートは、普通１００Å〜３００Åの厚さに形成でき、電荷トラップ膜は普通１０Å〜２００Åの厚さに形成できる。
【００５２】
ブロッキング絶縁膜は、電荷トラップ膜の上部に形成され、電荷トラップ膜とその上部のコントロールゲート２０，３０，４０との間を電気的に絶縁して電荷トラップ膜にトラップされた電荷がコントロールゲート側に漏れることを防止する。ゲート間絶縁膜は、フローティングゲートの上部に形成され、フローティングゲートとコントロールゲート２０，３０，４０との間を電気的に絶縁する。
【００５３】
ブロッキング絶縁膜又はゲート間絶縁膜は、トンネリング絶縁膜のようにＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ又はＧｅｘＳｉｙＯｚ又は高誘電率物質などが使用できる。ブロッキング絶縁膜の場合には、酸化膜系列の物質が適する。形成方法としては、湿式酸化、ＨＣｌ酸化、混合ガスを使用する酸化方法などを使用できる。ブロッキング絶縁膜又はゲート間絶縁膜は、トンネリング絶縁膜２５よりは多少厚く形成されることが一般的であり、１０Å〜５００Åの厚さ、好ましくは５Å〜１００Åの厚さを有することができる。
【００５４】
電荷蓄積領域１６上に独立的に電圧が印加される三つのコントロールゲート２０，３０，４０が形成され、コントロールゲート２０，３０，４０の両側に整列されて半導体ボディー１４内にソース／ドレーン領域４７，４８が形成されている。コントロールゲートは、側壁１４Ｓに形成された側壁コントロールゲート２０，３０と上面１４Ｔに形成された上面コントロールゲート４０から構成できる。
【００５５】
側壁コントロールゲート２０，３０と上面コントロールゲート４０とから構成された各トランジスタの電流駆動力が全て同一である場合には表２に記載されているように２ビット貯蔵が可能である。
【００５６】
一方、三つのコントロールゲート２０，３０，４０から構成された各トランジスタの電流駆動力が全て又は一部異なって実現できれば表１又は表３に記載されているように３ビット又は２ビット貯蔵が可能である。トランジスタによって駆動される電流Ｉは下の式１を満足する。
【００５７】
［式１］
Ｉ＝（１／Ｌｅｆｆ）Ｋ（ＶＧ−ＶＴ）
【００５８】
前述した式中Ｌｅｆｆは、実効チャネル長さであり、Ｋは整数であり、ＶＧはゲート電圧であり、ＶＴはスレッショルド電圧である。
【００５９】
Ｌｅｆｆは、ゲート電極の幅に影響を受け、ＶＴはトンネリング絶縁膜の厚さに影響を受ける。
【００６０】
従って、各コントロールゲート２０，３０，４０の幅を全て異にして図２及び図３に示されているマルチビット不揮発性メモリセルを実現すれば、表１に記載されているように３ビット又は２ビット貯蔵が可能である。これは、半導体ボディー１４の幅と高さとを異にし、両側壁コントロールゲート２０，３０の高さを異なる方式などに容易に実現できる。
【００６１】
また、基板１０の主面が｛１００｝結晶面を有する場合、両側壁１４Ｓは｛１１１｝傾斜面を、上面１４Ｔは｛１００｝傾斜面を有することができ、この場合半導体ボディー１４の側壁１４Ｓに形成されるトンネリング絶縁膜と上面１４Ｔに形成されるトンネリング絶縁膜の厚さを異なるものにすることができる。従って、側壁１４Ｓと上面１４Ｔに形成される電荷蓄積領域を構成するトンネリング絶縁膜の厚さを異なるものにし、両側壁コントロールゲート２０，３０の高さを異なるものにすることによって、電流駆動力が相異なる三つのトランジスタを形成すれば、表１に記載されているように３ビット又は２ビット貯蔵が可能である。
【００６２】
また、半導体ボディー１４の幅と高さとを異なるものにして側壁コントロールゲート２０，３０と上面コントロールゲート４０の電流駆動力が異なるようにするか、或いは半導体ボディー１４の側壁１４Ｓに形成されるトンネリング絶縁膜と上面１４Ｔに形成されるトンネリング絶縁膜の厚さを異なるものにして側壁コントロールゲート２０，３０と上面コントロールゲート４０の電流駆動力が異なるようにすれば、表３に記載されているように６レベルの電流検出を通じた２ビット貯蔵が可能である。
【００６３】
側壁コントロールゲート２０，３０の上面には、その上に形成される上面コントロールゲート４０との絶縁のための絶縁膜３５がさらに形成されている。絶縁膜３５は、酸化膜でありうる。側壁コントロールゲート２０，３０は、図３に示されたように、スペーサ形態に形成されることもでき、導電膜をパターニングして所定パターンに形成することもでき、セルアレイでは３次元半導体ボディー１４が隣接して配列される場合、隣接する３次元半導体ボディー１４の側壁によって限定されるトレンチを埋め込むダマシン配線形態に形成されることができ、これについてはセルアレイの説明の際に詳述する。
【００６４】
上面コントロールゲート４０は、側壁コントロールゲート２０，３０に個別電圧を印加するワードラインに連結するためのコンタクトが形成される空間を提供するための開口部４０ａが形成されている。
【００６５】
コントロールゲート２０，３０，４０は、導電性ポリシリコン膜、Ｗ、Ｐｔ又はＡｌのような金属膜、ＴｉＮのような金属窒化物膜又はＣｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔのような耐火性金属から得られる金属シリサイド膜、又はこれらの積層膜より成ることができる。例えば、コントロールゲート２０，３０，４０は、導電性ポリシリコン膜と金属シリサイド膜とを順に積層して形成するか、或いは導電性ポリシリコン膜と金属膜とを順に積層して形成することもできる。現在広く使用されている導電性ポリシリコン膜は、ＳｉＨ２Ｃｌ２とＰＨ３ガスを使用してＬＰＣＶＤに形成する。
【００６６】
ソース／ドレーン領域４７，４８を形成しようとする不揮発性メモリセルのタイプによってｎ型又はｐ型の不純物にドーピングされている。また、浅くイオン注入された低濃度イオン注入領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ＬＤＤ）と深くイオン注入された高濃度イオン注入領域とを含むこともできる。ＬＤＤ領域を含むことによって、高い電圧を印加しても降伏（ｂｒｅａｋｄｏｗｎ）が発生することを効果的に抑制できる。また、高濃度イオン注入領域とＬＤＤ領域の下部に隣接してこれら領域と反対導電型の不純物にドーピングされて形成されたハロー（ｈａｌｏ）領域をさらに含むことが好ましい。ハロー領域をさらに含むことによってプログラム動作時に熱電子をより効果的に誘起できる。
【００６７】
前述した動作方式のように、本発明の第１の実施形態によるマルチビット不揮発性メモリセルの動作は次のように進行される。
【００６８】
先ず、プログラム動作時には、コントロールゲート２０，３０，４０のうち選択されたゲートに５Ｖ〜１０Ｖ、例えば７Ｖを印加し、ドレーン領域４８には３Ｖ〜６Ｖ、例えば６Ｖの電圧を印加し、ソース領域４７、基板１０及び残り非選択されたゲートには接地電圧を印加する。その結果、ソース領域４７とドレーン領域４８との間の飽和領域のチャネルから発生する熱電子が電荷蓄積領域１６のトンネリング絶縁膜を通過して電荷トラップ膜又はフローティングゲートに蓄積されて選択されたトランジスタのスレッショルド電圧をシフトさせる。すなわち、プログラムはＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式によって進行される。
【００６９】
消去動作時には、コントロールゲート２０，３０，４０のうち選択されたゲートに１０Ｖ〜２０Ｖ、例えば１７Ｖの電圧が印加され、残り領域には接地電圧が印加される。そうすることによって電荷蓄積領域１６の電荷トラップ膜又はフローティングゲートに蓄積されている電子がコントロールゲートに印加された電圧に誘導されたＦ−Ｎトンネリングによってトンネリング絶縁膜を通じて半導体ボディー１４に放出される。
【００７０】
読み取り動作時には、メモリセルを構成するトランジスタがプログラムされる前に有していた特定スレッショルド電圧よりは高く、プログラムされたトランジスタのスレッショルド電圧よりは低い読み取り電圧Ｖｒｅａｄ、例えば１Ｖ〜２Ｖを当該コントロールゲート１０，２０，３０に印加し、ソース４７には接地電圧を、ドレーン４８には０．４Ｖ〜１Ｖ程度の適正バイアス電圧を印加して誘起されるドレーン電流を検出することによって、電子の蓄積可否を感知して貯蔵されたデータを読取る。
【００７１】
図４は、本発明の第２の実施形態によるマルチビット不揮発性メモリセルの断面図である。図４を参照すれば、第２の実施形態は第１の実施形態と総じて同一であるが、第１の実施形態と異なる点は、半導体ボディー１４がバルクシリコン基板より成らずＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の埋没酸化膜１３の上部に形成されたシリコン層より成るという点において差異がある。図４において、第１の実施形態でと同一な参照符号は同一部材を示し、これらについての詳細な説明は省略する。
【００７２】
ＳＯＩ基板を使用する場合、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）特性を向上させることに有利である。ＳＯＩ基板としては、接合法又はＳＩＭＯＸ法によって形成された基板のいずれかのことでも可能である。半導体ボディー１４は、図面に示されたように、ＳＯＩシリコン層のみより成ることもでき、パターニングされたＳＯＩシリコン層より成ったシリコンピン（図示せず）とその上に選択的エピタキシャル成長によって形成されたエピタキシー層（図示せず）より成ることもできる。この場合、エピタキシー層は、Ｓｉ、Ｇｅ、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）又はＳｉ１−ｘ−ｙＧｅｘＣｙ（０＜ｘ＜１、０＜ｙ＜１）、ＧａＡｓ、ＩｎＳｂ、ＧａＰ又はこれらの調合で形成できるが、これに制限されない。
【００７３】
図５は、本発明の実施形態によるマルチビット不揮発性メモリセルより成った半導体素子のセルアレイの一部等価回路図である。
【００７４】
図５を参照すれば、不揮発性半導体素子のセルアレイは、マトリックス形態に配置された複数のマルチビット不揮発性メモリセルを含む。単位セルは、横方向に配列された複数のワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｍと縦方向に配列された複数のビットラインＢＬ０，ＢＬ１，ＢＬ２，・・・，ＢＬｎの交差点に位置する。各メモリセル別に３個のトランジスタを含むため各単位セルを限定するワードラインはそれぞれ三つのワードラインＷＬａ，ＷＬｂ，ＷＬｃを含む。従って、図５のセルアレイ内には、ｍ×ｎ個のセルが存在する。また、本発明のセルアレイ内には、横方向に配列された共通ソースラインＣＳＬを含む。二つ単位セルが一つの共通ソースラインＣＳＬを有し、共通ソースラインＣＳＬを基準に二つ単位セルの構造が対称に配列される。すなわち、単位セルの対がソースを共有することによって不揮発性メモリアレイの全体サイズを効果的に縮小させうる。
【００７５】
図６は、図５の等価回路図を実現するためのレイアウト図であり、図７Ａは、図６のＡ−Ａ’線に沿って切った断面図であり、図７Ｂは、Ｂ−Ｂ’線に沿って切った断面図で第１の実施形態によるセルから構成された場合を示す断面図である。以下、レイアウト図とセルアレイの説明時前のマルチビット不揮発性メモリセルの説明と重複される部分はメモリセルの説明に代わりをし、セルアレイ要部構成と関連された部分を重点説明するようにする。
【００７６】
図６〜図７Ｂを参照すれば、不揮発性半導体素子のセルアレイは、３次元半導体ボディー１４より成った活性領域に形成される。半導体ボディー１４は、基板１０内の素子分離領域１２によって限定される。一方向、例えば横方向に延長されて平行に形成された複数の３次元半導体ボディー１４と一方向と垂直な方向、例えば縦方向に延長されて形成された複数の３次元半導体ボディー１４が垂直交差し、互いに連結されて成されたグリッド形態に形成される。
【００７７】
３次元チャネル１５は、一方向に延長された３次元半導体ボディー１４の周りに沿って３次元半導体ボディー１４の表面から所定深さまで形成される。
【００７８】
電荷蓄積領域１６は、３次元チャネル１５を取り囲むように形成される。
【００７９】
側壁コントロールゲート２０，３０は、一方向と平行な３次元半導体ボディー１４の両側壁に整列されて形成される。メモリの説明時に言及したように、スペーサ形態又は単純パターニング形態に形成されることもできるが、図６〜図７Ｂに示されたように、３次元半導体ボディー１４が隣接して並んで配列される場合、隣接する３次元半導体ボディー１４の側壁によって限定されるトレンチＴを埋め込むダマシン配線形態に形成されることが平坦化観点で有利なことができる。上面コントロールゲート４０は、側壁コントロールゲート２０，３０の上面に形成された絶縁膜３５によって側壁コントロールゲート２０，３０と絶縁される。上面コントロールゲート４０は、側壁コントロールゲート２０，３０とオーバーラップされて他方向、例えば縦方向に延長されて形成される。
【００８０】
コントロールゲート２０，３０，４０は、図５に示されている各ワードラインＷＬａ，ＷＬｂ，ＷＬｃに連結される。従って、上面コントロールゲート４０は、側壁コントロールゲート２０，３０に個別電圧を印加するワードラインに連結するためのコンタクト６０が形成される空間を提供するための開口部４０ａが形成されている。この際、開口部は一つの上面コントロールゲート４０に沿って、すなわち縦方向に沿ってジグザグ形態に配列されることがワードラインの最適化された配列に適する。
【００８１】
上面コントロールゲート４０の上部には層間絶縁膜５０が形成される。側壁コントロールゲート２０，３０は、層間絶縁膜５０及び絶縁膜３５を貫通して形成されたコンタクト６０を通じて対応するワードラインと連結される。一方、上面コントロールゲート４０は、セルアレイ外郭に配列された一つのコンタクト６０を通じて上部配線と連結される。
【００８２】
ソース／ドレーン領域４７，４８は、形成しようとする不揮発性メモリセルのタイプによってｎ型又はｐ型の不純物にドーピングされており、浅くイオン注入された低濃度イオン注入領域（ＬＤＤ）４２と深くイオン注入された高濃度イオン注入領域４４及びハロー領域４６とを含むことができる。この際、コントロールゲート２０，３０，４０の側壁にはスペーサＳをさらに備えることもできる。
【００８３】
メモリセルアレイでは、不揮発性メモリセルは対から構成され、不揮発性メモリセルの対はソース４７を共有する。従って、不揮発性メモリセルアレイの全体サイズを効果的に縮小させうる。ソース４７は、グリッド形態の３次元半導体ボディー１４の交差点に形成される。
【００８４】
図面符号７０は、ビットラインコンタクトを示す。
【００８５】
以下、図８〜図１２を参照して、図７Ａ及び図７Ｂに示されているメモリセルアレイの製造方法を説明する。
【００８６】
図８を参照すれば、先ず基板１０を準備する。基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ又はＩｎＰより成った群から選択される一つ以上の半導体材料より成ることができる。基板１０は、上面が｛１００｝結晶面を有するシリコン基板より成ることができる。
【００８７】
通常の素子分離領域１２を限定する工程及び３次元半導体ボディー１４を限定する工程を通じて半導体ボディー１４を形成する。
【００８８】
３次元半導体ボディー１４は、基板１０の主面について垂直である両側壁１４Ｓと、基板１０の主面に平行な上面１４Ｔを有する。メモリセルアレイの場合には、半導体ボディー１４によってトレンチが限定される。
【００８９】
３次元半導体ボディー１４は、バルクシリコン基板又はＳＯＩ基板のシリコン層をエッチングして形成できる。また、素子分離領域１２の間に素子分離領域１２の高さと同一又は低い高さにバルクシリコンピンを形成した後、その上にエピタキシャル成長工程を進行してメサ形態に突出されたエピタキシー層を形成することによって３次元半導体ボディー１４を形成できる。
【００９０】
半導体ボディー１４を形成するために、例えばＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｉ）、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＲＰＣＶＤ（Ｒｅｄｕｃｅｄ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＲＴＣＶＤ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）のような選択的エピタキシャル成長技術を用いることができる。説明の便宜上、本発明の一実施形態ではＲＰＣＶＤ方法を用いる。
【００９１】
選択的エピタキシャル成長方法によって半導体ボディー１４を形成することにおいて、ＳｉソースとしてＳｉ２Ｈ６、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などを使用できる。ＧｅソースとしてＧｅＨ４を使用できる。ＣソースとしてＣ２Ｈ６、ＣＨ３ＳｉＨ３などを使用できる。
【００９２】
選択的エピタキシャル成長特性を向上させるためにソースガスにＨＣｌ又はＣｌ２のようなガスを添加できる。ソースガスにＨＣｌ又はＣｌ２ガスを添加すれば、酸化膜又は窒化膜がある領域では、エピタキシャル成長層が形成されず半導体層、例えばＳｉ層が現れた領域でのみエピタキシャル成長層が形成される選択的エピタキシャル成長が可能である。
【００９３】
詳細に説明すれば、Ｓｉ層の半導体ボディー１４を形成する場合温度は、７００℃〜９００℃、圧力は１０Ｔｏｒｒ〜２０Ｔｏｒｒで結晶成長を進行する。この際、ソースガスＳｉＨ２Ｃｌ２を１００ｓｃｃｍ〜２００ｓｃｃｍに供給する。ここにＨＣｌを０ｓｃｃｍ〜１００ｓｃｃｍ、Ｂ２Ｈ６を０ｓｃｃｍ〜１００ｓｃｃｍ、ＰＨ３を０ｓｃｃｍ〜１００ｓｃｃｍに添加できる。この際、キャリヤガスとしてＨ２を１０ｓｌｍ〜３５ｓｌｍに供給できる。Ｓｉ１−ｘＧｅｘ層の半導体ボディー１４を形成する場合、温度は５００℃〜７５０℃、圧力は１０Ｔｏｒｒ〜２０Ｔｏｒｒで結晶成長を進行する。この際、ソースガスＳｉＨ２Ｃｌ２を１００ｓｃｃｍ〜２００ｓｃｃｍに、ＧｅＨ４を５０ｓｃｃｍ〜２００ｓｃｃｍに供給する。ここにＨＣｌを０ｓｃｃｍ〜１００ｓｃｃｍに、Ｂ２Ｈ６を０ｓｃｃｍ〜１００ｓｃｃｍ、ＰＨ３を０ｓｃｃｍ〜１００ｓｃｃｍに添加できる。この際、キャリヤガスとしてＨ２を１０ｓｌｍ〜３５ｓｌｍに供給できる。Ｓｉ１−ｘＣｘ層の半導体ボディー１４を形成する場合、温度は６５０℃〜８５０℃、圧力は１０Ｔｏｒｒ〜２０Ｔｏｒｒで結晶成長を進行する。この際、ソースガスＳｉＨ２Ｃｌ２を１００ｓｃｃｍ〜２００ｓｃｃｍに、ＣＨ３ＳｉＨ３を５ｓｃｃｍ〜５０ｓｃｃｍに供給する。ここにＨＣｌを０ｓｃｃｍ〜１００ｓｃｃｍに、Ｂ２Ｈ６を０ｓｃｃｍ〜１００ｓｃｃｍに、ＰＨ３を０ｓｃｃｍ〜１００ｓｃｃｍに添加できる。この際、キャリヤガスとしてＨ２を１０ｓｌｍ〜３５ｓｌｍに供給できる。また、半導体ボディー１４は、相異なるバンドギャップを有する複数の半導体層で形成されることもできる。例えば、半導体ボディー１４を形成するために半導体ピン（図示せず）上にＳｉＧｅ層を選択的エピタキシャル成長方法によって先ず形成し、その上にＳｉ層を成長させることもできる。又はチャネル１５が形成されるべき部分のみバルク半導体層をパターニングして形成し、残りソース／ドレーン領域４７，４８が形成される部分はエピタキシー層、蒸着成長された半導体層、局部配線などに形成することもできる。
【００９４】
ソース／ドレーン領域４７，４８をエピタキシー層に形成して半導体ボディー１４を完成する方法は、本出願の譲受人に共同譲渡された韓国特許出願第２００４−０００８１４８号に十分に開示されており、この出願の内容は本明細書に十分に開示されたように援用されて統合される。
【００９５】
半導体層又は局部配線によって半導体ボディー１４を完成する方法は、本出願の譲受人に共同譲渡された韓国特許出願第２００４−００１０４７２号及び韓国特許出願第２００４−００５８２５７号に十分に開示されており、この出願の内容は本明細書に十分に開示されたように援用されて統合される。
【００９６】
また、チャネル１５が形成される領域は、交互型位相反転マスクを使用することが小さいピッチを有する半導体ボディー１４の形成により適することができる。これは、本出願の譲受人に共同譲渡された韓国特許出願第２００４−００７３０８１号に十分に開示されており、この出願の内容は本明細書に十分に開示されたように援用されて統合される。図９を参照すれば、必要に応じて半導体ボディー１４内に不純物をイオン注入してＶｔｈ調節のためのチャネル１５のドーピングを行う。その後、半導体ボディー１４の表面上に電荷蓄積領域１６を形成する。電荷蓄積領域１６は、トンネリング絶縁膜、電荷トラップ膜、ブロッキング絶縁膜の積層構造より成ったフローティングトラップ構造又はトンネリング絶縁膜、フローティングゲート及びゲート間絶縁膜の積層構造より成ったフローティングゲート構造に形成できる。トンネリング絶縁膜は、半導体ボディー１４の表面から湿式酸化、ＨＣｌ酸化、混合ガスを使用する酸化方法によって所望の膜質を成長させて得られることができる。又は、トンネリング絶縁膜を形成するためにＣＶＤ又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を用いることもできる。例えば、トンネリング絶縁膜は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ又はＧｅｘＳｉｙＯｚより成ることもでき、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケート又はこれらの調合膜のような高誘電率物質より成ることもできる。また、トンネリング絶縁膜は、例示された膜質のうちから２種以上の選択された物質を複数層に積層して構成されることもできる。次いで、トンネリング絶縁膜上に電荷トラップ膜又はフローティングゲートを形成する。電荷トラップ膜は、窒化法（ｎｉｔｒｉｄａｔｉｏｎ）を使用して窒化膜（Ｓｉ３Ｎ４）を積層することによって形成できる。フローティングゲートは、ＣＶＤなどによってｎ＋ポリシリコン、ｐ＋ポリシリコン、仕事関数を変えることができるＳｉＧｅ、金属物質などを蒸着して形成できる。続けて、ブロッキング膜又はゲート間絶縁膜を形成する。ブロッキング膜又はゲート間絶縁膜はトンネリング絶縁膜と同一な方法に形成する。一般に、ブロッキング膜又はゲート間絶縁膜はトンネリング絶縁膜より多少厚く形成する。
【００９７】
図１０を参照すれば、電荷充電領域１５上に導電層を形成し、これを平坦化して側壁コントロールゲート２０，３０を形成する。導電層は導電性ポリシリコン膜、金属膜、金属窒化物膜又は金属シリサイド膜又はこれらの調合膜より成ることができる。主にＬＰＣＶＤ方法を通じて形成する。この際、３次元半導体ボディー１４によって限定されるトレンチ領域を全て埋め込ませるためには導電層の蒸着厚さは、トレンチの２倍以上になる厚さに形成する。蒸着された導電層をＨＢｒ、Ｃｌ２、ＣＣｌＦ３、ＣＣｌ４、ＮＦ３、ＳＦ６などのエッチングガスを使用するプラズマエッチング装備を使用するエッチバック工程又は化学機械的ポリッシング工程を進行して平坦化する。その結果、３次元半導体ボディー１４の側壁に整列され、まだは隣接セルと分離されない側壁コントロールゲート２０，３０が形成される。図１１を参照すれば、側壁コントロールゲート２０，３０の上部に絶縁膜３５を形成する。側壁コントロールゲート２０，３０が形成された結果物について酸化工程を実施して側壁コントロールゲート２０，３０の上部に酸化膜を形成することによって絶縁膜３５を形成できる。続けて、絶縁膜３５が形成された結果物の全面に導電層を形成し、これをパターニングして上面コントロールゲート４０を形成する。上面コントロールゲート４０は、共通ソースラインＣＳＬと平行に共通ソース領域４７及びドレーン領域４８が形成される領域を露出させるようにパターニングされる。上面コントロールゲート４０のパターニング時の下部の側壁コントロールゲート２０，３０もセル別に分離される。上面コントロールゲート４０を形成する導電層は、側壁コントロールゲート２０，３０と同様にポリシリコン膜、金属膜、金属窒化物膜又は金属シリサイド膜又はこれらの調合膜より成ることができ、主にＬＰＣＶＤ方法を通じて形成する。
【００９８】
図１２を参照すれば、コントロールゲート２０，３０，４０の側壁にスペーサ（図示せず）を形成し、ソース／ドレーン領域４７，４８の形成のためのイオン注入工程及びアニーリング工程を実施する。必要に応じては通常の方法にサリサイド（ｓａｌｉｃｉｄｅ）工程を行って上面コントロールゲート４０及びソース／ドレーン領域４７，４８の上面にＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの金属シリサイド層を形成することもできる。
【００９９】
続けて、層間絶縁膜５０を形成し、側壁コントロールゲート２０，３０及び上面コントロールゲート４０と接触するコンタクト６０を形成する。以後工程は、通常の半導体素子製造工程によって進行してマルチビット不揮発性メモリセルアレイを備える半導体素子を完成する。
【０１００】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【０１０１】
本発明は、高集積半導体素子及びその製造方法に適用されうる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの等価回路図である。
【図２】本発明の第１の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの斜視図である。
【図３】図２のＩＩＩ−ＩＩＩ’線に沿って切った断面図である。
【図４】本発明の第２の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの断面図である。
【図５】本発明の実施形態によるマルチビット不揮発性メモリセルより成った半導体素子のセルアレイの一部等価回路図である。
【図６】図５の等価回路図を実現するためのレイアウト図である。
【図７Ａ】図６のＡ−Ａ’線に沿って切った断面図である。
【図７Ｂ】Ｂ−Ｂ’線に沿って切った断面図である。
【図８】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図９】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図１０】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図１１】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図１２】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【符号の説明】
【０１０３】
ＣＧ１，ＣＧ２，・・・，ＣＧｎ：コントロールゲート
ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎ：電荷蓄積領域
ＣＶ１，ＣＶ２，・・・，ＣＶｎ：コントロール電圧
Ｄ：ドレーン
Ｉ１，Ｉ２，・・・，Ｉｎ：電流
Ｓ：ソース
Ｔ１，Ｔ２，・・・，Ｔｎ：トランジスタ
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法に係り、より詳しくは、マルチビット不揮発性メモリセルを備える半導体素子及びこの製造方法に関する。
【背景技術】
【０００２】
電源の供給が中断されても記憶した情報をそのまま維持する不揮発性メモリ素子のうちメモリセルの記録及び消去を電気的方法に行うことができ、メモリセルの消去を一斉に行うことができるフラッシュＥＥＰＲＯＭについての需要が急増している。ひいて、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト要求もまた増大している。このような要求に応えるためにマルチビットトランジスタより成ったフラッシュＥＥＰＲＯＭが開発された。
【０００３】
最近まで開発されたマルチビットトランジスタは、多段階のスレッショルド電圧レベルを設定し、それぞれのスレッショルド電圧レベルがそれぞれの異なる状態を表現する。ところで、フラッシュＥＥＰＲＯＭに多段階のスレッショルド電圧レベルを設定するためには、初期消去処理を実行し、全てのメモリセルのスレッショルド電圧を最小スレッショルド電圧以下にする必要がある。その後に、所定の書き取り作業順序に応じてそれぞれのメモリセルのスレッショルド電圧をそれぞれの目標スレッショルド電圧にまで立上らせなければならない。従って、書き取り作業前に常にフィードバックが必要であり、記録は相当な時間がかかる。
【０００４】
また、この多段階スレッショルド電圧法を用いれば、動作許容ウィンドウが狭くなる。これは、各状態の許容幅が狭くなることである。このために製作したチップの良品率が低下され、品質も低下される。もし動作許容ウィンドウを広めるために動作電圧を高めれば、信頼性の低下をもたらし、メモリセルの間の干渉も増大させるのでこれもまた好ましくない。
【特許文献１】米国特許第６，３０６，７０８号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の技術的課題は、安定的な動作が可能なマルチビット不揮発性メモリセルを備える不揮発性半導体素子を提供するところにある。
【０００６】
本発明の他の技術的課題は、マルチビット不揮発性メモリセルを備える不揮発性半導体素子の製造方法を提供するところにある。
【０００７】
本発明の技術的課題は、以上で言及した技術的課題に制限されなく、言及されないさらに他の技術的課題は下記から当業者に明確に理解できることである。
【課題を解決するための手段】
【０００８】
前述した技術的課題を達成するための本発明の一実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子は、ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結される。
【０００９】
前述した技術的課題を達成するための本発明の他の実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子は、基板上に一方向に延長されて形成された半導体ボディーと、半導体ボディーの周りに沿って半導体ボディー内に形成されたチャネル領域と、チャネル領域上に形成された電荷蓄積領域と、電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲートと、複数のコントロールゲートの両側に整列されて半導体ボディー内に形成されたソース及びドレーン領域を備えるマルチビット不揮発性メモリ単位セルと、を含む。
【００１０】
前述した技術的課題を達成するための本発明のさらに他の実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子は、一方向に延長されて形成された複数の平行な半導体ボディーと一方向と垂直な他方向に延長されて形成された複数の平行な半導体ボディーが互いに連結されて成されたグリッド形態の半導体ボディーと、一方向に延長されて形成された半導体ボディーの周りに沿って半導体ボディーの一部領域内に形成されたチャネル領域と、チャネル領域上に形成された電荷蓄積領域と、電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲートと、複数のコントロールゲートの両側に整列されて半導体ボディー内に形成されたソース及びドレーン領域と、をそれぞれ備えるマルチビット不揮発性メモリ単位セルの対と、を含み、単位セルの対は、ソース領域を共有し、ソース領域はグリッドの交差点に形成されるメモリセルアレイを含む。
【００１１】
前述した他の技術的課題を達成するための本発明の一実施形態によるマルチビット不揮発性メモリセルを含む不揮発性半導体素子の製造方法は、基板上に一方向に延長されて形成された半導体ボディーを形成する段階と、半導体ボディーの周りに沿って半導体ボディー内にチャネル領域を形成する段階と、チャネル領域上に電荷蓄積領域を形成する段階と、電荷蓄積領域上に独立的に電圧が印加される複数のコントロールゲートを形成する段階と、半導体ボディー内に複数のコントロールゲートの両側に整列されたソース及びドレーン領域を形成する段階と、を含む。
【発明の効果】
【００１２】
本発明に従うマルチビット不揮発性メモリセルは、フラッシュＥＥＰＲＯＭの高集積化及びメガバイト当たり低コスト化を効果的に達成できる。
【００１３】
また、本発明に従うマルチビット不揮発性メモリセルは、単一ビット不揮発性メモリセルと同一な動作許容ウィンドウを有するため半導体素子の信頼性をそのまま維持でき、これを含む半導体素子の収率を従来と同一に維持できる。
【発明を実施するための最良の形態】
【００１４】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。従って、以下の実施形態において、よく知られた工程段階、よく知られた素子構造及びよく知られた技術は、本発明が曖昧に解釈されることを避けるために具体的に説明しない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。ひいては、ここに説明され、例示される各実施形態はそれの相補的な実施形態も含む。
【００１５】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１６】
図１は、本発明の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの等価回路図である。
【００１７】
図１に示されたように、本発明に従う半導体素子を構成するマルチビット不揮発性メモリセルは、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎが並列に連結されて一つの単位セルを構成する。
【００１８】
具体的に、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎは、それぞれのコントロールゲートＣＧ１，ＣＧ２，・・・，ＣＧｎとその下部の電荷蓄積領域ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎより成る。電荷蓄積領域ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎは、ＯＮＯ構造に代表されるトンネリング絶縁膜、電荷トラップ膜、ブロッキング膜より成ったフローティングトラップ構造又はトンネリング絶縁膜、フローティングゲート及びゲート間絶縁膜より成ったフローティングゲート構造より成ることができる。
【００１９】
そして、複数のトランジスタＴ１，Ｔ２，・・・，ＴｎのソースＳ及びドレーンＤの領域はそれぞれ並列連結される。それぞれのコントロールゲートＣＧ１，ＣＧ２，・・・，ＣＧｎは、それぞれのコントロール電圧ＣＶ１，ＣＶ２，・・・，ＣＶｎに連結される。従って、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎ別に電荷蓄積領域ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎ、例えばフローティングゲート又は電荷トラップ膜に電荷を蓄積できる。電荷蓄積によって複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎ別にスレッショルド電圧シフトにならせて各トランジスタＴ１，Ｔ２，・・・，Ｔｎ別にプログラムすることが可能である。従って、複数のトランジスタＴ１，Ｔ２，・・・，Ｔｎ別に駆動する電流Ｉ１，Ｉ２，・・・，Ｉｎが異なれば２ビット以上ｎビット以下の貯蔵が可能になる。
【００２０】
複数のトランジスタが３個である場合Ｔ１，Ｔ２，Ｔ３を例に取って３ビットデータ貯蔵方式を説明する。
【００２１】
先ず、プログラムは、選択されたトランジスタＴ１，Ｔ２又はＴ３のドレーンＤとソースＳとの間に飽和されたチャネル領域が形成されるようにして熱電子が選択された電荷蓄積領域ＣＳＲ１，ＣＳＲ２又はＣＳＲ３に蓄積されるようにするＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式によって選択されたトランジスタＴ１，Ｔ２又はＴ３のスレッショルド電圧がシフトされるようにする。従って、プログラム時には、ドレーンＤには３Ｖ〜６Ｖ、例えば６Ｖの電圧が選択されたコントロールゲートＣＧ１，ＣＧ２又はＣＧ３には５Ｖ〜１０Ｖ、例えば７Ｖの電圧を印加し、ソースＳとメモリセルが形成される基板には、接地電圧を印加できる。各トランジスタＴ１，Ｔ２，Ｔ３がプログラムされた場合を“オン（ｏｎ）”、プログラムされない場合を“オフ（ｏｆｆ）”と記述する。
【００２２】
このようにプログラムされた各トランジスタＴ１，Ｔ２，Ｔ３の読み取り動作時には、各トランジスタＴ１，Ｔ２，Ｔ３がプログラムされる前に有していた特定スレッショルド電圧よりは高く、プログラムされたトランジスタＴ１，Ｔ２又はＴ３のスレッショルド電圧よりは低い読み取り電圧ＶｒｅａｄをコントロールゲートＣＧ１，ＣＧ２，ＣＧ３に印加し、ソースＳには接地電圧をドレーンＤには、適正バイアス電圧を印加する。例えば、コントロールゲートＣＧ１，ＣＧ２，ＣＧ３には、１Ｖ〜２Ｖ程度の電圧を印加し、ドレーン２１９には、０．４Ｖ〜１Ｖ程度の電圧を印加できる。電荷蓄積領域ＣＳＲ１，ＣＳＲ２又はＣＳＲ３に電荷が蓄積されてスレッショルド電圧がシフトされた場合、すなわちプログラム“オン（ｏｎ）”された場合には、ドレーンＤとソースＳとの間にチャネルが誘起されず電流が流れない。一方、電荷蓄積領域ＣＳＲ１，ＣＳＲ２又はＣＳＲ３に電荷が蓄積されない場合、すなわちプログラム“オフ（ｏｆｆ）”された場合にはドレーンＤとソースＳとの間にチャネルが誘起されて電流が流れる。
【００２３】
プログラム“オフ（ｏｆｆ）”されたトランジスタＴ１，Ｔ２，Ｔ３によって誘起される電流のサイズをそれぞれＩ１，Ｉ２，Ｉ３であれば、下の表１のようにデータを貯蔵することが可能になる。
【００２４】
【表１】
【００２５】
すなわち、複数のトランジスタＴ１，Ｔ２，Ｔ３のスレッショルド電圧シフトの可否によって読み取り動作時ドレーンＤの領域に検出される電流がＩｃｅｌｌ＿０〜Ｉｃｅｌｌ＿７の８レベルに検出できる。従って、８レベルのドレーン電流別に論理回路を使用して０００，００１，０１０，０１１，１００，１０１，１１０又は１１１のデータを出力させることができる。また、８レベルの電流のうち任意の４レベルの電流を選択して００，０１，１０，１１のデータを出力させることもできる。
【００２６】
一方、プログラムオフ（ｏｆｆ）されたトランジスタＴ１，Ｔ２，Ｔ３によって誘起される電流のサイズがＩ１＝Ｉ２＝Ｉ３である関係が成り立たれる場合には、下の表のような動作方式が可能になる。
【００２７】
【表２】
【００２８】
すなわち、複数のトランジスタＴ１，Ｔ２，Ｔ３のスレッショルド電圧シフトの可否によって読み取り動作時ドレーンＤの領域に検出される電流がＩｃｅｌｌ＿０〜Ｉｃｅｌｌ＿３の４レベルに検出できる。従って、４レベルのドレーン電流別に論理回路を使用して００，０１，１０，１１のデータを出力させることもできる。
【００２９】
また、３個のトランジスタＴ１，Ｔ２，Ｔ３のうちプログラム“オフ（ｏｆｆ）”された２個のトランジスタによって誘起される電流が同一であり、残り一つが異なる場合には、次の表３のような動作が可能である。下の表３は、Ｉ３とＩ２が同一な場合を仮定したが、Ｉ１，Ｉ２，Ｉ３のうちいずれか二つの電流が同じ場合でも全て適用可能である。
【００３０】
【表３】
【００３１】
すなわち、複数のトランジスタＴ１，Ｔ２，Ｔ３のスレッショルド電圧シフトの可否によって読み取り動作時ドレーンＤの領域に検出される電流がＩｃｅｌｌ＿０〜Ｉｃｅｌｌ＿５の６レベルに検出できる。従って、６レベルのドレーン電流のうち任意の４レベルの電流を選択して００，０１，１０，１１のデータを出力させることもできる。
【００３２】
図１に示されている等価回路図によるマルチビット不揮発性メモリセルは、平面トランジスタセル又は非平面トランジスタセルに実現できる。平面トランジスタセルの場合には、平面チャネル領域上に互いに独立に駆動される複数のトランジスタが並列に配列された場合を示す。非平面トランジスタセルは、３次元半導体ボディー内に形成された３次元チャネル領域に沿って互いに独立に駆動される複数のトランジスタが並列に配列された場合を示す。半導体素子の高集積化観点でより狭い面積を占める非平面トランジスタセルが競争力があるため、以下の実施形態では３次元半導体ボディーを使用して実現したマルチビット不揮発性メモリセルについて説明する。勿論以下で説明する基本的な思想は、平面トランジスタセルにそのまま適用できることは勿論である。
【００３３】
図２及び図３は、本発明の第１の実施形態によるマルチビット不揮発性メモリセルの斜視図及び断面図である。
【００３４】
図２及び図３を参照すれば、第１の実施形態によるマルチビット不揮発性メモリセルは、基板１０上に形成された３次元チャネル１５、電荷蓄積領域１６、並列連結された第１〜第３のコントロールゲート２０，３０，４０及びソース／ドレーン領域４７，４８より成った３個のトランジスタを含む。
【００３５】
基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ及びＩｎＰより成る群から選択される一つ以上の半導体材料より成ることができる。一般に基板１０の主面は｛１００｝結晶面を有することができる。
【００３６】
３次元チャネル１５は、３次元半導体ボディー１４の周りに沿って３次元半導体ボディー１４の表面から所定深さまで形成される。３次元半導体ボディー１４は、半導体基板１０内に形成されている素子分離領域１２によって限定される。３次元半導体ボディー１４は、素子分離領域１２の上面より高くメサ形態に突出されたバルク半導体層又は素子分離領域１２の間に素子分離領域１２の高さと同一又は低い高さに形成されたバルクシリコンピン（図示せず）上にメサ形態に突出されたエピタキシー層より成ることができる。又はチャネル１５が形成されるべき部分は、パターニングによって形成したバルク半導体層より成り、残りソース／ドレーン領域が形成される部分はエピタキシー層、蒸着成長された半導体層、局部配線などより成ることもできる。
【００３７】
３次元半導体ボディー１４がバルク半導体層から構成される場合には、基板１０と同一な半導体材料より成ることができる。
【００３８】
３次元半導体ボディー１４がエピタキシー層から構成される場合には、Ｓｉ、Ｇｅ、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）又はＳｉ１−ｘ−ｙＧｅｘＣｙ（０＜ｘ＜１、０＜ｙ＜１）、ＧａＡｓ、ＩｎＳｂ、ＧａＰ又はこれらの調合から構成できる。電気的特性を向上させるために３次元半導体ボディー１４は、理想的な単結晶構造（ｓｉｎｇｌｅ ｃｒｙｓｔａｌｌｉｎｅ ｓｔｒｕｃｔｕｒｅ）から構成できる。ＬＣＤ（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）のように相対的に厳格な仕様を要求しない素子の場合には多結晶膜（ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｆｉｌｍ）を使用することもできる。
【００３９】
半導体ボディー１４を構成する物質のストレス特性によってＭＯＳトランジスタチャネル１５内のキャリヤ移動度特性に影響を及ばすことができる。例えば、ｎＭＯＳトランジスタの場合には半導体ボディー１４が引張ストレス（ｔｅｎｓｉｌｅ ｓｔｒｅｓｓ）を有する物質より成る場合、主キャリヤ電子の移動度を向上させうる。一方、ｐＭＯＳトランジスタの場合には、半導体ボディー１４が圧縮ストレスを有する物質より成る場合、主キャリヤであるホールの移動度を向上させうる。
【００４０】
また、半導体ボディー１４は、図面には表示しないが、バンドギャップが相異なる複数の半導体層より成ることもできる。多数の半導体層は、それぞれＳｉ、Ｇｅ、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）又はＳｉ１−ｘ−ｙＧｅｘＣｙ（０＜ｘ＜１、０＜ｙ＜１）、ＧａＡｓ、ＩｎＳｂ、ＧａＰ又はこれらの調合より成ることができる。例えば、二つの半導体層が形成されている場合、半導体ボディー１４の下部層はＳｉＧｅ層から構成し、上部層はＳｉ層から構成できる。この場合には、半導体ボディー１４の内部に形成されるソース／ドレーン領域４７もバンドギャップが相異なる多数の半導体層より成ることができる。
【００４１】
３次元半導体ボディー１４は、基板１０の主面について垂直である両側壁１４Ｓと基板１０の主面に平行な上面１４Ｔから構成できる。基板１０の主面が｛１００｝結晶面を有する場合、両側壁１４Ｓは、｛１１１｝傾斜面を、上面１４Ｔは｛１００｝傾斜面を有することができる。図面に示さないが、場合によっては両側壁１４Ｓと上面１４Ｔとの間にそれぞれ延長されている傾斜面をさらに含むこともできる。
【００４２】
電荷蓄積領域１６は、図面に示されたように、トンネリング絶縁膜、電荷トラップ膜、ブロッキング絶縁膜の積層構造より成ったフローティングトラップ構造より成ることができる。又は、図面には示さないが、トンネリング絶縁膜、フローティングゲート及びゲート間絶縁膜の積層構造より成ったフローティングゲート構造より成ることもできる。
【００４３】
トンネリング絶縁膜は、半導体ボディー１４の上部に形成されて、半導体ボディー１４のチャネル領域１５を取り囲むように形成される。半導体ボディー１４と電荷トラップ膜又はフローティングゲートとの間を電気的に絶縁し、電源が供給されなくてもキャリヤが漏れないように電気的に孤立させて情報を維持させることができる。
【００４４】
トンネリング絶縁膜は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ、ＧｅｘＳｉｙＯｚ又は高誘電率物質などが使用できる。又は、これらの調合物、例えばこの例示された物質のうちから選択された２種以上の物質が順次に積層された構造より成ることができる。
【００４５】
ここで、酸化膜は１０００℃〜１１００℃温度でＯ２ガスを用いた乾式酸化、１０００℃〜１１００℃温度で水蒸気雰囲気を使用する湿式酸化、Ｏ２ガスとＨＣｌガスの混合ガスを使用するＨＣｌ酸化、Ｏ２ガスとＣ２Ｈ３Ｃｌ３ガスの混合ガスを使用する酸化、Ｏ２ガスとＣ２Ｈ２Ｃｌ２ガスの混合ガスを使用する酸化などに形成する。
【００４６】
また、高誘電率物質は、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケート又はこれらの調合膜などを原子層蒸着法に形成する。厚さが縮小するように誘電定数ｋ値が高い物質を使用する必要がある。
【００４７】
トンネリング絶縁膜２５は、５Å〜１００Åの厚さを有するように形成される。好ましくは、５Å〜５０Å厚さを有する。
【００４８】
電荷トラップ膜又はフローティングゲートは、トンネリング絶縁膜上部に形成され、電荷をトラップして情報を貯蔵する役割を果たす。従って、トンネリング絶縁膜の周り部分を取り囲むように形成する。電荷トラップ膜の場合にはトラップされた電荷が電荷トラップ膜内で移動しないためセルを構成するトランジスタ別に分離される必要がない。一方、フローティングゲートの場合には、半導体ボディー１４の両側壁と上面にそれぞれ分離されて形成されることが正確な動作特性を現せることができる。
【００４９】
電荷トラップ膜は、電荷について優れた保持（ｒｅｔｅｎｔｉｏｎ）特性を持った窒化膜（Ｓｉ３Ｎ４）より成ることができる。
【００５０】
フローティングゲートは、ｎ＋ポリシリコン、ｐ＋ポリシリコン、仕事関数を変えることができるＳｉＧｅ、金属物質などより成ることができる。
【００５１】
フローティングゲートは、普通１００Å〜３００Åの厚さに形成でき、電荷トラップ膜は普通１０Å〜２００Åの厚さに形成できる。
【００５２】
ブロッキング絶縁膜は、電荷トラップ膜の上部に形成され、電荷トラップ膜とその上部のコントロールゲート２０，３０，４０との間を電気的に絶縁して電荷トラップ膜にトラップされた電荷がコントロールゲート側に漏れることを防止する。ゲート間絶縁膜は、フローティングゲートの上部に形成され、フローティングゲートとコントロールゲート２０，３０，４０との間を電気的に絶縁する。
【００５３】
ブロッキング絶縁膜又はゲート間絶縁膜は、トンネリング絶縁膜のようにＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ又はＧｅｘＳｉｙＯｚ又は高誘電率物質などが使用できる。ブロッキング絶縁膜の場合には、酸化膜系列の物質が適する。形成方法としては、湿式酸化、ＨＣｌ酸化、混合ガスを使用する酸化方法などを使用できる。ブロッキング絶縁膜又はゲート間絶縁膜は、トンネリング絶縁膜２５よりは多少厚く形成されることが一般的であり、１０Å〜５００Åの厚さ、好ましくは５Å〜１００Åの厚さを有することができる。
【００５４】
電荷蓄積領域１６上に独立的に電圧が印加される三つのコントロールゲート２０，３０，４０が形成され、コントロールゲート２０，３０，４０の両側に整列されて半導体ボディー１４内にソース／ドレーン領域４７，４８が形成されている。コントロールゲートは、側壁１４Ｓに形成された側壁コントロールゲート２０，３０と上面１４Ｔに形成された上面コントロールゲート４０から構成できる。
【００５５】
側壁コントロールゲート２０，３０と上面コントロールゲート４０とから構成された各トランジスタの電流駆動力が全て同一である場合には表２に記載されているように２ビット貯蔵が可能である。
【００５６】
一方、三つのコントロールゲート２０，３０，４０から構成された各トランジスタの電流駆動力が全て又は一部異なって実現できれば表１又は表３に記載されているように３ビット又は２ビット貯蔵が可能である。トランジスタによって駆動される電流Ｉは下の式１を満足する。
【００５７】
［式１］
Ｉ＝（１／Ｌｅｆｆ）Ｋ（ＶＧ−ＶＴ）
【００５８】
前述した式中Ｌｅｆｆは、実効チャネル長さであり、Ｋは整数であり、ＶＧはゲート電圧であり、ＶＴはスレッショルド電圧である。
【００５９】
Ｌｅｆｆは、ゲート電極の幅に影響を受け、ＶＴはトンネリング絶縁膜の厚さに影響を受ける。
【００６０】
従って、各コントロールゲート２０，３０，４０の幅を全て異にして図２及び図３に示されているマルチビット不揮発性メモリセルを実現すれば、表１に記載されているように３ビット又は２ビット貯蔵が可能である。これは、半導体ボディー１４の幅と高さとを異にし、両側壁コントロールゲート２０，３０の高さを異なる方式などに容易に実現できる。
【００６１】
また、基板１０の主面が｛１００｝結晶面を有する場合、両側壁１４Ｓは｛１１１｝傾斜面を、上面１４Ｔは｛１００｝傾斜面を有することができ、この場合半導体ボディー１４の側壁１４Ｓに形成されるトンネリング絶縁膜と上面１４Ｔに形成されるトンネリング絶縁膜の厚さを異なるものにすることができる。従って、側壁１４Ｓと上面１４Ｔに形成される電荷蓄積領域を構成するトンネリング絶縁膜の厚さを異なるものにし、両側壁コントロールゲート２０，３０の高さを異なるものにすることによって、電流駆動力が相異なる三つのトランジスタを形成すれば、表１に記載されているように３ビット又は２ビット貯蔵が可能である。
【００６２】
また、半導体ボディー１４の幅と高さとを異なるものにして側壁コントロールゲート２０，３０と上面コントロールゲート４０の電流駆動力が異なるようにするか、或いは半導体ボディー１４の側壁１４Ｓに形成されるトンネリング絶縁膜と上面１４Ｔに形成されるトンネリング絶縁膜の厚さを異なるものにして側壁コントロールゲート２０，３０と上面コントロールゲート４０の電流駆動力が異なるようにすれば、表３に記載されているように６レベルの電流検出を通じた２ビット貯蔵が可能である。
【００６３】
側壁コントロールゲート２０，３０の上面には、その上に形成される上面コントロールゲート４０との絶縁のための絶縁膜３５がさらに形成されている。絶縁膜３５は、酸化膜でありうる。側壁コントロールゲート２０，３０は、図３に示されたように、スペーサ形態に形成されることもでき、導電膜をパターニングして所定パターンに形成することもでき、セルアレイでは３次元半導体ボディー１４が隣接して配列される場合、隣接する３次元半導体ボディー１４の側壁によって限定されるトレンチを埋め込むダマシン配線形態に形成されることができ、これについてはセルアレイの説明の際に詳述する。
【００６４】
上面コントロールゲート４０は、側壁コントロールゲート２０，３０に個別電圧を印加するワードラインに連結するためのコンタクトが形成される空間を提供するための開口部４０ａが形成されている。
【００６５】
コントロールゲート２０，３０，４０は、導電性ポリシリコン膜、Ｗ、Ｐｔ又はＡｌのような金属膜、ＴｉＮのような金属窒化物膜又はＣｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｐｔのような耐火性金属から得られる金属シリサイド膜、又はこれらの積層膜より成ることができる。例えば、コントロールゲート２０，３０，４０は、導電性ポリシリコン膜と金属シリサイド膜とを順に積層して形成するか、或いは導電性ポリシリコン膜と金属膜とを順に積層して形成することもできる。現在広く使用されている導電性ポリシリコン膜は、ＳｉＨ２Ｃｌ２とＰＨ３ガスを使用してＬＰＣＶＤに形成する。
【００６６】
ソース／ドレーン領域４７，４８を形成しようとする不揮発性メモリセルのタイプによってｎ型又はｐ型の不純物にドーピングされている。また、浅くイオン注入された低濃度イオン注入領域（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ；ＬＤＤ）と深くイオン注入された高濃度イオン注入領域とを含むこともできる。ＬＤＤ領域を含むことによって、高い電圧を印加しても降伏（ｂｒｅａｋｄｏｗｎ）が発生することを効果的に抑制できる。また、高濃度イオン注入領域とＬＤＤ領域の下部に隣接してこれら領域と反対導電型の不純物にドーピングされて形成されたハロー（ｈａｌｏ）領域をさらに含むことが好ましい。ハロー領域をさらに含むことによってプログラム動作時に熱電子をより効果的に誘起できる。
【００６７】
前述した動作方式のように、本発明の第１の実施形態によるマルチビット不揮発性メモリセルの動作は次のように進行される。
【００６８】
先ず、プログラム動作時には、コントロールゲート２０，３０，４０のうち選択されたゲートに５Ｖ〜１０Ｖ、例えば７Ｖを印加し、ドレーン領域４８には３Ｖ〜６Ｖ、例えば６Ｖの電圧を印加し、ソース領域４７、基板１０及び残り非選択されたゲートには接地電圧を印加する。その結果、ソース領域４７とドレーン領域４８との間の飽和領域のチャネルから発生する熱電子が電荷蓄積領域１６のトンネリング絶縁膜を通過して電荷トラップ膜又はフローティングゲートに蓄積されて選択されたトランジスタのスレッショルド電圧をシフトさせる。すなわち、プログラムはＣＨＥＩ（Ｃｈａｎｎｅｌ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ）方式によって進行される。
【００６９】
消去動作時には、コントロールゲート２０，３０，４０のうち選択されたゲートに１０Ｖ〜２０Ｖ、例えば１７Ｖの電圧が印加され、残り領域には接地電圧が印加される。そうすることによって電荷蓄積領域１６の電荷トラップ膜又はフローティングゲートに蓄積されている電子がコントロールゲートに印加された電圧に誘導されたＦ−Ｎトンネリングによってトンネリング絶縁膜を通じて半導体ボディー１４に放出される。
【００７０】
読み取り動作時には、メモリセルを構成するトランジスタがプログラムされる前に有していた特定スレッショルド電圧よりは高く、プログラムされたトランジスタのスレッショルド電圧よりは低い読み取り電圧Ｖｒｅａｄ、例えば１Ｖ〜２Ｖを当該コントロールゲート１０，２０，３０に印加し、ソース４７には接地電圧を、ドレーン４８には０．４Ｖ〜１Ｖ程度の適正バイアス電圧を印加して誘起されるドレーン電流を検出することによって、電子の蓄積可否を感知して貯蔵されたデータを読取る。
【００７１】
図４は、本発明の第２の実施形態によるマルチビット不揮発性メモリセルの断面図である。図４を参照すれば、第２の実施形態は第１の実施形態と総じて同一であるが、第１の実施形態と異なる点は、半導体ボディー１４がバルクシリコン基板より成らずＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）基板の埋没酸化膜１３の上部に形成されたシリコン層より成るという点において差異がある。図４において、第１の実施形態でと同一な参照符号は同一部材を示し、これらについての詳細な説明は省略する。
【００７２】
ＳＯＩ基板を使用する場合、ＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）特性を向上させることに有利である。ＳＯＩ基板としては、接合法又はＳＩＭＯＸ法によって形成された基板のいずれかのことでも可能である。半導体ボディー１４は、図面に示されたように、ＳＯＩシリコン層のみより成ることもでき、パターニングされたＳＯＩシリコン層より成ったシリコンピン（図示せず）とその上に選択的エピタキシャル成長によって形成されたエピタキシー層（図示せず）より成ることもできる。この場合、エピタキシー層は、Ｓｉ、Ｇｅ、Ｓｉ１−ｘＧｅｘ（０＜ｘ＜１）、Ｓｉ１−ｘＣｘ（０＜ｘ＜１）又はＳｉ１−ｘ−ｙＧｅｘＣｙ（０＜ｘ＜１、０＜ｙ＜１）、ＧａＡｓ、ＩｎＳｂ、ＧａＰ又はこれらの調合で形成できるが、これに制限されない。
【００７３】
図５は、本発明の実施形態によるマルチビット不揮発性メモリセルより成った半導体素子のセルアレイの一部等価回路図である。
【００７４】
図５を参照すれば、不揮発性半導体素子のセルアレイは、マトリックス形態に配置された複数のマルチビット不揮発性メモリセルを含む。単位セルは、横方向に配列された複数のワードラインＷＬ０，ＷＬ１，ＷＬ２，・・・，ＷＬｍと縦方向に配列された複数のビットラインＢＬ０，ＢＬ１，ＢＬ２，・・・，ＢＬｎの交差点に位置する。各メモリセル別に３個のトランジスタを含むため各単位セルを限定するワードラインはそれぞれ三つのワードラインＷＬａ，ＷＬｂ，ＷＬｃを含む。従って、図５のセルアレイ内には、ｍ×ｎ個のセルが存在する。また、本発明のセルアレイ内には、横方向に配列された共通ソースラインＣＳＬを含む。二つ単位セルが一つの共通ソースラインＣＳＬを有し、共通ソースラインＣＳＬを基準に二つ単位セルの構造が対称に配列される。すなわち、単位セルの対がソースを共有することによって不揮発性メモリアレイの全体サイズを効果的に縮小させうる。
【００７５】
図６は、図５の等価回路図を実現するためのレイアウト図であり、図７Ａは、図６のＡ−Ａ’線に沿って切った断面図であり、図７Ｂは、Ｂ−Ｂ’線に沿って切った断面図で第１の実施形態によるセルから構成された場合を示す断面図である。以下、レイアウト図とセルアレイの説明時前のマルチビット不揮発性メモリセルの説明と重複される部分はメモリセルの説明に代わりをし、セルアレイ要部構成と関連された部分を重点説明するようにする。
【００７６】
図６〜図７Ｂを参照すれば、不揮発性半導体素子のセルアレイは、３次元半導体ボディー１４より成った活性領域に形成される。半導体ボディー１４は、基板１０内の素子分離領域１２によって限定される。一方向、例えば横方向に延長されて平行に形成された複数の３次元半導体ボディー１４と一方向と垂直な方向、例えば縦方向に延長されて形成された複数の３次元半導体ボディー１４が垂直交差し、互いに連結されて成されたグリッド形態に形成される。
【００７７】
３次元チャネル１５は、一方向に延長された３次元半導体ボディー１４の周りに沿って３次元半導体ボディー１４の表面から所定深さまで形成される。
【００７８】
電荷蓄積領域１６は、３次元チャネル１５を取り囲むように形成される。
【００７９】
側壁コントロールゲート２０，３０は、一方向と平行な３次元半導体ボディー１４の両側壁に整列されて形成される。メモリの説明時に言及したように、スペーサ形態又は単純パターニング形態に形成されることもできるが、図６〜図７Ｂに示されたように、３次元半導体ボディー１４が隣接して並んで配列される場合、隣接する３次元半導体ボディー１４の側壁によって限定されるトレンチＴを埋め込むダマシン配線形態に形成されることが平坦化観点で有利なことができる。上面コントロールゲート４０は、側壁コントロールゲート２０，３０の上面に形成された絶縁膜３５によって側壁コントロールゲート２０，３０と絶縁される。上面コントロールゲート４０は、側壁コントロールゲート２０，３０とオーバーラップされて他方向、例えば縦方向に延長されて形成される。
【００８０】
コントロールゲート２０，３０，４０は、図５に示されている各ワードラインＷＬａ，ＷＬｂ，ＷＬｃに連結される。従って、上面コントロールゲート４０は、側壁コントロールゲート２０，３０に個別電圧を印加するワードラインに連結するためのコンタクト６０が形成される空間を提供するための開口部４０ａが形成されている。この際、開口部は一つの上面コントロールゲート４０に沿って、すなわち縦方向に沿ってジグザグ形態に配列されることがワードラインの最適化された配列に適する。
【００８１】
上面コントロールゲート４０の上部には層間絶縁膜５０が形成される。側壁コントロールゲート２０，３０は、層間絶縁膜５０及び絶縁膜３５を貫通して形成されたコンタクト６０を通じて対応するワードラインと連結される。一方、上面コントロールゲート４０は、セルアレイ外郭に配列された一つのコンタクト６０を通じて上部配線と連結される。
【００８２】
ソース／ドレーン領域４７，４８は、形成しようとする不揮発性メモリセルのタイプによってｎ型又はｐ型の不純物にドーピングされており、浅くイオン注入された低濃度イオン注入領域（ＬＤＤ）４２と深くイオン注入された高濃度イオン注入領域４４及びハロー領域４６とを含むことができる。この際、コントロールゲート２０，３０，４０の側壁にはスペーサＳをさらに備えることもできる。
【００８３】
メモリセルアレイでは、不揮発性メモリセルは対から構成され、不揮発性メモリセルの対はソース４７を共有する。従って、不揮発性メモリセルアレイの全体サイズを効果的に縮小させうる。ソース４７は、グリッド形態の３次元半導体ボディー１４の交差点に形成される。
【００８４】
図面符号７０は、ビットラインコンタクトを示す。
【００８５】
以下、図８〜図１２を参照して、図７Ａ及び図７Ｂに示されているメモリセルアレイの製造方法を説明する。
【００８６】
図８を参照すれば、先ず基板１０を準備する。基板１０は、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＰ、ＧａＡｓ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ又はＩｎＰより成った群から選択される一つ以上の半導体材料より成ることができる。基板１０は、上面が｛１００｝結晶面を有するシリコン基板より成ることができる。
【００８７】
通常の素子分離領域１２を限定する工程及び３次元半導体ボディー１４を限定する工程を通じて半導体ボディー１４を形成する。
【００８８】
３次元半導体ボディー１４は、基板１０の主面について垂直である両側壁１４Ｓと、基板１０の主面に平行な上面１４Ｔを有する。メモリセルアレイの場合には、半導体ボディー１４によってトレンチが限定される。
【００８９】
３次元半導体ボディー１４は、バルクシリコン基板又はＳＯＩ基板のシリコン層をエッチングして形成できる。また、素子分離領域１２の間に素子分離領域１２の高さと同一又は低い高さにバルクシリコンピンを形成した後、その上にエピタキシャル成長工程を進行してメサ形態に突出されたエピタキシー層を形成することによって３次元半導体ボディー１４を形成できる。
【００９０】
半導体ボディー１４を形成するために、例えばＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｉ）、ＵＨＶ−ＣＶＤ（Ｕｌｔｒａ Ｈｉｇｈ Ｖａｃｕｕｍ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＲＰＣＶＤ（Ｒｅｄｕｃｅｄ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）又はＲＴＣＶＤ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）のような選択的エピタキシャル成長技術を用いることができる。説明の便宜上、本発明の一実施形態ではＲＰＣＶＤ方法を用いる。
【００９１】
選択的エピタキシャル成長方法によって半導体ボディー１４を形成することにおいて、ＳｉソースとしてＳｉ２Ｈ６、ＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４などを使用できる。ＧｅソースとしてＧｅＨ４を使用できる。ＣソースとしてＣ２Ｈ６、ＣＨ３ＳｉＨ３などを使用できる。
【００９２】
選択的エピタキシャル成長特性を向上させるためにソースガスにＨＣｌ又はＣｌ２のようなガスを添加できる。ソースガスにＨＣｌ又はＣｌ２ガスを添加すれば、酸化膜又は窒化膜がある領域では、エピタキシャル成長層が形成されず半導体層、例えばＳｉ層が現れた領域でのみエピタキシャル成長層が形成される選択的エピタキシャル成長が可能である。
【００９３】
詳細に説明すれば、Ｓｉ層の半導体ボディー１４を形成する場合温度は、７００℃〜９００℃、圧力は１０Ｔｏｒｒ〜２０Ｔｏｒｒで結晶成長を進行する。この際、ソースガスＳｉＨ２Ｃｌ２を１００ｓｃｃｍ〜２００ｓｃｃｍに供給する。ここにＨＣｌを０ｓｃｃｍ〜１００ｓｃｃｍ、Ｂ２Ｈ６を０ｓｃｃｍ〜１００ｓｃｃｍ、ＰＨ３を０ｓｃｃｍ〜１００ｓｃｃｍに添加できる。この際、キャリヤガスとしてＨ２を１０ｓｌｍ〜３５ｓｌｍに供給できる。Ｓｉ１−ｘＧｅｘ層の半導体ボディー１４を形成する場合、温度は５００℃〜７５０℃、圧力は１０Ｔｏｒｒ〜２０Ｔｏｒｒで結晶成長を進行する。この際、ソースガスＳｉＨ２Ｃｌ２を１００ｓｃｃｍ〜２００ｓｃｃｍに、ＧｅＨ４を５０ｓｃｃｍ〜２００ｓｃｃｍに供給する。ここにＨＣｌを０ｓｃｃｍ〜１００ｓｃｃｍに、Ｂ２Ｈ６を０ｓｃｃｍ〜１００ｓｃｃｍ、ＰＨ３を０ｓｃｃｍ〜１００ｓｃｃｍに添加できる。この際、キャリヤガスとしてＨ２を１０ｓｌｍ〜３５ｓｌｍに供給できる。Ｓｉ１−ｘＣｘ層の半導体ボディー１４を形成する場合、温度は６５０℃〜８５０℃、圧力は１０Ｔｏｒｒ〜２０Ｔｏｒｒで結晶成長を進行する。この際、ソースガスＳｉＨ２Ｃｌ２を１００ｓｃｃｍ〜２００ｓｃｃｍに、ＣＨ３ＳｉＨ３を５ｓｃｃｍ〜５０ｓｃｃｍに供給する。ここにＨＣｌを０ｓｃｃｍ〜１００ｓｃｃｍに、Ｂ２Ｈ６を０ｓｃｃｍ〜１００ｓｃｃｍに、ＰＨ３を０ｓｃｃｍ〜１００ｓｃｃｍに添加できる。この際、キャリヤガスとしてＨ２を１０ｓｌｍ〜３５ｓｌｍに供給できる。また、半導体ボディー１４は、相異なるバンドギャップを有する複数の半導体層で形成されることもできる。例えば、半導体ボディー１４を形成するために半導体ピン（図示せず）上にＳｉＧｅ層を選択的エピタキシャル成長方法によって先ず形成し、その上にＳｉ層を成長させることもできる。又はチャネル１５が形成されるべき部分のみバルク半導体層をパターニングして形成し、残りソース／ドレーン領域４７，４８が形成される部分はエピタキシー層、蒸着成長された半導体層、局部配線などに形成することもできる。
【００９４】
ソース／ドレーン領域４７，４８をエピタキシー層に形成して半導体ボディー１４を完成する方法は、本出願の譲受人に共同譲渡された韓国特許出願第２００４−０００８１４８号に十分に開示されており、この出願の内容は本明細書に十分に開示されたように援用されて統合される。
【００９５】
半導体層又は局部配線によって半導体ボディー１４を完成する方法は、本出願の譲受人に共同譲渡された韓国特許出願第２００４−００１０４７２号及び韓国特許出願第２００４−００５８２５７号に十分に開示されており、この出願の内容は本明細書に十分に開示されたように援用されて統合される。
【００９６】
また、チャネル１５が形成される領域は、交互型位相反転マスクを使用することが小さいピッチを有する半導体ボディー１４の形成により適することができる。これは、本出願の譲受人に共同譲渡された韓国特許出願第２００４−００７３０８１号に十分に開示されており、この出願の内容は本明細書に十分に開示されたように援用されて統合される。図９を参照すれば、必要に応じて半導体ボディー１４内に不純物をイオン注入してＶｔｈ調節のためのチャネル１５のドーピングを行う。その後、半導体ボディー１４の表面上に電荷蓄積領域１６を形成する。電荷蓄積領域１６は、トンネリング絶縁膜、電荷トラップ膜、ブロッキング絶縁膜の積層構造より成ったフローティングトラップ構造又はトンネリング絶縁膜、フローティングゲート及びゲート間絶縁膜の積層構造より成ったフローティングゲート構造に形成できる。トンネリング絶縁膜は、半導体ボディー１４の表面から湿式酸化、ＨＣｌ酸化、混合ガスを使用する酸化方法によって所望の膜質を成長させて得られることができる。又は、トンネリング絶縁膜を形成するためにＣＶＤ又はＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）方法を用いることもできる。例えば、トンネリング絶縁膜は、ＳｉＯ２、ＳｉＯＮ、Ｓｉ３Ｎ４、ＧｅｘＯｙＮｚ又はＧｅｘＳｉｙＯｚより成ることもでき、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、Ｔａ２Ｏ５、ハフニウムシリケート、ジルコニウムシリケート又はこれらの調合膜のような高誘電率物質より成ることもできる。また、トンネリング絶縁膜は、例示された膜質のうちから２種以上の選択された物質を複数層に積層して構成されることもできる。次いで、トンネリング絶縁膜上に電荷トラップ膜又はフローティングゲートを形成する。電荷トラップ膜は、窒化法（ｎｉｔｒｉｄａｔｉｏｎ）を使用して窒化膜（Ｓｉ３Ｎ４）を積層することによって形成できる。フローティングゲートは、ＣＶＤなどによってｎ＋ポリシリコン、ｐ＋ポリシリコン、仕事関数を変えることができるＳｉＧｅ、金属物質などを蒸着して形成できる。続けて、ブロッキング膜又はゲート間絶縁膜を形成する。ブロッキング膜又はゲート間絶縁膜はトンネリング絶縁膜と同一な方法に形成する。一般に、ブロッキング膜又はゲート間絶縁膜はトンネリング絶縁膜より多少厚く形成する。
【００９７】
図１０を参照すれば、電荷充電領域１５上に導電層を形成し、これを平坦化して側壁コントロールゲート２０，３０を形成する。導電層は導電性ポリシリコン膜、金属膜、金属窒化物膜又は金属シリサイド膜又はこれらの調合膜より成ることができる。主にＬＰＣＶＤ方法を通じて形成する。この際、３次元半導体ボディー１４によって限定されるトレンチ領域を全て埋め込ませるためには導電層の蒸着厚さは、トレンチの２倍以上になる厚さに形成する。蒸着された導電層をＨＢｒ、Ｃｌ２、ＣＣｌＦ３、ＣＣｌ４、ＮＦ３、ＳＦ６などのエッチングガスを使用するプラズマエッチング装備を使用するエッチバック工程又は化学機械的ポリッシング工程を進行して平坦化する。その結果、３次元半導体ボディー１４の側壁に整列され、まだは隣接セルと分離されない側壁コントロールゲート２０，３０が形成される。図１１を参照すれば、側壁コントロールゲート２０，３０の上部に絶縁膜３５を形成する。側壁コントロールゲート２０，３０が形成された結果物について酸化工程を実施して側壁コントロールゲート２０，３０の上部に酸化膜を形成することによって絶縁膜３５を形成できる。続けて、絶縁膜３５が形成された結果物の全面に導電層を形成し、これをパターニングして上面コントロールゲート４０を形成する。上面コントロールゲート４０は、共通ソースラインＣＳＬと平行に共通ソース領域４７及びドレーン領域４８が形成される領域を露出させるようにパターニングされる。上面コントロールゲート４０のパターニング時の下部の側壁コントロールゲート２０，３０もセル別に分離される。上面コントロールゲート４０を形成する導電層は、側壁コントロールゲート２０，３０と同様にポリシリコン膜、金属膜、金属窒化物膜又は金属シリサイド膜又はこれらの調合膜より成ることができ、主にＬＰＣＶＤ方法を通じて形成する。
【００９８】
図１２を参照すれば、コントロールゲート２０，３０，４０の側壁にスペーサ（図示せず）を形成し、ソース／ドレーン領域４７，４８の形成のためのイオン注入工程及びアニーリング工程を実施する。必要に応じては通常の方法にサリサイド（ｓａｌｉｃｉｄｅ）工程を行って上面コントロールゲート４０及びソース／ドレーン領域４７，４８の上面にＷＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘなどの金属シリサイド層を形成することもできる。
【００９９】
続けて、層間絶縁膜５０を形成し、側壁コントロールゲート２０，３０及び上面コントロールゲート４０と接触するコンタクト６０を形成する。以後工程は、通常の半導体素子製造工程によって進行してマルチビット不揮発性メモリセルアレイを備える半導体素子を完成する。
【０１００】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【０１０１】
本発明は、高集積半導体素子及びその製造方法に適用されうる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの等価回路図である。
【図２】本発明の第１の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの斜視図である。
【図３】図２のＩＩＩ−ＩＩＩ’線に沿って切った断面図である。
【図４】本発明の第２の実施形態による半導体素子を構成するマルチビット不揮発性メモリセルの断面図である。
【図５】本発明の実施形態によるマルチビット不揮発性メモリセルより成った半導体素子のセルアレイの一部等価回路図である。
【図６】図５の等価回路図を実現するためのレイアウト図である。
【図７Ａ】図６のＡ−Ａ’線に沿って切った断面図である。
【図７Ｂ】Ｂ−Ｂ’線に沿って切った断面図である。
【図８】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図９】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図１０】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図１１】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【図１２】図７Ａ及び図７Ｂに示されている半導体素子の製造工程の中間段階の断面図である。
【符号の説明】
【０１０３】
ＣＧ１，ＣＧ２，・・・，ＣＧｎ：コントロールゲート
ＣＳＲ１，ＣＳＲ２，・・・，ＣＳＲｎ：電荷蓄積領域
ＣＶ１，ＣＶ２，・・・，ＣＶｎ：コントロール電圧
Ｄ：ドレーン
Ｉ１，Ｉ２，・・・，Ｉｎ：電流
Ｓ：ソース
Ｔ１，Ｔ２，・・・，Ｔｎ：トランジスタ
【特許請求の範囲】
【請求項１】
ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、
前記複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結されること
を特徴とする不揮発性半導体素子。
【請求項２】
前記複数のトランジスタのスレッショルド電圧シフトによって前記ドレーン領域に検出される電流がマルチレベルに検出されることを特徴とする請求項１に記載の不揮発性半導体素子。
【請求項３】
前記複数のトランジスタは３個であり、前記電流は０レベル〜７レベルであることを特徴とする請求項２に記載の不揮発性半導体素子。
【請求項４】
前記複数のトランジスタは３個であり、前記電流は０レベル〜３レベルであることを特徴とする請求項２に記載の不揮発性半導体素子。
【請求項５】
前記ソース領域を共有し、前記ソース領域を中心に対称に配列された他の前記単位セルをさらに含むことを特徴とする請求項１に記載の不揮発性半導体素子。
【請求項６】
基板上に一方向に延長されて形成された半導体ボディー；
前記半導体ボディーの周りに沿って前記半導体ボディー内に形成されたチャネル領域；
前記チャネル領域上に形成された電荷蓄積領域；
前記電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲート；および
前記複数のコントロールゲートの両側に整列されて前記半導体ボディー内に形成されたソース及びドレーン領域を備えるマルチビット不揮発性メモリ単位セル；
を含むことを特徴とする不揮発性半導体素子。
【請求項７】
前記半導体ボディーは、前記基板の主面に垂直である両側壁及び前記基板の主面に平行な上面を備えるメサ形態に突出されたボディーであることを特徴とする請求項６に記載の不揮発性半導体素子。
【請求項８】
前記複数のコントロールゲートは、前記半導体ボディーの両側壁に整列されて形成された二つの側壁コントロールゲート及び前記半導体ボディーの上面上に形成された上面コントロールゲートを含むことを特徴とする請求項７に記載の不揮発性半導体素子。
【請求項９】
前記側壁コントロールゲートと前記上面コントロールゲートの電流駆動力が異なること
を特徴とする請求項８に記載の不揮発性半導体素子。
【請求項１０】
前記側壁コントロールゲートそれぞれの電流駆動力が異なることを特徴とする請求項９に記載の不揮発性半導体素子。
【請求項１１】
前記ドレーン領域に検出される電流が０レベル〜７レベルであることを特徴とする請求項１０に記載の不揮発性半導体素子。
【請求項１２】
前記マルチビットは、２ビット又は３ビットであることを特徴とする請求項１１に記載の不揮発性半導体素子。
【請求項１３】
前記３次元半導体ボディーの前記側壁の高さと前記半導体ボディーの上面の幅が異なり、
前記側壁コントロールゲートの幅が相異なることを特徴とする請求項１０に記載の不揮発性半導体素子。
【請求項１４】
前記側壁コントロールゲートと前記上面コントロールゲート下部の電荷蓄積領域を構成するトンネリング絶縁膜の厚さが異なり、
前記側壁コントロールゲートの幅が相異なることを特徴とする請求項１０に記載の不揮発性半導体素子。
【請求項１５】
前記側壁コントロールゲートそれぞれの電流駆動力が同一なことを特徴とする請求項９に記載の不揮発性半導体素子。
【請求項１６】
前記ドレーン領域に検出される電流が０レベル〜５レベルであることを特徴とする請求項１５に記載の不揮発性半導体素子。
【請求項１７】
前記マルチビットは、２ビットであることを特徴とする請求項１６に記載の不揮発性半導体素子。
【請求項１８】
前記半導体ボディーの前記側壁の高さと前記半導体ボディーの上面の幅が異なることを特徴とする請求項１５に記載の不揮発性半導体素子。
【請求項１９】
前記側壁コントロールゲート下部のトンネリング絶縁膜の厚さと前記上面コントロールゲート下部のトンネリング絶縁膜の厚さが異なることを特徴とする請求項１５に記載の不揮発性半導体素子。
【請求項２０】
前記側壁コントロールゲート及び前記上面コントロールゲートは、電流駆動力が同一なこと を特徴とする請求項８に記載の不揮発性半導体素子。
【請求項２１】
前記側壁コントロールゲートの上面には、絶縁膜をさらに含み、前記上面コントロールゲートは前記側壁コントロールゲートの上面とオーバーラップされることを特徴とする請求項８に記載の不揮発性半導体素子。
【請求項２２】
前記上面コントロールゲートには、前記側壁コントロールゲートの上面の前記絶縁膜を露出させる開口部を含むことを特徴とする請求項２１に記載の不揮発性半導体素子。
【請求項２３】
前記側壁コントロールゲートは、それぞれスペーサ形態に形成されたことを特徴とする請求項２１に記載の不揮発性半導体素子。
【請求項２４】
前記側壁コントロールゲートは、前記３次元半導体ボディーの両側壁に形成されたダマシン配線であることを特徴とする請求項２１に記載の不揮発性半導体素子。
【請求項２５】
前記電荷蓄積領域は、フローティングトラップ構造又はフローティングゲート構造より成ったことを特徴とする請求項６に記載の不揮発性半導体素子。
【請求項２６】
前記フローティングトラップ構造は、トンネリング絶縁膜、電荷トラップ膜、ブロッキング絶縁膜の積層構造であることを特徴とする請求項２５に記載の不揮発性半導体素子。
【請求項２７】
前記ソースを共有し、前記ソースを中心に対称に配列された他の前記単位セルをさらに含むことを特徴とする請求項６に記載の不揮発性半導体素子。
【請求項２８】
一方向に延長されて形成された複数の平行な半導体ボディーと前記一方向と垂直な他方向に延長されて形成された複数の平行な半導体ボディーが互いに連結されて成されたグリッド形態の半導体ボディー；
前記一方向に延長されて形成された３次元半導体ボディーの周りに沿って前記３次元半導体ボディーの一部領域内に形成されたチャネル領域；
前記チャネル領域上に形成された電荷蓄積領域；
前記電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲート；および
前記複数のコントロールゲートの両側に整列されて前記半導体ボディー内に形成されたソース及びドレーン領域をそれぞれ備えるマルチビット不揮発性メモリ単位セルの対と、
を含み、
前記単位セルの対は、前記ソース領域を共有し、前記ソース領域は前記グリッドの交差点に形成されるメモリセルアレイを含むことを特徴とする不揮発性半導体素子。
【請求項２９】
基板上に一方向に延長されて形成された半導体ボディーを形成する段階；
前記半導体ボディーの周りに沿って前記半導体ボディー内にチャネル領域を形成する段階；
前記チャネル領域上に電荷蓄積領域を形成する段階；
前記電荷蓄積領域上に独立的に電圧が印加される複数のコントロールゲートを形成する段階；および
前記半導体ボディー内に前記複数のコントロールゲートの両側に整列されたソース及びドレーン領域を形成する段階；
を含むことを特徴とする不揮発性半導体素子の製造方法。
【請求項１】
ソース及びドレーン領域がそれぞれ共有される複数のトランジスタを備える単位セルを含み、
前記複数のトランジスタは、それぞれ少なくとも一つのコントロールゲートと少なくとも一つの電荷蓄積領域とを含み、各コントロールゲートは各トランジスタのスレッショルド電圧をシフトするための少なくとも一つのコントロール電圧に連結されること
を特徴とする不揮発性半導体素子。
【請求項２】
前記複数のトランジスタのスレッショルド電圧シフトによって前記ドレーン領域に検出される電流がマルチレベルに検出されることを特徴とする請求項１に記載の不揮発性半導体素子。
【請求項３】
前記複数のトランジスタは３個であり、前記電流は０レベル〜７レベルであることを特徴とする請求項２に記載の不揮発性半導体素子。
【請求項４】
前記複数のトランジスタは３個であり、前記電流は０レベル〜３レベルであることを特徴とする請求項２に記載の不揮発性半導体素子。
【請求項５】
前記ソース領域を共有し、前記ソース領域を中心に対称に配列された他の前記単位セルをさらに含むことを特徴とする請求項１に記載の不揮発性半導体素子。
【請求項６】
基板上に一方向に延長されて形成された半導体ボディー；
前記半導体ボディーの周りに沿って前記半導体ボディー内に形成されたチャネル領域；
前記チャネル領域上に形成された電荷蓄積領域；
前記電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲート；および
前記複数のコントロールゲートの両側に整列されて前記半導体ボディー内に形成されたソース及びドレーン領域を備えるマルチビット不揮発性メモリ単位セル；
を含むことを特徴とする不揮発性半導体素子。
【請求項７】
前記半導体ボディーは、前記基板の主面に垂直である両側壁及び前記基板の主面に平行な上面を備えるメサ形態に突出されたボディーであることを特徴とする請求項６に記載の不揮発性半導体素子。
【請求項８】
前記複数のコントロールゲートは、前記半導体ボディーの両側壁に整列されて形成された二つの側壁コントロールゲート及び前記半導体ボディーの上面上に形成された上面コントロールゲートを含むことを特徴とする請求項７に記載の不揮発性半導体素子。
【請求項９】
前記側壁コントロールゲートと前記上面コントロールゲートの電流駆動力が異なること
を特徴とする請求項８に記載の不揮発性半導体素子。
【請求項１０】
前記側壁コントロールゲートそれぞれの電流駆動力が異なることを特徴とする請求項９に記載の不揮発性半導体素子。
【請求項１１】
前記ドレーン領域に検出される電流が０レベル〜７レベルであることを特徴とする請求項１０に記載の不揮発性半導体素子。
【請求項１２】
前記マルチビットは、２ビット又は３ビットであることを特徴とする請求項１１に記載の不揮発性半導体素子。
【請求項１３】
前記３次元半導体ボディーの前記側壁の高さと前記半導体ボディーの上面の幅が異なり、
前記側壁コントロールゲートの幅が相異なることを特徴とする請求項１０に記載の不揮発性半導体素子。
【請求項１４】
前記側壁コントロールゲートと前記上面コントロールゲート下部の電荷蓄積領域を構成するトンネリング絶縁膜の厚さが異なり、
前記側壁コントロールゲートの幅が相異なることを特徴とする請求項１０に記載の不揮発性半導体素子。
【請求項１５】
前記側壁コントロールゲートそれぞれの電流駆動力が同一なことを特徴とする請求項９に記載の不揮発性半導体素子。
【請求項１６】
前記ドレーン領域に検出される電流が０レベル〜５レベルであることを特徴とする請求項１５に記載の不揮発性半導体素子。
【請求項１７】
前記マルチビットは、２ビットであることを特徴とする請求項１６に記載の不揮発性半導体素子。
【請求項１８】
前記半導体ボディーの前記側壁の高さと前記半導体ボディーの上面の幅が異なることを特徴とする請求項１５に記載の不揮発性半導体素子。
【請求項１９】
前記側壁コントロールゲート下部のトンネリング絶縁膜の厚さと前記上面コントロールゲート下部のトンネリング絶縁膜の厚さが異なることを特徴とする請求項１５に記載の不揮発性半導体素子。
【請求項２０】
前記側壁コントロールゲート及び前記上面コントロールゲートは、電流駆動力が同一なこと を特徴とする請求項８に記載の不揮発性半導体素子。
【請求項２１】
前記側壁コントロールゲートの上面には、絶縁膜をさらに含み、前記上面コントロールゲートは前記側壁コントロールゲートの上面とオーバーラップされることを特徴とする請求項８に記載の不揮発性半導体素子。
【請求項２２】
前記上面コントロールゲートには、前記側壁コントロールゲートの上面の前記絶縁膜を露出させる開口部を含むことを特徴とする請求項２１に記載の不揮発性半導体素子。
【請求項２３】
前記側壁コントロールゲートは、それぞれスペーサ形態に形成されたことを特徴とする請求項２１に記載の不揮発性半導体素子。
【請求項２４】
前記側壁コントロールゲートは、前記３次元半導体ボディーの両側壁に形成されたダマシン配線であることを特徴とする請求項２１に記載の不揮発性半導体素子。
【請求項２５】
前記電荷蓄積領域は、フローティングトラップ構造又はフローティングゲート構造より成ったことを特徴とする請求項６に記載の不揮発性半導体素子。
【請求項２６】
前記フローティングトラップ構造は、トンネリング絶縁膜、電荷トラップ膜、ブロッキング絶縁膜の積層構造であることを特徴とする請求項２５に記載の不揮発性半導体素子。
【請求項２７】
前記ソースを共有し、前記ソースを中心に対称に配列された他の前記単位セルをさらに含むことを特徴とする請求項６に記載の不揮発性半導体素子。
【請求項２８】
一方向に延長されて形成された複数の平行な半導体ボディーと前記一方向と垂直な他方向に延長されて形成された複数の平行な半導体ボディーが互いに連結されて成されたグリッド形態の半導体ボディー；
前記一方向に延長されて形成された３次元半導体ボディーの周りに沿って前記３次元半導体ボディーの一部領域内に形成されたチャネル領域；
前記チャネル領域上に形成された電荷蓄積領域；
前記電荷蓄積領域上に形成され、独立的に電圧が印加される複数のコントロールゲート；および
前記複数のコントロールゲートの両側に整列されて前記半導体ボディー内に形成されたソース及びドレーン領域をそれぞれ備えるマルチビット不揮発性メモリ単位セルの対と、
を含み、
前記単位セルの対は、前記ソース領域を共有し、前記ソース領域は前記グリッドの交差点に形成されるメモリセルアレイを含むことを特徴とする不揮発性半導体素子。
【請求項２９】
基板上に一方向に延長されて形成された半導体ボディーを形成する段階；
前記半導体ボディーの周りに沿って前記半導体ボディー内にチャネル領域を形成する段階；
前記チャネル領域上に電荷蓄積領域を形成する段階；
前記電荷蓄積領域上に独立的に電圧が印加される複数のコントロールゲートを形成する段階；および
前記半導体ボディー内に前記複数のコントロールゲートの両側に整列されたソース及びドレーン領域を形成する段階；
を含むことを特徴とする不揮発性半導体素子の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００６−１２８７０３（Ｐ２００６−１２８７０３Ａ）
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願番号】特願２００５−３１５３２４（Ｐ２００５−３１５３２４）
【出願日】平成１７年１０月２８日（２００５．１０．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成１８年５月１８日（２００６．５．１８）
【国際特許分類】
【出願日】平成１７年１０月２８日（２００５．１０．２８）
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
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