メモリセルアレイ（５０）は、半導体基板（５４）に製造された、２次元アレイのメモリセル（５２）を含む。メモリセル（５２）は、行方向（６７）を形成する複数の行と、列方向（６９）を形成する複数の列で並べられている。メモリセル（５２）の各列は、複数の交互に配置されたチャネル領域（５８）及びソース／ドレイン領域（６４）を含む。各ソース／ドレイン領域（６４）上には導電性インターコネクト（７２）が配置されており、この導電性インターコネクト（７２）はただ１つのその他のソース／ドレイン領域（６４）に結合する。この１つのソース／ドレイン領域（６４）とは、その列に隣接する第２の列に存在する領域である。導電性インターコネクト（６４）は、１つおきの導電性インターコネクト（６４）がその列の右側に隣接する列に接続するように、また、１つおきの導電性インターコネクトが、その列の左側に隣接する列に接続するように、配置される。複数のソース／ドレインコントロールライン（７０）は、隣接するメモリセル（５２）の列間に延在し、また、その隣接する列と列との間を結合する各導電性インターコネクト（７２）に電気的に結合する。
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短チャネル効果を減少させたメモリセルを記載する。ソース領域（５４）およびドレイン領域（５６）を半導体ウェーハ（５８）中に形成する。ソース領域（５４）およびドレイン領域（５８）の間にトレンチ領域（５９）を形成する。このトレンチ領域、ソース領域およびドレイン領域の下に埋め込みチャネル領域（５２）を形成する。半導体基板のトレンチ領域中にゲート絶縁層（６０）を形成する。このゲート絶縁層は、埋め込みチャネル領域上に、およびソース領域とドレイン領域との間に形成される。埋め込みチャネル領域の上の半導体基板上に、制御ゲート層（７０）を形成する。この制御ゲート層は、ゲート絶縁層によって埋め込みチャネルから分離される。
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【課題】ＳＯＩ技術を用いた部分空乏型ＣＭＯＳデバイスにおける浮遊ボディの不必要な影響を制御可能とする。
【解決手段】シリコン・オン・インシュレータのＣＭＯＳメモリデバイスにおいて、引き出し線を含む領域が用いられる。引き出し線を逆方向にバイアスすることで、部分空乏型メモリセルのボディ領域から少数キャリアを取り除く。これにより、ボディ領域を完全空乏化し、浮遊ボディの不必要な影響を抑制する。 （もっと読む）

本発明は、メモリゲートスタック（１）を有する記憶トランジスタ（１）及び選択トランジスタを有する2-トランジスタメモリセルを基板（５０）上に製造する方法であって、トンネル誘電層（５１）が前記基板（５０）と前記メモリゲートスタック（１）との間にもたらされる方法を提供する。前記方法は、第一の導電層（５２）及び第二の導電層（５４）をもたらし、前記第二の導電層（５４）をエッチし、それによってコントロールゲートを形成し、前記第一の導電層（５２）をエッチし、それによってフローティングゲートを形成することによって前記メモリゲートスタック（１）を形成するステップを有する。前記方法は更に、前記第一の導電層（５２）がエッチされる前に、前記トンネル誘電層（５１）の下に形成されるべきチャネルの方向で前記コントロールゲートに対してスペーサ（８１）を形成するステップと、その後、前記第一の導電層（５２）をエッチするために前記スペーサ（８１）をハードマスクとして使用し、それによって前記フローティングゲートを形成し、それによってフローティングゲートをコントロールゲートに自己整合させるステップとを有することを特徴とする。本発明は、前記コントロールゲート（５４）は前記フローティングゲート（５２）よりも小さくなり、スペーサ（８１）が、前記コントロールゲート（５４）に隣接してもたらされるメモリセルも提供する。
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本発明は、ダブル・ゲート・スタック及びシングル・アクセス・ゲートを備える不揮発性メモリ・セル（５０）を加工する方法に関する。この方法は、アクセス・ゲートを加工する方法を、自己整合的な、ソース注入とは別のドレイン注入と組み合わせる。本発明の方法は、マスク位置合せ精度を考慮せずに、メモリ装置を消去するための延長されたドレインを自己整合的に注入することを可能にする。さらに、この方法は、さらなるマスクを使用せずにドレイン及びソース注入を互いに異なるドーピングで実施する方法を提供する。
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垂直方向の半導体装置は、電気装置そして／または相互接続を含む分離して作られた基板に付加される。多くの垂直方向の半導体装置は物理的に互いに分離され、そして同一半導体本体又は半導体基板内には配置されない。多くの垂直方向の半導体装置は取り付けられた後に個別のドープされたスタック構造を生成するため、エッチングされた数個のドーピングされた半導体領域を含む薄い層として分離して作られた基板へ付加される。あるいは多くの垂直方向の半導体装置が分離して作られた基板に取り付けるのに先立ち製作される。ドープされたスタック構造は、ダイオードキャパシタ、ｎ‐ＭＯＳＦＥＴ、ｐ‐ＭＯＳＦＥＴ、バイポーラトランジスタ、及び浮遊ゲートトランジスタのベースを形成する。強誘電体メモリー装置、強磁性体メモリー装置、カルコゲニド位相変更装置が分離して作られた基板と連結して使用するために、堆積可能なアッド‐オン層に形成される。堆積可能なアッド‐オン層は相互接続ラインを含む。

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不揮発性メモリデバイス（１００）は、基板（１１０）、絶縁層（１２０）、フィン（２１０）、複数の誘電層（３１０〜３３０）及び制御ゲート（５１０／５２０）を備える。絶縁層（１２０）は、基板（１１０）上に形成され、フィン（２１０）は、絶縁層（１２０）上に形成される。誘電層（３１０〜３３０）は、このフィン（２１０）を覆うように形成され、制御ゲート（５１０／５２０）は、誘電層（３１０〜３３０）上に形成される。誘電層（３１０〜３３０）は、メモリデバイス（１００）の電荷格納構造として機能する酸化物−窒化物−酸化物層を備える。
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個別ゲート構造（７０１，７０３）を備えたトランジスタを形成する方法。これらのゲート構造はそれぞれ、半導体構造（１０５）の複数の側壁に隣接する。本方法は、ゲート材料層（２０３）を含む少なくとも一つの共形な層を、チャネル領域を含む半導体基板の上に堆積させることを含む。平坦層（４０３）がウェハの上に形成される。平坦層は、基板上の所定の位置において少なくとも一つの共形な層の頂部表面よりも低い位置に頂部表面を有する。少なくとも一つの共形な層をエッチングすることにより、半導体構造の上のゲート材料は除去される。
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メモリは、チャネル領域（１７２５）を含む半導体構造（１１０５）の対向する側壁に隣接するゲート構造と、ゲート構造と対向する側壁との間にある複数の電荷蓄積場所（１７１３、１７１５、１７０９及び１７１１）とを有する。チャネル領域は、２つの電流端子領域間に配置され、それらの電流端子領域は一例ではソース／ドレイン領域としての役割を果たす。メモリセルは、メモリセルのアレイ（１８０１）内に実装することができ、一方のゲート構造が１つのワード線に結合され、他方のゲート構造が別のワード線に結合される。一例では、各セルは、それぞれが１ビットのデータを記憶する、４つの電荷蓄積場所を含む。
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ＳＯＮＯＳフラッシュメモリセル（２４）をＵＶにより誘発される電荷から保護する方法であって、ＳＯＮＯＳフラッシュメモリセル（２４）を半導体デバイス（１０、５０）に製造するステップと、ＳＯＮＯＳフラッシュメモリセル（２４）上に、少なくとも１つのＵＶ保護層（３８、４６、４８、又は５２）を蒸着させるステップとを含み、ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる。ＳＯＮＯＳフラッシュメモリセル（２４）と、少なくとも１つのＵＶ保護層（３８、４６、４８又は５２）（ＵＶ保護層には実質的にＵＶ不透過性の材料が含まれる）を含むＳＯＮＯＳフラッシュメモリデバイス（１０、５０）が提供される。
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メモリセル４８のアレイ３０にデータパターンをストアし、再生するための方法であり、活性コラム４５ｂ及び４５ｇと、不活性コラム４５ｃ及び４５ｆとを含み、活性コラム４５ｂ及び４５ｇにデータパターンをストアする。不活性メモリセルプログラミングパターン３２が識別される。バルク消去中、過消去及び活性メモリセル４８への電流リークを回避するために定期的に電荷をストアする目的で電荷がストアされる、不活性コラム４５ｃ及び４５ｆのメモリセル４８の全てあるいは選択された複数のメモリセルを、前述の不活性メモリセルプログラミングパターン３２が識別する。
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