【課題】プログラム及び消去動作部分と読み出し動作部分とを分離させることによって、耐久性またはサイクル特性を画期的に改善させる不揮発性メモリ素子及びその駆動方法を提供する。
【解決手段】単一ポリＥＥＰＲＯＭの不揮発性メモリ素子は、第１タイプウェル１０上に形成されるフローティングゲート５０と、第２タイプウェル２０上に形成されるとともにフローティングゲート５０と直列連結される複数のトランジスタ３０，４０と、を備え、これらのトランジスタ３０，４０のうち、いずれかひとつはプログラム及び消去のための第１トランジスタ３０であり、他のひとつは読み出し（reading）のための第２トランジスタ４０である。 （もっと読む）

【課題】多様な幅を有するパターンを同時に形成しつつ、一部領域ではダブルパターニング技術によりパターン密度を倍加させる半導体素子のパターン形成工程及び該工程を容易に適用可能な構造の半導体素子を提供する。
【解決手段】半導体素子は、第１方向に相互平行に延びている複数のラインパターンを含む。複数のラインパターンのうちから選択される複数の第１ラインパターンは、第２方向に沿って交互に選択されて両側で各々隣接している２つのラインパターンの両端部のうち、素子領域の第１端部にさらに近い各端部に比べて、第１端部からさらに遠く位置する第１端部を有する。複数のラインパターンのうちから選択される複数の第２ラインパターンは、第２方向に沿って交互に選択され、両側で各々隣接している２つのラインパターンの両端部のうち、第１端部にさらに近い各端部より、第１端部からさらに近く位置する第２端部を有する。 （もっと読む）

【課題】シリコン基板に結晶欠陥が発生するのを抑制して、動作の信頼性が確保され高い歩留まりが得られる半導体装置を提供する。
【解決手段】シリコン基板２に形成された溝にトレンチ分離酸化膜３が形成されている。そのトレンチ分離酸化膜３上にフローティングゲート電極１０ａ〜１０ｄおよびコントロールゲート電極１２ａ〜１２ｄが形成されている。フローティングゲート電極等によって挟まれた領域にシリコン基板２の表面を露出する開口部３ａが形成されている。開口部３ａを埋込むとともにコントロールゲート電極を覆うようにＢＰＴＥＯＳ膜１６が形成されている。ＢＰＴＥＯＳ膜１６によって埋込まれた開口部３ａ内にボイド２１が形成されている。 （もっと読む）

【課題】狭い開口幅のトレンチを形成する場合に活性領域部分が倒壊するのを防止する。
【解決手段】シリコン基板１上に電荷保持層４、電極膜５を積層形成し、一括加工によりトレンチ１ａ、１ｂを形成する。上面およびトレンチ１ａ、１ｂ内にプラズマＣＶＤ法によりシリコン酸化膜６を形成する。狭いトレンチ１ａ内にボイドＶａを形成する。シリコン酸化膜６をエッチバックしてボイドＶａの上端部を開口する。このとき、トレンチ１ａの上部にこれらと直交するようにシリコン酸化膜６を梁部６ａとして残すパターニングをする。この後、レジストの剥離、ウェット処理を経るが、梁部６ａを設けているので、倒壊するのを防止できる。ポリシラザン膜を埋め込み、水蒸気キュアをしてシリコン酸化膜７に転換する。 （もっと読む）

【課題】電荷消去特性及び電荷保持特性に優れた半導体装置を提供する。
【解決手段】半導体領域１０１と、半導体領域の表面に形成されたトンネル絶縁膜１０２と、トンネル絶縁膜の表面に形成された電荷蓄積絶縁膜１０３と、電荷蓄積絶縁膜の表面に形成されたブロック絶縁膜１０４と、ブロック絶縁膜の表面に形成された制御ゲート電極１０５と、を具備する半導体装置であって、トンネル絶縁膜は、半導体領域の表面に形成され、シリコン及び酸素を含有する第１の領域１０２ａと、第１の領域の表面に形成され、シリコン及び窒素を含有する第２の領域１０２ｂと、電荷蓄積絶縁膜の裏面に形成され、シリコン及び酸素を含有する第３の領域１０２ｄと、第２の領域と第３の領域との間に形成され、シリコン、窒素及び酸素を含有し、第２の領域の窒素濃度よりも低い窒素濃度を有し、第３の領域の酸素濃度よりも低い酸素濃度を有する第４の領域１０２ｃと、を含む。 （もっと読む）

【課題】３次元半導体装置及びその動作方法を提供する。
【解決手段】３次元半導体装置及びその動作方法が提供される。この装置は、基板上に配置される複数のワードライン構造体と、ワードライン構造体の間に介在される活性半導体パターンと、ワードライン構造体と活性半導体パターンとの間に介在される情報格納要素とを具備する。ワードライン構造体の各々は、互いに離隔されながら積層された複数のワードラインを具備するとともに、活性半導体パターンは、互いに異なる導電型を有しながら交互に配列される電極領域と、チャンネル領域とを具備する。 （もっと読む）

【課題】ソース及びドレインとの接触抵抗のばらつきが少なく、ソース同士が容易に接続
可能なコンタクトプラグ構成の半導体装置を提供する。
【解決手段】ソース及びドレイン領域１８、１９を有する半導体基板１１と、浮遊ゲート
膜２２を有し、ソース及びドレイン領域１８、１９の間の表面に配設されたゲート電極膜
２８と、ゲート電極膜２８の上に上下を絶縁されたソース接続膜３３と、ゲート電極膜２
８及びソース接続膜３３を被うサイドウォール絶縁膜３７及びバリア絶縁膜３９と、バリ
ア絶縁膜３９を埋め込む下部及び上部層間絶縁膜４１、４３と、ソース領域１８に接続さ
れ、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなし、柱状体の
側面でソース接続膜３３と接続されたソースコンタクト４５と、ドレイン領域１９に接続
され、下部及び上部層間絶縁膜４１、４３を貫通し断面が楕円形の柱状体をなすドレイン
コンタクト４７とを備える。 （もっと読む）

【課題】ショートの発生と面積の増大とを抑止しつつ、誤書き込みの防止が可能な半導体装置、及びその製造方法を提供すること
【解決手段】本発明にかかる半導体装置は、第１メモリセル領域４０ａ内で、Ｙ方向にソース拡散層を挟んで隣接する第１メモリセル８０ａ及び第２メモリセル８０ｂと、第２メモリセル領域４０ｂ内で、第２メモリセル８０ｂのＸ方向側に配置された第３メモリセル８０ｇと、第３メモリセル領域４０ｃ内で、第１メモリセル８０ａのＸ方向側に配置された第４メモリセル８０ｈと、第１メモリセル８０ａと第３メモリセル８０ｇのワードゲートＷＧを接続する第１接続部９１ａと、第２メモリセル８０ｂと第４メモリセル８０ｈのワードゲートＷＧを接続する第２接続部９１ｂとを備え、４つのメモリセル８０ａ、８０ｂ、８０ｇ、８０ｈのコントロールゲートＣＧが、それぞれ分離して形成されているものである。 （もっと読む）

【課題】電気的性能及び耐プロセス性能が優れた不揮発性記憶素子、その製造方法及び不揮発性記憶装置を提供する。
【解決手段】セリウムと、３価を取り得る金属元素であってセリウムとは異なる金属元素と、を含む蛍石型構造の酸化物を含み、印加される電圧及び通電される電流の少なくともいずれかによって互いに異なる抵抗を有する複数の状態の間を遷移可能な記録層を備えたことを特徴とする不揮発性記憶素子が提供される。また、上記の不揮発性記憶素子と、前記不揮発性記憶素子の前記記録層への電圧の印加、及び、前記記録層への電流の通電、の少なくともいずれかによって、前記記録層を前記互いに異なる抵抗を有する複数の状態の間を遷移させて情報を記録する駆動部と、を備えたことを特徴とする不揮発性記憶装置が提供される。 （もっと読む）

【課題】低温の酸化処理により酸化膜を形成する。
【解決手段】酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜１６と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜１５とを積層する工程と、前記第１の膜１６及び前記第２の膜１５を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜１６及び前記第２の膜１５を酸化膜１８に変化させる工程と、を具備する。 （もっと読む）

【課題】 メモリセルにおけるショートチャネル効果の抑制と誤書き込みの防止の両方を実現し、不揮発性半導体記憶装置の高性能・低コスト化をはかる。
【解決手段】 半導体基板１０１上に複数の不揮発性メモリセルを配置して構成される不揮発性半導体記憶装置であって、メモリセルは、基板１０１の表面部に離間して設けられたソース・ドレイン領域１２０と、ソース・ドレイン領域１２０の直下の基板１０１内に設けられ、基板１０１よりも誘電率が低い埋め込み絶縁膜１５１と、ソース・ドレイン領域１２０の間に形成されるチャネル領域上に設けられた第１ゲート絶縁膜１０２と、第１ゲート絶縁膜１０２上に設けられた電荷蓄積層１０３と、電荷蓄積層１０３上に設けられた第２ゲート絶縁膜１０４と、第２ゲート絶縁膜１０４上に設けられた制御ゲート電極１０５とを備えた。 （もっと読む）

【課題】 隣接するゲート電極間に配置されたシールド電極の電位を安定的に保持し、シールド電極によって近接効果を軽減することが可能な不揮発性半導体記憶装置およびその製造方法を提供する。
【解決手段】 本発明では、半導体基板１上に互いに隣接して配置された浮遊ゲート１１と制御ゲート１６とを有するゲート電極Ｇ１、Ｇ２間に、ゲート側壁絶縁膜２２を介してシールド電極２５を配置している。そして、このシールド電極２５は、少なくとも一部が金属とシリコンからなるシリサイド層で構成されている。 （もっと読む）

【課題】動作信頼性が高い不揮発性半導体記憶装置を提供する。
【解決手段】シリコン基板１１上に、それぞれ複数の絶縁膜及び電極膜１４が交互に積層された積層体を設ける。電極膜１４は、Ｘ方向に延びる複数本の制御ゲート電極ＣＧに分断する。また、積層体内に、選択ゲート電極ＳＧｂ、ＳＧｓ、制御ゲート電極ＣＧ１〜ＣＧ４を貫き、一端がソース線ＳＬに接続され、他端がビット線ＢＬに接続されたＵ字ピラー３０を設ける。そして、最上層の制御ゲート電極ＣＧ４に、他の制御ゲート電極ＣＧ１〜ＣＧ３とは異なる電位を印加する。 （もっと読む）

【課題】スタンバイモードにおける集積回路のリーケージ電流を制限する小型かつ容易に集積できる電流制限回路を実現する。
【解決手段】電流制限回路７０はスタンバイモードで動作する間に携帯用無線装置１０のメモリ回路２４のリーケージ電流を制御する。第１の半導体ウエル６４が第２の半導体ウエル６６に配置されたメモリ回路２４を隔離する。スタンバイモードにおいて、電流制限回路は非導通モードに切り替えられ第２の半導体ウエル６４と第１の半導体ウエル６６で形成されるダイオードおよび基板６２と第２の半導体ウエル６４で形成されるダイオードのリーケージ電流を制限する。 （もっと読む）

【課題】コンタクト抵抗が低い半導体装置を提供する。
【解決手段】半導体装置は、第１導電型の半導体基板と、埋め込み酸化膜と、第２導電型の半導体層と、を備えるＳＯＩ基板に作られ、前記埋め込み酸化膜は、自己に穿設された、前記半導体基板と前記半導体層とを連通する、第１の開口を有し、前記半導体基板は、その表面部分に埋め込み状態に形成され、前記第１の開口内の前記半導体層の埋設部と互いに電気的に接続している、第２導電型の接続層を有し、前記半導体層及び前記埋め込み酸化膜を貫通して、前記接続層の表面部分に至る第２の開口内に埋め込まれて、側面において前記半導体層と電気的に接続し、底面において前記接続層と電気的に接続する、コンタクト電極と、を備える。 （もっと読む）

【課題】 本発明は、チャネルストップ領域を素子分離絶縁膜の下の半導体基板中に制御性良く形成することを目的としている。
【解決手段】 本発明は、第１導電型の半導体基板１００の表面に設けられた第１の溝部６ａと、第１の溝部６ａの底面中央部から前記半導体基板の裏面方向に延び、前記第１の溝部６ａの幅より小さい幅を有する第２の溝部６ｂとからなる分離溝６と、この分離溝６内に埋め込まれた素子分離絶縁膜５と、分離溝６の両側の前記半導体基板の表面にそれぞれの側で互いに離間して設けられた前記第１導電型と反対の第２導電型の拡散層１０と、拡散層間１０の半導体基板上にゲート絶縁膜７を介して形成されたゲート電極２０と、第２の溝部６ｂの底部表面から所定深さにわたり設けられた、第１導電型と同じ導電型でありかつ半導体基板１００の不純物濃度よりも高い不純物濃度を有するチャネルストップ領域３０と、を有する。 （もっと読む）

【課題】ビアホール下方でのスペーサ膜の閉塞を回避するとともに、ビアプラグの上方で隣接する配線層との間の余裕距離を確保することができる半導体装置を提供する。
【解決手段】シリコン基板１上に設けられた上面から下面まで貫通するコンタクトプラグ３２を有する第１の層間絶縁膜３０と、第１の層間絶縁膜３０上に形成され、コンタクトプラグ３２の形成位置に対応する位置の上面から下面まで貫通するビアホール４１を有する第２の層間絶縁膜４０と、ビアホール４１内にコンタクトプラグ３２と電気的に接触するように導電性材料が埋め込まれたビアプラグ４３と、を備え、ビアホール４１を形成する側壁は、第２の層間絶縁膜４０の上面から下面に向かって、基板面に平行な方向の断面積が徐々に減少する順テーパ状を有し、ビアホールの上端部から所定の深さまでの側壁に、第２の層間絶縁膜４０とは異なる絶縁性材料からなるスペーサ膜４２が埋め込まれている。 （もっと読む）

【課題】電極間絶縁膜として高誘電率絶縁膜を用いた場合における隣接する電荷蓄積層間の寄生容量の増加を抑制できる半導体装置を提供すること。
【解決手段】半導体装置は、半導体基板１と、半導体基板１上に設けられたメモリセルアレイであって、ワード線方向に複数の不揮発性メモリセルが第１の絶縁膜１０を介して並んだメモリセル列を含み、複数の不揮発性メモリセルの各々は、トンネル絶縁膜２と、電荷蓄積層３と、誘電率が７以上またはシリコン窒化膜の誘電率よりも高い第２の絶縁膜５と、制御電極６とを備え、第２の絶縁膜５のワード線方向の幅が、電荷蓄積層３の上面から該上面と対向する制御ゲート電極６の対向面に向かって単調に増加し、かつ、前記メモリセル列中のワード線方向に隣接する二つの不揮発性メモリセルの二つの第２の絶縁膜５が、制御ゲート電極６の下面において離れている前記メモリセルアレイとを備えている。 （もっと読む）

【課題】 フラッシュメモリのフローティングゲートを形成する際に、ＳＴＩ膜間のフロ
ーティングゲート形成領域に、ボイドを発生させることなくポリシリコンを埋め込む。
【解決手段】 ＳＴＩ膜１５を等方性エッチング技術を用いてエッチングし、ＳＴＩ膜１
５の側壁を後退させる。次に、後退させたＳＴＩ膜１５の側壁に第２のシリコンナイトラ
イド膜１８を堆積させた後、フローティングゲート形成領域１６の上部の間口が広く、シ
リコン基板１に近づくにつれて徐々に間隔が狭くなるようにエッチングしてＳＴＩ膜１５
の側壁にスペーサ１９を形成する。これにより、ポリシリコン２０の埋め込み不良の発生
が防ぐことができる。 （もっと読む）

【課題】信頼性よく、かつ高速にメモリセルにデータを書き込むことができる。
【解決手段】ＮＯＲ型フラッシュメモリは、第１〜第４の電源切替部１３５〜１３８を備える。第１の電源切替部１３５は、ロウデコーダ１１５内の第１のプリデコーダ１３１に対して専用の電源電圧ＶＳＷｉを供給するため、電源電圧ＶＳＷｉの負荷容量が小さくなり、選択ワード線ＷＬ電圧の遷移速度が向上する。また、第２の電源切替部１３６は、第２のプリデコーダ１３２、ロウメインデコーダ１３３およびロウサブデコーダ１３４に対して、書き込み時とベリファイ読み出し時で電圧レベルが変化しない電源電圧ＶＳＷ２ｉを供給するため、電源電圧ＶＳＷ２ｉの負荷容量が大きくても書き込み時間には大きく影響しない。これにより、書き込みとベリファイ読み出し間の選択ワード線ＷＬ電圧の切替を迅速に行うことができる。 （もっと読む）