【課題】スイッチ用トランジスタとメモリ用トランジスタとからなる２トランジスタ構造のＮＯＲ型メモリセルによって構成される不揮発性メモリの信頼性を向上させることのできる技術を提供する。
【解決手段】スイッチゲート電極ＳＧとメモリゲート電極ＦＧとを離間して配置し、スイッチゲート電極ＳＧのドレイン領域Ｄｒｍ側の片側面およびメモリゲート電極ＦＧのソース領域Ｓｒｍ側の片側面にそれぞれサイドウォール１４を形成し、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間は絶縁膜１４ａにより埋め込む。ドレイン領域Ｄｒｍおよびソース領域Ｓｒｍはそれぞれ低濃度の半導体領域１２と高濃度の半導体領域１５により構成するが、スイッチゲート電極ＳＧとメモリゲート電極ＦＧとの間の距離をサイドウォール１４の２倍未満とし、ここには低濃度の半導体領域１２のみを形成する。 （もっと読む）

【課題】トランジスタのしきい値電圧のばらつきの影響を緩和し、複数の状態（例えば３以上の状態）の区別を正確、かつ容易にした半導体装置を提供することを目的の一とする。
【解決手段】ソース線と、ビット線と、ワード線と、ビット線とワード線に接続されたメモリセルと、入力されたアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線及び複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、書き込み電位を第１信号線に出力する、書き込み回路と、指定されたメモリセルに接続されたビット線から入力されるビット線の電位と、複数の読み出し電位とを比較する読み出し回路と、ビット線の電位と複数の読み出し電位の比較結果に基づいて複数の補正電圧のいずれかを選択する制御回路と、書き込み電位及び複数の読み出し電位を生成して、書き込み回路及び読み出し回路に供給する、電位生成回路と、を有する半導体装置。 （もっと読む）

【課題】他のコントロールゲートからのディスターブを抑制するツインＭＯＮＯＳ型フラッシュメモリを提供する。
【解決手段】第１の方向に延設された第１のワードゲートＷＧ１と、第１のワードゲートＷＧ１の一方の側壁に沿って形成された第１のコントロールゲートＣＧａ１と、第１の方向に延設され、第１のワードゲートＷＧ１と隣り合う第２のワードゲートＷＧ２と、第２のワードゲートＷＧ２の一方の側壁に沿って形成された第２のコントロールゲートＣＧａ２と、を備える。第２のワードゲートＷＧ２側に突出した２つの第１のワードゲートＷＧ１の突出部の間に、第１のコントロールゲートＣＧａ１は第１のコンタクト部１２を備え、第１のワードゲートＷＧ１側に突出した２つの第２のワードゲートＷＧ２の突出部の間に、第２のコントロールゲートＣＧａ２は第２のコンタクト部１２を備え、両コンタクト部１２が、電気的に絶縁されている。 （もっと読む）

【課題】 電荷蓄積領域として機能する絶縁膜積層体のバンドギャップ構造を長期間維持し、優れたデータ保持特性と、高速でのデータ書換え性能と、低消費電力での動作性能と、高い信頼性と、を同時に兼ね備えたＭＯＳ型半導体メモリ装置を提供する。
【解決手段】 ＭＯＳ型半導体メモリ装置６０１は、大きなバンドギャップを持つ第１の絶縁膜１１１および第５の絶縁膜１１５と、最も小さなバンドギャップを持つ第３の絶縁膜１１３との間に、両者の中間の大きさのバンドギャップを持つ第２の絶縁膜１１２および第４の絶縁膜１１４を備えている。第２の絶縁膜１１２と第３の絶縁膜１１３との間には、第１のブロック層１１２Ｂが設けられ、第３の絶縁膜１１３と第４の絶縁膜１１４との間には、第２のブロック層１１３Ｂが設けられている。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】パターン不良を抑制することが可能な半導体装置の製造方法を提供する。
【解決手段】被加工膜上に、ラインアンドスペース部と前記ラインアンドスペース部の外側に形成された第一のパターンとを有する第二のパターンを形成し、側壁パターンを前記第二のパターンの側壁に形成し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と反対側の側壁に形成された側壁パターンを除去し、前記第一のパターンの側壁のうち、前記ラインアンドスペース部と対向する側の側壁に形成された側壁パターンに基づき、回路パターンを形成する。 （もっと読む）

【課題】メモリ領域の高密度化を図ることができる半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体装置は、半導体基板１０上にメモリセル領域と周辺回路領域とを有する。まず、メモリセル領域の半導体基板１０に溝を形成し、メモリセル領域の溝内に酸化膜を形成し、メモリセル領域の溝内における底面の酸化膜のみを除去し、メモリセル領域の溝をシリコンで埋めることで、リソグラフィ限界以下の幅の酸化膜からなる素子分離２０を形成する。 （もっと読む）

【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板１０１の主表面の溝に第１、第２のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置１００であって、溝内部の対向する第１、第２の側壁１０２ａ，１０２ｂの表面にそれぞれ第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とが形成され、第１、第２のスプリット型不揮発性メモリセルの選択ゲート１２１とコントロールゲート１２２とには、それぞれ異なる電圧を印加することが可能である。 （もっと読む）

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する第１のトランジスタと、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する第２のトランジスタと、を有する半導体装置である。 （もっと読む）

【課題】小型のアクティブ領域ピッチを有するメモリアレイを提供する。
【解決手段】アクティブ領域210を基板に形成し、隣接するアクティブ領域210の間にトランジスタを形成することで、アクティブ領域210がトランジスタのソースおよびドレインを形成する。誘電体層330はトランジスタ全体を覆うように形成される。ワード線222はアクティブ領域210と垂直に形成され、トランジスタのゲート220にワード線接点224で電気的に接続される。アクティブ領域210上かつワード線222上にビット線ＢＬ−１〜ＢＬ−４を形成し、ソースおよびドレインの領域と電気的に接続する。ワード線接点224は、ワード線222とゲート220との間の誘電体層330中に形成される。 （もっと読む）

【課題】トランジスタを比較的低温で製造する。
【解決手段】下部ゲート絶縁膜４４をコントロールゲート４２を構成する金属（アルミニウム）の酸化物により形成された下部酸化物層４４ａと自己組織化単分子膜により形成された下部ＳＡＭ層４４ｂとにより構成し、上部ゲート絶縁膜４８をフローティングゲート４６を構成する金属（アルミニウム）の酸化物により形成された上部酸化物層４８ａと自己組織化単分子膜により形成された上部ＳＡＭ層４８ｂとにより構成した。これにより、メモリセル４０を比較的低温で製造することができる。 （もっと読む）

【課題】電荷蓄積層での電子の蓄積または放出が十分でない場合に、不揮発性メモリ素子に保持された記憶状態の正誤を判定し、誤ったデータを読み出すことによる不良を低減する。
【解決手段】メモリセル領域１０４と、テスト領域１０５と、を含む半導体記憶回路１０３と、制御回路と、を有し、制御回路は、メモリセルへのデータの書き込み、第１の領域１０５Ａへの第１の記憶状態の書き込み、または第２の領域１０５Ｂへの第２の記憶状態の書き込みを行うための第１の動作を行い、第１の領域及び第２の領域からの第１の記憶状態または第２の記憶状態の読み出しを行うための第２の動作を行い、メモリセルからのデータの読み出しを行うための第３の動作を行い、第２の動作において、第１の領域からの読み出しが第１の記憶状態であるか、または第２の領域からの読み出しが第２の記憶状態であるかに応じて、第３の動作の正誤を判定する。 （もっと読む）

【課題】不揮発性メモリを有する半導体装置の性能を向上させる。
【解決手段】シリコン基板１上に配置された不揮発性メモリＮＶＭ１を有する半導体装置であって、不揮発性メモリＮＶＭ１は、シリコン基板１上に順に形成されたメモリゲート絶縁膜ＭＩ１およびメモリゲート電極ＭＧ１を有する。メモリゲート絶縁膜ＭＩ１は、酸化シリコンを主体とする下部バリア膜ＢＢ１、窒化シリコンを主体とする電荷保持膜ＣＳ１、および、酸窒化シリコンを主体とする上部バリア膜ＴＢ１の、３層の積層絶縁膜からなる。特に、上部バリア膜ＴＢ１において、酸窒化シリコンのうちの酸化シリコンの割合は０．４６より大きく、かつ、０．９２以下である。 （もっと読む）

【課題】 高電圧の生成効率を向上し、消費電力を削減する。
【解決手段】 昇圧回路は、第１ノードおよび第２ノードの間に第３ノードを介して直列に接続された第１および第２キャパシタと、第４ノードおよび第５ノードの間に第６ノードを介して直列に接続された第３および第４キャパシタと、第４ノードが第１レベルに設定されているときに、第３ノードを電源線に接続する第１スイッチと、第１ノードが第１レベルに設定されているときに、第６ノードを電源線に接続する第２スイッチと、第６ノードの電荷を第２ノードに転送する第３スイッチと、第３ノードの電荷を第５ノードに転送する第４スイッチと、第２ノードを電圧線に接続する第５スイッチと、第５ノードを電圧線に接続する第６スイッチとを有する。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】高メモリ密度、低電力消費、及び高信頼性を達成可能なＮＡＮＤ型多値メモリセルを提供する。
【解決手段】ＮＡＮＤ型多値メモリセルは、２つのドレイン／ソース領域を基板に有する。２つのドレイン／ソース領域の間における基板の上方には、酸化物−窒化物−酸化物構造体が形成される。このうち窒化物層は、電荷を非対称に捕獲する層として機能する。酸化物−窒化物−酸化物構造体の上方には、制御ゲートが配置される。ドレイン／ソース領域に非対称のバイアスをかけることで、ドレイン／ソース領域に高い電圧が生じ、これによってドレイン／ソース領域の略近傍における電荷捕獲層にＧＩＤＬ（ゲートに起因するドレインでの電流漏れ）正孔注入処理を行い、正孔を非対称な分布で注入する。 （もっと読む）

【課題】半導体基板の素子分離溝内の絶縁膜をエッチバック処理したときに側壁に残存する絶縁膜を除去して容量カップリングのロスを低減する。
【解決手段】シリコン基板１に、ゲート絶縁膜４、浮遊ゲート電極用の多結晶シリコン膜５、シリコン窒化膜８を積層形成する。所定間隔で複数のトレンチ１ａを形成し、トレンチ１ａ内に素子分離絶縁膜２を埋め込み形成する。トレンチ１ａ内の素子分離絶縁膜２を所定深さまでエッチバックする。フォトレジストを全面に塗布してトレンチ１ａ底部が露光されにくい条件で露光し、トレンチ１ａの底面部にレジスト１０ａを残す。レジスト１０ａをマスクとしてウェットエッチングでシリコン酸化膜をエッチングしてトレンチ１ａ内の側壁に残存する素子分離絶縁膜を除去する。 （もっと読む）

【課題】コンタクトとアクティブエリアとの間のショートマージンを確保できる不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１において、シリコン基板の上層部分にＳＴＩを形成し、シリコン基板の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。また、アクティブエリアＡＡ上にビット線コンタクトＣＢを形成し、その下端部をアクティブエリアＡＡに接続する。このとき、ビット線コンタクトＣＢを千鳥状に配置する。そして、一のアクティブエリアＡＡにおけるビット線コンタクトＣＢが接続された部分６の上面よりも、この一のアクティブエリアＡＡの隣に配置された他のアクティブエリアＡＡの一部分であって、Ｙ方向における位置が一のアクティブエリアＡＡの部分６と同じである部分７の上面を、下方に位置させる。 （もっと読む）

不揮発性メモリ・セルが、基板層を有し、第１の導電型のフィン形状半導体部材が基板層上にある。フィン形状部材は、第２の導電型の第１の領域と、第１の領域から離間配置された第２の導電型の第２の領域とを有し、チャネル領域が第１の領域と第２の領域との間に延びている。フィン形状部材は、第１の領域と第２の領域との間に上面及び２つの側面を有する。ワード線が、第１の領域に隣接し、チャネル領域の第１の部分の上面及び２つの側面に容量結合される。浮遊ゲートが、ワード線に隣接し、上面から絶縁され、チャネル領域の第２の部分の２つの側面に容量結合される。 （もっと読む）

【課題】記憶領域の増大を抑制しつつ、より多くの情報を記憶できる不揮発性半導体記憶素子を提供する。
【解決手段】第１ソース／ドレイン拡散層（１１）と、第２ソース／ドレイン拡散層（１２）と、チャネル領域の上に構成され、電気的に絶縁される二つの電荷蓄積層（２１）と、電気的に絶縁された二つのゲート電極（１３、１４）とを具備する不揮発性半導体記憶装置を構成する。第１の電荷蓄積層（２−１、２−２）は、第１領域（２−１）と第２領域（２−２）とを有し、第２の電荷蓄積層（２−３、２−４）は、第３領域（２−３）と第４領域（２−４）とを有するものとする。そして、第１のゲート電極（１３）は、第１領域（２−１）と第３領域（２−３）とに跨り、第２のゲート電極（１４）は、第２領域（２−２）と第４領域（２−４）とに跨る。 （もっと読む）