不揮発性半導体記憶装置及びその製造方法
【課題】高速なアクセスが可能で、かつ、高集積化が可能なスプリットゲート型不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】半導体基板101の主表面の溝に第1、第2のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置100であって、溝内部の対向する第1、第2の側壁102a,102bの表面にそれぞれ第1、第2のスプリット型不揮発性メモリセルの選択ゲート121とコントロールゲート122とが形成され、第1、第2のスプリット型不揮発性メモリセルの選択ゲート121とコントロールゲート122とには、それぞれ異なる電圧を印加することが可能である。
【解決手段】半導体基板101の主表面の溝に第1、第2のスプリット型不揮発性メモリセルを形成した不揮発性半導体記憶装置100であって、溝内部の対向する第1、第2の側壁102a,102bの表面にそれぞれ第1、第2のスプリット型不揮発性メモリセルの選択ゲート121とコントロールゲート122とが形成され、第1、第2のスプリット型不揮発性メモリセルの選択ゲート121とコントロールゲート122とには、それぞれ異なる電圧を印加することが可能である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。特に、半導体基板の主表面に溝を設け、溝の側壁を利用してスプリットゲート型不揮発性メモリセルを形成する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
従来、マスクROMで構成されていたマイクロコントローラや1チップマイクロコンピュータなどのプログラムメモリは、近年フラッシュメモリに置き換えられるようになって来ている。このため、大容量のフラッシュメモリをマイクロコントローラ等のシステムLSIに内蔵する必要が生じて来ている。また、マスクROMを置き換え、マイクロコントローラの高速化に対応するためには、リードアクセスタイムの高速化が必要である。さらに、フラッシュメモリ等の不揮発性半導体記憶装置では、消去(書き込み)の際に過消去の問題を回避し、メモリセルへの書込み電圧の印加を容易にするため、スプリットゲート型の不揮発性メモリセル構造を持った不揮発性半導体記憶装置の開発が行われている。
【0003】
特許文献1には、このリードアクセスタイムが高速で、かつ、大容量化に適した従来のスプリットゲート型のメモリセル構造を有する不揮発性半導体記憶装置が記載されている。図13(a)は、その特許文献1に記載されている不揮発性メモリセルの断面図である。図13(a)では、半導体基板201の主表面に溝を形成し、その溝の側壁に電荷蓄積層を挟んでコントロールゲート240を形成し、溝間の凸部に選択ゲート170を設けている。特許文献1によれば、溝の側壁にコントロールゲート240を形成し、溝の側壁をコントロールゲートのチャンネルとして用いているので、メモリセルの面積の縮小化を図ることができる。また、メモリセル毎に導電プラグ251により上層の金属配線層と接続することができるので、リードアクセスタイムを短縮することができる。
【0004】
また、特許文献2には、図13(b)に示すように、半導体基板SUBの主表面に溝を設け、溝間の凸部と溝の底面にソースドレインの一方と他方を設け、溝の側壁に選択ゲートCL3とコントロールゲート(ワード線)WL1を設ける不揮発性半導体メモリ装置が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2007/0018207号明細書
【特許文献2】特開2003−100914号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
以下の分析は本発明により与えられる。特許文献1によれば、選択ゲート170を溝の外に設けているので、溝の外に選択ゲート170とそのチャネル領域を形成するための面積が必要である。
【0007】
また、特許文献2によれば、選択ゲートCL3とコントロールゲートWL1によるチャネルを溝の側壁に設けているので、メモリセルの面積の縮小は可能であるが、高速なリードアクセスタイムを要求される分野の不揮発性半導体記憶装置に適した構造ではない。すなわち、特許文献2では、コントロールゲート(ワード線)WL1が溝と直交し、コントロールゲートは、溝の対向する側壁に形成したメモリセルで共通である。また、メモリセルのソースドレインの上をワード線が走っているため、メモリセル毎にソースドレインに配線とのコンタクトを設けることができない等高速化に適した構造ではない。
【課題を解決するための手段】
【0008】
本発明の1つの側面による不揮発性半導体記憶装置は、半導体基板の主表面に設けられた溝に第1、第2のスプリットゲート型不揮発性メモリセルを形成した不揮発性半導体記憶装置であって、前記溝内部の対向する第1、第2の側壁の表面に前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとがそれぞれ形成され、前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとには、それぞれ異なる電圧を印加することが可能である。
【0009】
また、本発明の他の側面による不揮発性半導体記憶装置は、主表面の第1の方向に複数の溝が形成された半導体基板と、前記半導体基板の主表面に前記第1の方向と交差する第2の方向に形成された複数の素子分離領域と、前記素子分離領域により仕切られた前記複数の溝の底面と溝間の凸部とにそれぞれ設けられたソースドレイン領域と、前記溝の各側壁に前記第1の方向に形成された選択ゲート線と、前記溝の各側壁の表面との間にトラップ層を挟んで前記第1の方向に形成されたコントロールゲート線と、前記各ソースドレイン領域と絶縁層を介して上層に設けられた配線層とを接続するコンタクトと、を備え、前記溝の底面と溝間の凸部とにそれぞれ形成されたソースドレイン領域と、前記選択ゲート線と前記コントロールゲート線によりスプリットゲート型不揮発性メモリセルが前記半導体基板の主表面にマトリクス状に形成されている。
【0010】
本発明のさらに別な側面による不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に溝を形成する工程と、前記溝の側壁に選択ゲートと、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲートと、を形成する工程と、前記選択ゲートと前記コントロールゲートと、を形成した後に、前記選択ゲートと前記コントロールゲートとを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方とを前記溝の底と溝の外との前記半導体基板の表面に形成する工程と、を含む。
【発明の効果】
【0011】
本発明によれば、リードアクセスタイムが高速で、かつ、セル面積を小さくすることが可能な不揮発性半導体装置が得られる。
【図面の簡単な説明】
【0012】
【図1】本発明の一実施例による不揮発性半導体装置の(a)平面図と、(b)そのbb断面図である。
【図2】一実施例による不揮発性半導体記憶装置におけるメモリセルアレイ部の回路図である。
【図3】図1(a)の平面図における図2の回路の配置位置を説明する図面である。
【図4】一実施例による不揮発性半導体記憶装置における選択ゲートコンタクト部の(a)平面図と、(b)そのbb’断面図である。
【図5】一実施例による不揮発性半導体記憶装置におけるコントロールゲートコンタクト部の(a)平面図と、(b)そのbb’断面図である。
【図6】一実施例における読出し時の選択メモリセルに対する印加電圧を示す(a1)断面図と(a2)回路図、読み込み時の選択メモリセルに対する印加電圧を示す(b1)断面図と(b2)回路図、消去メモリセルに対する印加電圧を示す(c1)断面図と(c2)回路図である。
【図7】一実施例における読出し時の選択セルと非選択セルに対する印加電圧を示す回路図である。
【図8】一実施例における書込み時の選択セルと非選択セルに対する印加電圧を示す回路図である。
【図9】一実施例における消去時の選択ブロックのメモリセルと非選択ブロックのメモリセルに対する印加電圧を示す回路図である。
【図10】(a)〜(g)は、一実施例における半導体記憶装置の各製造工程を順番に立体的に示す模式図である。
【図11】(a)〜(f)は、一実施例における半導体記憶装置の各製造工程を順番に示す工程図である。
【図12】(a)〜(c)は、図11に続く工程を順番に示す工程図である。
【図13】(a)は特許文献1に記載の従来のスプリットゲート型不揮発性メモリセルの構造を示す断面図、(b)は特許文献2に記載の従来のスプリットゲート型不揮発性メモリセルの構造を示す断面図である。
【発明を実施するための形態】
【0013】
本発明の実施形態の全体の概要について最初に説明した後、具体的な実施例について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【0014】
一例として図1(b)に示すように、本発明の一実施形態の不揮発性半導体記憶装置100は、半導体基板の主表面に設けられた溝(側壁102a、102b、底面103、図11(a)も参照)に第1、第2のスプリットゲート型不揮発性メモリセル(例えば、図2の単位セル120iと120j)を形成した不揮発性半導体記憶装置100であって、溝内部の対向する第1、第2の側壁(102aと102b)の表面に前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲート121とコントロールゲート122とがそれぞれ形成され、第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲート121とコントロールゲート122とには、それぞれ異なる電圧を印加することが可能である。
【0015】
すなわち、溝内部の対向する側壁(例えば、102aと102b)にそれぞれ選択ゲート121とコントロールゲート122を形成するので、特許文献1のように溝の外に選択ゲートを形成する必要がないので、メモリセルの面積を小さくすることができる。また、図7〜図9に示すように、溝の内部に設けた第1、第2のメモリセルの選択ゲート121とコントロールゲート122には、選択状態に応じて、それぞれ、異なった電圧を印加することができる。
【0016】
また、第1、第2側壁(102aと102b)の表面に設けられたコントロールゲート122は、それぞれ側壁との間にトラップ層123を挟んで形成されている。書込み時と消去時にこのトラップ層にキャリアを出し入れすることにより、電源切断後もデータを保持する。さらに、溝の底面103には、第1、第2のスプリットゲート型不揮発性メモリセル(側壁102aと102bとに形成したメモリセル)のソースドレインの一方125が共通に形成され、前記溝の外側の半導体基板の表面104には、それぞれ、ソースドレインの他方126が形成されている。
【0017】
さらに、図1(a)も参照すると、溝が半導体基板の表面に複数平行に第1の方向(Y軸方向)に形成され(図1(a)において、選択ゲート121に挟まれた第1のソースドレイン領域125が溝の底面、コントロールゲート122に挟まれた第2のソースドレイン(126)が溝間の凸部)、前記半導体基板の表面の前記溝と交差する第2の方向(X軸方向)に複数の素子分離領域105が形成され、複数の溝と前記複数の素子分離領域105によってマトリクス状に区画されている半導体基板の表面に前記スプリットゲート型不揮発性メモリセルがマトリクス状に形成されている。
【0018】
また、図1(b)と図2とを参照すると、溝の底面103に、それぞれ形成された第1のソースドレイン領域125と、半導体基板101の表面の上層に絶縁層(128+151)を介して前記第2の方向(X軸方向)に形成された複数のビット線(142a〜142c)と、絶縁層151を貫通して第1のソースドレイン領域125とビット線とを接続するコンタクト153と、をさらに備える。なお、図1(b)では、コンタクト153より上層の構造については、省略している。
【0019】
また、溝間の半導体基板101表面の凸部104に、それぞれ形成された第2のソースドレイン領域126と、半導体基板101の表面の上層に絶縁層151を介して第1の方向(図2のY軸方向)に形成された複数のソース線(141a〜141c)と、絶縁層151を貫通して前記第2のソースドレイン領域126とソース線(141a〜141c)とを接続するコンタクト152と、をさらに備える。
【0020】
また、一例として図1に示すように、本発明の不揮発性半導体記憶装置100は、主表面の第1の方向(Y軸方向)に複数の溝が形成された半導体基板101と、半導体基板101の主表面に第1の方向と交差する第2の方向(X軸方向)に形成された複数の素子分離領域105と、素子分離領域105により仕切られた複数の溝の底面103と溝間の凸部104とにそれぞれ設けられたソースドレイン領域(126と125)と、溝の各側壁(102a、102b)に第1の方向(Y軸方向)に形成された選択ゲート線121と、溝の各側壁の表面との間にトラップ層123を挟んで第1の方向(Y軸方向)に形成されたコントロールゲート線122と、各ソースドレイン領域(125、126)と絶縁層151を介して上層に設けられた配線層とを接続するコンタクト(152、153)と、を備え、溝の底面103と溝間の凸部104とにそれぞれ形成されたソースドレイン領域(125、126)と、選択ゲート線121とコントロールゲート線122によりスプリットゲート型不揮発性メモリセルが半導体基板101の主表面にマトリクス状に形成されている。
【0021】
また、一例として図4に示すように、第1の方向(Y軸方向)に形成された複数の溝に交差する第2の方向(X軸方向)に形成された複数の素子分離領域105のうち、一定の間隔をおいた素子分離領域105には、溝に形成された選択ゲート121の引き出し電極163が形成されており、引き出し電極163には、上層配線に接続するためのコンタクト161が接続されている。また、一例として図5に示すように、第1の方向(Y軸方向)に形成された複数の溝に交差する第2の方向(X軸方向)に形成された複数の素子分離領域105のうち、一定の間隔をおいた素子分離領域105には、溝に形成されたコントロールゲート122の引き出し電極164が設けられており、引き出し電極164には、上層配線に接続するためのコンタクト162が接続されている。
【0022】
さらに、図1(b)に示すように、選択ゲート121が溝の底面に近い部分の側壁の表面との間にゲート酸化膜124を挟んで設けられ、コントロールゲート122が溝の選択ゲート121により覆われていない部分の側壁(102a、102b)の表面と選択ゲート121の表面とにトラップ層123を挟んで設けられている。
【0023】
さらに、本発明の一実施形態の不揮発性半導体記憶装置100の製造方法は、半導体基板101の主表面に溝を形成する工程(図10(b)、図11(a))と、溝の側壁(102a、102b)に選択ゲート121と、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲート122と、を形成する工程(図11(d)〜図12(a))と、選択ゲート121とコントロールゲート122とを形成した後に、選択ゲート121とコントロールゲート122とを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方(125、126)とを溝の底103と溝の外104との半導体基板101の表面に形成する工程(図12(c))と、を含む。
【0024】
また、半導体基板101の主表面に複数平行に素子分離領域105を形成する工程(図10(a))を含み、溝を形成する工程(図10(b)、図11(a))は、複数の素子分離領域105と交差する方向に複数の溝を形成する。また、ソースドレイン領域を形成する工程(図12(c))において、素子分離領域105で仕切られた各溝の底面103と溝間の凸部104とにソースドレイン領域(125、126)を形成し、ソースドレイン領域(125、126)が形成された半導体基板101の主表面に層間絶縁膜151を形成する工程と、前記層間絶縁膜の表面から前記溝の底面103と溝間の凸部104とに設けられたソースドレイン領域(125、126)に達するコンタクト(152、153)をそれぞれ形成する工程(図1(b))と、を含む。さらに、選択ゲート121とコントロールゲート122とを形成する工程(図11(d)〜図12(a))は、溝が設けられた半導体基板101の主表面に、選択ゲート絶縁膜124を挟んで選択ゲート層171を形成し(図11(d))、エッチバックにより溝内部の底面寄りの側壁の部分に選択ゲート121を形成する工程(図11(e))と、選択ゲート121の表面及び選択ゲート121に覆われていない前記半導体基板の主表面にトラップ層123と、コントロールゲート層172とを積層し、エッチバックにより前記選択ゲートに覆われていない側壁の表面にトラップ層を挟んでコントロールゲート122を形成する工程と、を含む。
【0025】
以下、本発明の実施例について、図面を参照してさらに詳しく説明する。
【実施例1】
【0026】
[実施例1の構成]
図1(a)は、実施例1による不揮発性半導体装置100の(a)平面図と、(b)そのbb’断面図である。なお、図1(a)の平面図では、スプリット型不揮発性メモリセルの構造が理解できるように、図1(b)におけるサイドウォールスペーサ128や層間絶縁膜151、及びそれより上の層の構造は記載を省略している。図1(a)では、一定の方向に選択ゲート線121とコントロールゲート線122がペアとなって一定の間隔を置いて平行に複数配線されている。選択ゲート線121とコントロールゲート線122は、それぞれ不揮発性メモリセルにおいて選択ゲート121、コントロールゲート122となる信号線である。この選択ゲート線121とコントロールゲート線122が配線されている方向を仮にY軸の方向とする。選択ゲート線121とコントロールゲート線122とのペアにおける選択ゲート線121とコントロールゲート線122の配線の順番は1つおきに逆に配線されており、各ペアの選択ゲート線121とコントロールゲート線122は隣接して配線されている。
【0027】
また、選択ゲート線121及びコントロールゲート線122と直交するX軸の方向には、スプリットゲート型メモリセルの第1のソースドレイン領域125と第2のソースドレイン領域126がペアとなる選択ゲート線121及びコントロールゲート線122とを挟んで交互に配置されている。この第1のソースドレイン領域125と第2のソースドレイン領域126は、各スプリットゲート型不揮発性メモリセルにおいて、一方がソース、他方がドレインとなる領域である。どちらをソースとし、ドレインとするかは、書込み、消去、読出しの各モードによって異なってもよい。また、第1のソースドレイン領域125と第2のソースドレイン領域126は、X方向に設けられた複数の素子分離領域105により複数の領域に分離されている。
【0028】
第1のソースドレイン領域125は、選択ゲート線121に挟まれて配置されており、各第1のソースドレイン領域125には、上層に配線されるビット線に接続されるコンタクト153が設けられている。また、第2のソースドレイン領域126は、コントロールゲート線122に挟まれて配置されており、各第2のソースドレイン領域126には、上層に配線されるソース線に接続されるコンタクト152が設けられている。
【0029】
図1(b)は、図1(a)におけるbb’断面を示す断面図である。図1(b)に示すとおり、不揮発性半導体記憶装置100は、半導体基板101の主表面に素子が形成されている。半導体基板101の主表面には、図1(a)において、Y軸の方向に伸びる複数の溝が平行に形成されている。図1(b)における側壁102aと102bは溝内部の対向する側壁である。また、103はその溝の底面、104は溝と溝の間の凸部である。
【0030】
図1(b)において、第1のソースドレイン領域125は、溝の底面103の表面に設けられ、第2のソースドレイン領域126は、溝間の凸部104の表面に設けられている。また、選択ゲート線121とコントロールゲート線122は各溝の側壁(102a、102b)に沿ってY軸方向に溝の中で配線されている。溝の底面103に設けられた第1のソースドレイン領域125と溝間の凸部104の表面に設けられた第2のソースドレイン領域126との間の各側壁(102a、102b)には、選択ゲート線121とコントロールゲート線122が配線され、第1のソースドレイン領域125と第2のソースドレイン領域126と選択ゲート線121とコントロールゲート線122によって、各側壁(102a、102b等)の表面は、選択ゲート121とコントロールゲート122を有するスプリットゲート型不揮発性メモリセルのチャンネル領域127となっている。なお、この実施例では、溝の底面に近い方に選択ゲート線121が配線され、側壁に沿って選択ゲート線121の上層、溝の出口に近い側にコントロールゲート線122が配線されている。なお、コントロールゲート線122と側壁(102a、102b等)の表面との間には、トラップ層123が設けられている。このトラップ層123に書込み、消去動作によりキャリアを入出力することにより、不揮発性半導体記憶装置100は電源切断後もデータを保持することができる。また、選択ゲート線121と側壁(102a、102b)との間には、ゲート絶縁膜124が設けられている。
【0031】
さらに、底面103に設けられた第1のソースドレイン領域125は、側壁から多少間隔を置いて形成されており、第1のソースドレイン領域125と側壁に設けられたチャンネル領域127との間には、選択ゲート側LDD領域129が設けられている。また、同様に、凸部104に設けられた第2のソースドレイン領域126と側壁に形成されたチャンネル領域127との間には、コントロールゲート側LDD領域130が設けられている。
【0032】
また、溝間の凸部104の側壁に設けられた選択ゲート線121とコントロールゲート線122を覆うサイドウォールスペーサ128が設けられており、サイドウォールスペーサ128によって、第1のソースドレイン領域125は、選択ゲート121から一定の距離、離間して形成される。また、素子が形成された半導体基板101の表面は、層間絶縁膜151により覆われている。層間絶縁膜151のさらに上層には、図示しない金属配線層が形成されている。溝の底面103に設けられた第1のソースドレイン領域125には、ビット線(図2の142a〜142c)に接続するビット線コンタクト153が接続される。また、溝間の凸部104に設けられた第2のソースドレイン領域126には、ソース線(図2の141a〜141c)に接続されるソース線コンタクト152が接続される。なお、配線層の断面の構成は、一般的な半導体装置に用いられる配線構造と何ら変わる所がないので、図示は省略している。
【0033】
なお、図1(b)に示すトランジスタを形成する部分の半導体基板101の導電型はP型であり、これは、N型の半導体基板にP型のウェルを形成し、そのP型のウェルの中にメモリセルのトランジスタを形成しても良い。また、第1のソースドレイン領域125、第2のソースドレイン領域126は、共にN+型である。さらに、選択ゲート側LDD領域129は、第1のソースドレイン領域125より低濃度のN+型の領域であり、コントロールゲート側LDD領域130は、第2のソースドレイン領域126より低濃度のN+型の領域である。
【0034】
図2は、図1に示した半導体記憶装置100のメモリセルアレイ部のメモリセルの構成を示す回路図である。図1(a)のXY軸の方向と図2のXY軸の方向は一致させており、図2の回路図は、図1(a)の平面図に示すレイアウトの相対位置に対応させて記載している。図2において、121a〜121dは選択ゲート線である。選択ゲート線121a〜121dは、メモリセル部のチャンネル領域127(図1(b))において、選択ゲート121となる。また、122a〜122dはコントロールゲート線であり、メモリセル部のチャンネル領域127(図1(b))において、コントロールゲート122となる。選択ゲート線121a〜121d、コントロールゲート線122a〜122dは、図1(a)を用いて説明したとおり、Y軸方向に平行に配線される。また、選択ゲート線121a〜121d、コントロールゲート線122a〜122dと交差する半導体基板101の表面(図1(b)において、溝の側壁102a、102b)には、スプリットゲート型の不揮発性メモリセル120a〜120lがマトリクス状に形成される。各メモリセルの選択ゲート121に挟まれたソースドレイン領域(図1(b)において、溝の底面103の第1のソースドレイン領域125に相当)はそれぞれ対応するビット線142a〜142cに接続される。また、図1(b)において、溝間の凸部に設けられた第2のソースドレイン領域126に相当するメモリセルのコントロールゲート122間のソースドレイン領域は、それぞれ対応するソース線141a〜141cに接続されている。なお、ビット線142a〜142c、ソース線141a〜141cは、図1において、図示を省略した上層の金属配線層に設けられた配線である。なお、図2において、ビット線142a〜142cをX軸方向、ソース線141a〜141cをY軸方向に配線している。マトリクス状に形成したメモリセルをアクセスするためには、少なくともビット線142a〜142cまたはソース線141a〜141cのいずれかを選択ゲート線121a〜121d、コントロールゲート線122a〜122dと交差する方向に配線する必要がある。なお、図3には、図2の回路図におけるメモリセル120a〜120lのうち、メモリセル120a〜120hについて、図1(a)における配置位置を示す。
【0035】
上記構成により、各スプリットゲート型メモリセルのソース及びドレインは、メモリセル毎に金属配線に接続できるのでメモリセルアレイの外部から金属配線を介して低インピーダンスで各メモリセルへ接続することができ、高速な読出し動作が可能となる。なお、図2に示すメモリセルアレイの外部には、選択ゲート線121、コントロールゲート線122、ソース線141、ビット線142のデコーダや電源回路、ドライバやセンスアンプ等が存在するが、これらについては、不揮発性半導体記憶装置やフラッシュメモリの分野において周知の技術を用いることができるので記載を省略する。
【0036】
なお、高速な読出しアクセス時間を確保するためには、メモリセルのソース及びドレインへの配線に限られず、選択ゲート線121、コントロールゲート線122の低インピーダンス化も必要である。この実施例では、選択ゲート線121、コントロールゲート線122を低インピーダンス化するため、金属配線での裏打ちを行っている。
【0037】
図4に選択ゲート線121の金属配線への引き出し電極部163の構成を示す。図4(a)はその平面図であり、図4(b)はそのbb’断面図である。図4(a)の平面図は図1(a)をY軸方向に延長した部分の平面図である。図4(a)において、選択ゲート線121、コントロールゲート線122、第1のソースドレイン領域125、第2のソースドレイン領域126、ソース線コンタクト152、ビット線コンタクト153の構成は、図1(a)となんら変わるところがない。ただし、素子分離領域105のY軸方向の幅が幅広に設けられており、その幅広の部分を用いて選択ゲート線121に接続された選択ゲート引き出し電極163が設けられ、選択ゲート引き出し電極163には、選択ゲートコンタクト161が接続され図示しない上層の金属配線である選択ゲート線裏打ち配線に接続されている。図4(b)にそのbb’断面の構造を示す。選択ゲート引き出し電極163は、選択ゲート線121が半導体基板101と素子分離領域105の表面に設けられた溝間の凸部のうち、素子分離領域105の凸部の上層にまで引き出され、選択ゲートコンタクト161に接続されている。
【0038】
同様に図5にコントロールゲート線122の金属配線への引き出し電極部164の構成を示す。図5(a)はその平面図であり、図5(b)はそのbb’断面図である。図5(a)の平面図は図1(a)をY軸方向に延長した部分の平面図である。図5(a)において、選択ゲート線121、コントロールゲート線122、第1のソースドレイン領域125、第2のソースドレイン領域126、ソース線コンタクト152、ビット線コンタクト153の構成は、図1(a)となんら変わるところがない。ただし、素子分離領域105のY軸方向の幅が幅広に設けられており、その幅広の部分を用いてコントロールゲート線122に接続されたコントロールゲート引き出し電極164が設けられ、コントロールゲート引き出し電極164には、コントロールゲートコンタクト162が接続され、図示しない上層の金属配線であるコントロールゲート線裏打ち配線に接続されている。図5(b)にそのbb’断面の構造を示す。コントロールゲート引き出し電極164は、コントロールゲート線122が素子分離領域105において溝間の凸部の上層にまで引き出され、コントロールゲートコンタクト162に接続されている。
【0039】
なお、図4の選択ゲート引き出し部、図5のコントロールゲート引き出し部は、Y軸方向の連続するおおよそ16〜128個のメモリセル毎に設けることが適当である。なお、選択ゲート引き出し電極163、コントロールゲート引き出し電極164を何個のメモリセル毎に設けるかは、不揮発性半導体記憶装置に要求される読出し速度、選択ゲート線121やコントロールゲート線122の抵抗値の大きさ等によって任意に決めることができる。
【0040】
[実施例1の動作]
実施例1に示す不揮発性半導体記憶装置100の不揮発性メモリセル120に対して、(1)読出し、(2)書き込み、(3)消去及び(4)非選択セルの保持の各動作モードと、各動作モードにおけるメモリセルのノードに印加する電圧の一例を図面を用いて説明する。
【0041】
(1)読出し動作
読出し動作時には、メモリセルのコントロールゲート122直下のトラップ層にトラップされている電荷によってコントロールゲート122のしきい値が変動し、メモリセルに流れる電流量が異なるので、その電流値により、メモリセルのデータを読み出す。書込みがされた状態では、トラップ層に電子が蓄積されているので、流れる電流は少ない。一方、消去された状態では、トラップ層に電子が蓄積されていないので、流れる電流は大きい。図6(a1)、図6(a2)は、読出し時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート122に1.8V、選択ゲート121に2.5V、第1のソースドレイン領域125に1.2V、第2のソースドレイン領域126に0Vを印加する。
【0042】
(2)書き込み動作
書込み動作時には、コントロールゲート122側の第2のソースドレイン領域126に選択ゲート121側の第1のソースドレイン領域125より高電圧を印加し、コントロールゲート122に第2ソースドレイン領域126よりさらに高電圧を印加し、第2のソースドレイン領域126から第1のソースドレイン領域125に流れる電流によって生じたホットエレクトロンをコントロールゲート122に印加した高電圧により、トラップ層123に捕捉する。図6(b1)、図6(b2)は、書き込み時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート122に1.8V、選択ゲート121に2.5V、第1のソースドレイン領域125に1.2V、第2のソースドレイン領域126に0Vを印加する。
【0043】
(3)消去動作
消去時はホットホール注入または、FNトネリング注入により書き込みによりトラップ層に注入した電荷を中和することにより消去を行う。ホットホール注入の場合は、第1のソースドレイン領域125に対して第2のソースドレイン領域126に正の電圧を与え、コントロールゲート122に負の電圧を印加する。図6(c1)、図6(c2)は、消去時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート122に−4.0V、選択ゲート121に−0.5V、第1のソースドレイン領域125に0V、第2のソースドレイン領域126に4.0Vを印加する。
【0044】
(4)保持動作
上記読出し、書込み、消去の各動作モードにおいて、非選択のメモリセルに対しては、データを保持する必要がある。読出し時に非選択のメモリセルに対して印加する電圧の一例を図7に示す。図7では、メモリセル120fを選択し、メモリセル120fからデータの読出しを行う。従って、メモリセル120fのソースとドレイン(125、126)、選択ゲート121とコントロールゲート122には、図6(a1)、図6(a2)に示したとおりの電圧を与える。このとき、非選択の選択ゲート線(121a、121c、121d)、コントロールゲート線(122a、122c、122d)、ビット線(142a、142c)、ソース線(141a、141c)には、すべて0Vを与える。
【0045】
同様に、書き込み時に非選択のメモリセルに対して印加する電圧の一例を図8に示す。図8では、メモリセル120fを選択し、メモリセル120fに対してデータの書込みを行う。従って、メモリセル120fのソースとドレイン(125、126)、選択ゲート121とコントロールゲート122には、図6(b1)、図6(b2)に示したとおりの電圧を与える。このとき、非選択の選択ゲート線(121a、121c、121d)、コントロールゲート線(122a、122c、122d)、ソース線(141a、141c)には、すべて0Vを与え、非選択のビット線(142a、142c)には、4.0Vを与える。
【0046】
同様に、消去時に非選択のメモリセルに対して印加する電圧の一例を図9に示す。図9では、選択ゲート線121bとコントロールゲート線122bに接続されているメモリセル120b、120f、120jを一括して消去している。従って、一括して消去するメモリセル120b、120f、120jのソースとドレイン(125、126)、選択ゲート線121bとコントロールゲート線122bには、図6(c1)、図6(c2)に示したとおりの電圧を与える。このとき、非選択の選択ゲート線(121a、121c、121d)、コントロールゲート線(122a、122c、122d)、ビット線(142a、142c)、ソース線(141a、141c)には、すべて0Vを与える。
【実施例2】
【0047】
次に、本発明の不揮発性半導体記憶装置100の製造方法の実施例について説明する。実施例2の製造方法により、実施例1の不揮発性半導体記憶装置100を製造することもできる。図10(a)〜(g)は、製造方法の各工程の構造を立体的に示す模式図である。また、図11(a)〜(f)、図12(a)〜(c)は、製造方法の各工程の断面図である。
【0048】
最初に図10(a)に示すように周知の方法でシリコン半導体基板101の主表面に平行に複数の溝を形成する。この溝を形成する方向をX軸方向とする。さらに、その溝をSiO2等の絶縁膜で埋め戻すことにより、STI(Sharrow Trench Isolation:シャロートレンチアイソレーション)による素子分離領域105を形成する。
【0049】
次に、図10(b)、図11(a)に示すように素子分離領域105を形成したX軸の方向と直交するY軸の方向に複数の溝を形成する。なお、以下、図11、図12に示す断面図は、図10(a)において、半導体基板101の主表面に素子分離領域105の形成されていない部分のX軸に平行な断面図である。溝の形成は、半導体基板101の主表面にY軸に平行なパターンを有するマスク層を形成し、マスク層で覆われていない半導体基板101及び素子分離領域105をドライエッチングすることにより形成することができる。この工程により、半導体基板101の主表面には、図11(a)に示すように、対向する側壁102a、102b、底面103を有するY軸に平行な複数の溝と溝間の凸部104が半導体基板101の表面に形成される。なお、この工程で形成する溝は、素子分離領域105より浅い溝であることが望ましい。
【0050】
次に図11(b)に示すように半導体基板101の素子領域にPウェルを形成すると共に斜めイオン注入により溝の側壁102a、102bにチャンネルイオン注入を行いチャンネル領域127を形成する。その後、図11(c)に示すように垂直方向からのイオン注入により溝の底面103にN−型の選択ゲート側LDD領域129を形成する。
【0051】
次に、図10(c)、図11(d)に示すように、半導体基板101の主表面の全面に薄いゲート絶縁膜124とポリシリコン層171とを積層する。次に、図10(d)、図11(e)に示すように全面エッチバックによりポリシリコン層171をエッチングし、溝内部の底面103に近い部分の側壁102の部分にポリシリコン層171を残し、残ったポリシリコン層171により選択ゲート121を形成する。なお、ポリシリコン層のエッチングにより表面が露出したゲート絶縁膜124は除去する。
【0052】
次に、図10(e)に示すように、半導体基板101の主表面全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層し、ONO膜からなるトラップ層123を形成する。なお、ONO膜はトラップ層123の一例であり、それ以外の方法や材料によって不揮発性半導体記憶装置やフラッシュメモリの電荷蓄積層として好適なトラップ層を形成してもよい。
【0053】
次に、図10(f)、図11(f)に示すようにトラップ層123の表面にポリシリコン層172を成長させる。その後、図10(g)に示すように再び全面エッチバックを行い、溝内部の側壁に形成した選択ゲート121の上層にポリシリコン層172を残し、残ったポリシリコン層172によりコントロールゲート122を形成する。全面エッチバックにより表面が露出したトラップ層123が残った場合には、ウェットエッチング等により表面が露出したトラップ層123を除去する。
【0054】
次に、図12(a)に示すように斜めイオン注入により溝側壁のうち、選択ゲート121やコントロールゲート122に覆われていない溝の入口部分の側壁にセルLDD領域130を形成する。この実施例2では、セルLDD領域はN+型である。次に、図12(b)に示すように溝の側壁に形成した選択ゲート121、コントロールゲート122、及びセルLDD領域130を形成した側壁の表面が露出している部分を覆うように絶縁膜のサイドウォールスペーサ128を形成する。
【0055】
次に、図12(c)に示すように半導体基板101主表面の全面に垂直方向からイオン注入を行い、サイドウォールスペーサ128により覆われていない溝の底面103及び溝間の凸部104にソースドレイン領域125、126を形成する。このソースドレイン領域125、126の導電型は、N+型である。さらに全面に層間絶縁膜151を形成し、層間絶縁膜151の表面から溝底面103に形成した第1のソースドレイン領域125に達するコンタクト153、溝間の凸部104に形成した第2のソースドレイン領域126に達するコンタクト152を形成する。さらに、コンタクト153に接続するビット線142a、142b、142cをX軸方向に、コンタクト152に接続するソース線141a、141b、141cをY軸方向にそれぞれ金属配線として形成し、図1に示す半導体記憶装置101を完成させる。
【0056】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【0057】
本発明は、フラッシュメモリ内蔵マイクロコントローラなどシステムLSIの一部の機能として組み込まれるフラッシュメモリに用いることができる。また、大容量のフラッシュメモリLSIにも、特に高速なアクセスが必要となる場合に有効に用いることができる。また、一括消去のフラッシュメモリ以外にも、メモリセルのアドレスを特定して消去を行うEEPROMにも適用できる。
【符号の説明】
【0058】
100:不揮発性半導体記憶装置
101:半導体基板
102a、102b:(半導体基板101の主表面に設けられた溝の)側壁
103:(半導体基板101の主表面に設けられた溝の)底面
104:(半導体基板101の主表面に設けられた複数も受けられた溝間の)凸部
105:素子分離領域(STI、シャロートレンチアイソレーション領域)
120、120a〜120l:スプリットゲート型不揮発性メモリセル(単位セル)
121、121a〜121d:選択ゲート(セレクトゲート、選択ゲート線)
122、122a〜122d:コントロールゲート(コントロールゲート線)
123:トラップ層(電荷蓄積層、ONO膜)
124:ゲート絶縁膜(ゲート酸化膜、選択ゲート絶縁膜)
125:第1のソースドレイン領域(溝底面に設けられたソースドレイン領域、ビット線に接続されるソースドレイン領域)
126:第2のソースドレイン領域(溝間の凸部に設けられたソースドレイン領域、ソース線に接続されるソースドレイン領域)
127:チャネル領域
128:サイドウォールスペーサ(層間絶縁膜)
129:選択ゲート(セレクトゲート)側LDD領域
130:セル(コントロールゲート側)LDD領域
141、141a〜141c:ソース線
142、142a〜142c:ビット線
151:層間絶縁膜(絶縁層)
152:ソース線コンタクト
153:ビット線コンタクト
161:選択ゲートコンタクト(セレクトゲートコンタクト、コンタクト)
162:コントロールゲートコンタクト(コンタクト)
163:選択ゲート引き出し電極(引き出し電極)
164:コントロールゲート引き出し電極(引き出し電極)
171:ポリシリコン層(選択ゲートとなる層、選択ゲート層)
172:ポリシリコン層(コントロールゲートとなる層、コントロールゲート層)
【技術分野】
【0001】
本発明は、不揮発性半導体記憶装置及びその製造方法に関する。特に、半導体基板の主表面に溝を設け、溝の側壁を利用してスプリットゲート型不揮発性メモリセルを形成する不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【0002】
従来、マスクROMで構成されていたマイクロコントローラや1チップマイクロコンピュータなどのプログラムメモリは、近年フラッシュメモリに置き換えられるようになって来ている。このため、大容量のフラッシュメモリをマイクロコントローラ等のシステムLSIに内蔵する必要が生じて来ている。また、マスクROMを置き換え、マイクロコントローラの高速化に対応するためには、リードアクセスタイムの高速化が必要である。さらに、フラッシュメモリ等の不揮発性半導体記憶装置では、消去(書き込み)の際に過消去の問題を回避し、メモリセルへの書込み電圧の印加を容易にするため、スプリットゲート型の不揮発性メモリセル構造を持った不揮発性半導体記憶装置の開発が行われている。
【0003】
特許文献1には、このリードアクセスタイムが高速で、かつ、大容量化に適した従来のスプリットゲート型のメモリセル構造を有する不揮発性半導体記憶装置が記載されている。図13(a)は、その特許文献1に記載されている不揮発性メモリセルの断面図である。図13(a)では、半導体基板201の主表面に溝を形成し、その溝の側壁に電荷蓄積層を挟んでコントロールゲート240を形成し、溝間の凸部に選択ゲート170を設けている。特許文献1によれば、溝の側壁にコントロールゲート240を形成し、溝の側壁をコントロールゲートのチャンネルとして用いているので、メモリセルの面積の縮小化を図ることができる。また、メモリセル毎に導電プラグ251により上層の金属配線層と接続することができるので、リードアクセスタイムを短縮することができる。
【0004】
また、特許文献2には、図13(b)に示すように、半導体基板SUBの主表面に溝を設け、溝間の凸部と溝の底面にソースドレインの一方と他方を設け、溝の側壁に選択ゲートCL3とコントロールゲート(ワード線)WL1を設ける不揮発性半導体メモリ装置が記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第2007/0018207号明細書
【特許文献2】特開2003−100914号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
以下の分析は本発明により与えられる。特許文献1によれば、選択ゲート170を溝の外に設けているので、溝の外に選択ゲート170とそのチャネル領域を形成するための面積が必要である。
【0007】
また、特許文献2によれば、選択ゲートCL3とコントロールゲートWL1によるチャネルを溝の側壁に設けているので、メモリセルの面積の縮小は可能であるが、高速なリードアクセスタイムを要求される分野の不揮発性半導体記憶装置に適した構造ではない。すなわち、特許文献2では、コントロールゲート(ワード線)WL1が溝と直交し、コントロールゲートは、溝の対向する側壁に形成したメモリセルで共通である。また、メモリセルのソースドレインの上をワード線が走っているため、メモリセル毎にソースドレインに配線とのコンタクトを設けることができない等高速化に適した構造ではない。
【課題を解決するための手段】
【0008】
本発明の1つの側面による不揮発性半導体記憶装置は、半導体基板の主表面に設けられた溝に第1、第2のスプリットゲート型不揮発性メモリセルを形成した不揮発性半導体記憶装置であって、前記溝内部の対向する第1、第2の側壁の表面に前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとがそれぞれ形成され、前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとには、それぞれ異なる電圧を印加することが可能である。
【0009】
また、本発明の他の側面による不揮発性半導体記憶装置は、主表面の第1の方向に複数の溝が形成された半導体基板と、前記半導体基板の主表面に前記第1の方向と交差する第2の方向に形成された複数の素子分離領域と、前記素子分離領域により仕切られた前記複数の溝の底面と溝間の凸部とにそれぞれ設けられたソースドレイン領域と、前記溝の各側壁に前記第1の方向に形成された選択ゲート線と、前記溝の各側壁の表面との間にトラップ層を挟んで前記第1の方向に形成されたコントロールゲート線と、前記各ソースドレイン領域と絶縁層を介して上層に設けられた配線層とを接続するコンタクトと、を備え、前記溝の底面と溝間の凸部とにそれぞれ形成されたソースドレイン領域と、前記選択ゲート線と前記コントロールゲート線によりスプリットゲート型不揮発性メモリセルが前記半導体基板の主表面にマトリクス状に形成されている。
【0010】
本発明のさらに別な側面による不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に溝を形成する工程と、前記溝の側壁に選択ゲートと、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲートと、を形成する工程と、前記選択ゲートと前記コントロールゲートと、を形成した後に、前記選択ゲートと前記コントロールゲートとを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方とを前記溝の底と溝の外との前記半導体基板の表面に形成する工程と、を含む。
【発明の効果】
【0011】
本発明によれば、リードアクセスタイムが高速で、かつ、セル面積を小さくすることが可能な不揮発性半導体装置が得られる。
【図面の簡単な説明】
【0012】
【図1】本発明の一実施例による不揮発性半導体装置の(a)平面図と、(b)そのbb断面図である。
【図2】一実施例による不揮発性半導体記憶装置におけるメモリセルアレイ部の回路図である。
【図3】図1(a)の平面図における図2の回路の配置位置を説明する図面である。
【図4】一実施例による不揮発性半導体記憶装置における選択ゲートコンタクト部の(a)平面図と、(b)そのbb’断面図である。
【図5】一実施例による不揮発性半導体記憶装置におけるコントロールゲートコンタクト部の(a)平面図と、(b)そのbb’断面図である。
【図6】一実施例における読出し時の選択メモリセルに対する印加電圧を示す(a1)断面図と(a2)回路図、読み込み時の選択メモリセルに対する印加電圧を示す(b1)断面図と(b2)回路図、消去メモリセルに対する印加電圧を示す(c1)断面図と(c2)回路図である。
【図7】一実施例における読出し時の選択セルと非選択セルに対する印加電圧を示す回路図である。
【図8】一実施例における書込み時の選択セルと非選択セルに対する印加電圧を示す回路図である。
【図9】一実施例における消去時の選択ブロックのメモリセルと非選択ブロックのメモリセルに対する印加電圧を示す回路図である。
【図10】(a)〜(g)は、一実施例における半導体記憶装置の各製造工程を順番に立体的に示す模式図である。
【図11】(a)〜(f)は、一実施例における半導体記憶装置の各製造工程を順番に示す工程図である。
【図12】(a)〜(c)は、図11に続く工程を順番に示す工程図である。
【図13】(a)は特許文献1に記載の従来のスプリットゲート型不揮発性メモリセルの構造を示す断面図、(b)は特許文献2に記載の従来のスプリットゲート型不揮発性メモリセルの構造を示す断面図である。
【発明を実施するための形態】
【0013】
本発明の実施形態の全体の概要について最初に説明した後、具体的な実施例について説明する。なお、概要の説明において引用する図面及び図面の符号は実施形態の一例として示すものであり、それにより本発明による実施形態のバリエーションを制限するものではない。
【0014】
一例として図1(b)に示すように、本発明の一実施形態の不揮発性半導体記憶装置100は、半導体基板の主表面に設けられた溝(側壁102a、102b、底面103、図11(a)も参照)に第1、第2のスプリットゲート型不揮発性メモリセル(例えば、図2の単位セル120iと120j)を形成した不揮発性半導体記憶装置100であって、溝内部の対向する第1、第2の側壁(102aと102b)の表面に前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲート121とコントロールゲート122とがそれぞれ形成され、第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲート121とコントロールゲート122とには、それぞれ異なる電圧を印加することが可能である。
【0015】
すなわち、溝内部の対向する側壁(例えば、102aと102b)にそれぞれ選択ゲート121とコントロールゲート122を形成するので、特許文献1のように溝の外に選択ゲートを形成する必要がないので、メモリセルの面積を小さくすることができる。また、図7〜図9に示すように、溝の内部に設けた第1、第2のメモリセルの選択ゲート121とコントロールゲート122には、選択状態に応じて、それぞれ、異なった電圧を印加することができる。
【0016】
また、第1、第2側壁(102aと102b)の表面に設けられたコントロールゲート122は、それぞれ側壁との間にトラップ層123を挟んで形成されている。書込み時と消去時にこのトラップ層にキャリアを出し入れすることにより、電源切断後もデータを保持する。さらに、溝の底面103には、第1、第2のスプリットゲート型不揮発性メモリセル(側壁102aと102bとに形成したメモリセル)のソースドレインの一方125が共通に形成され、前記溝の外側の半導体基板の表面104には、それぞれ、ソースドレインの他方126が形成されている。
【0017】
さらに、図1(a)も参照すると、溝が半導体基板の表面に複数平行に第1の方向(Y軸方向)に形成され(図1(a)において、選択ゲート121に挟まれた第1のソースドレイン領域125が溝の底面、コントロールゲート122に挟まれた第2のソースドレイン(126)が溝間の凸部)、前記半導体基板の表面の前記溝と交差する第2の方向(X軸方向)に複数の素子分離領域105が形成され、複数の溝と前記複数の素子分離領域105によってマトリクス状に区画されている半導体基板の表面に前記スプリットゲート型不揮発性メモリセルがマトリクス状に形成されている。
【0018】
また、図1(b)と図2とを参照すると、溝の底面103に、それぞれ形成された第1のソースドレイン領域125と、半導体基板101の表面の上層に絶縁層(128+151)を介して前記第2の方向(X軸方向)に形成された複数のビット線(142a〜142c)と、絶縁層151を貫通して第1のソースドレイン領域125とビット線とを接続するコンタクト153と、をさらに備える。なお、図1(b)では、コンタクト153より上層の構造については、省略している。
【0019】
また、溝間の半導体基板101表面の凸部104に、それぞれ形成された第2のソースドレイン領域126と、半導体基板101の表面の上層に絶縁層151を介して第1の方向(図2のY軸方向)に形成された複数のソース線(141a〜141c)と、絶縁層151を貫通して前記第2のソースドレイン領域126とソース線(141a〜141c)とを接続するコンタクト152と、をさらに備える。
【0020】
また、一例として図1に示すように、本発明の不揮発性半導体記憶装置100は、主表面の第1の方向(Y軸方向)に複数の溝が形成された半導体基板101と、半導体基板101の主表面に第1の方向と交差する第2の方向(X軸方向)に形成された複数の素子分離領域105と、素子分離領域105により仕切られた複数の溝の底面103と溝間の凸部104とにそれぞれ設けられたソースドレイン領域(126と125)と、溝の各側壁(102a、102b)に第1の方向(Y軸方向)に形成された選択ゲート線121と、溝の各側壁の表面との間にトラップ層123を挟んで第1の方向(Y軸方向)に形成されたコントロールゲート線122と、各ソースドレイン領域(125、126)と絶縁層151を介して上層に設けられた配線層とを接続するコンタクト(152、153)と、を備え、溝の底面103と溝間の凸部104とにそれぞれ形成されたソースドレイン領域(125、126)と、選択ゲート線121とコントロールゲート線122によりスプリットゲート型不揮発性メモリセルが半導体基板101の主表面にマトリクス状に形成されている。
【0021】
また、一例として図4に示すように、第1の方向(Y軸方向)に形成された複数の溝に交差する第2の方向(X軸方向)に形成された複数の素子分離領域105のうち、一定の間隔をおいた素子分離領域105には、溝に形成された選択ゲート121の引き出し電極163が形成されており、引き出し電極163には、上層配線に接続するためのコンタクト161が接続されている。また、一例として図5に示すように、第1の方向(Y軸方向)に形成された複数の溝に交差する第2の方向(X軸方向)に形成された複数の素子分離領域105のうち、一定の間隔をおいた素子分離領域105には、溝に形成されたコントロールゲート122の引き出し電極164が設けられており、引き出し電極164には、上層配線に接続するためのコンタクト162が接続されている。
【0022】
さらに、図1(b)に示すように、選択ゲート121が溝の底面に近い部分の側壁の表面との間にゲート酸化膜124を挟んで設けられ、コントロールゲート122が溝の選択ゲート121により覆われていない部分の側壁(102a、102b)の表面と選択ゲート121の表面とにトラップ層123を挟んで設けられている。
【0023】
さらに、本発明の一実施形態の不揮発性半導体記憶装置100の製造方法は、半導体基板101の主表面に溝を形成する工程(図10(b)、図11(a))と、溝の側壁(102a、102b)に選択ゲート121と、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲート122と、を形成する工程(図11(d)〜図12(a))と、選択ゲート121とコントロールゲート122とを形成した後に、選択ゲート121とコントロールゲート122とを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方(125、126)とを溝の底103と溝の外104との半導体基板101の表面に形成する工程(図12(c))と、を含む。
【0024】
また、半導体基板101の主表面に複数平行に素子分離領域105を形成する工程(図10(a))を含み、溝を形成する工程(図10(b)、図11(a))は、複数の素子分離領域105と交差する方向に複数の溝を形成する。また、ソースドレイン領域を形成する工程(図12(c))において、素子分離領域105で仕切られた各溝の底面103と溝間の凸部104とにソースドレイン領域(125、126)を形成し、ソースドレイン領域(125、126)が形成された半導体基板101の主表面に層間絶縁膜151を形成する工程と、前記層間絶縁膜の表面から前記溝の底面103と溝間の凸部104とに設けられたソースドレイン領域(125、126)に達するコンタクト(152、153)をそれぞれ形成する工程(図1(b))と、を含む。さらに、選択ゲート121とコントロールゲート122とを形成する工程(図11(d)〜図12(a))は、溝が設けられた半導体基板101の主表面に、選択ゲート絶縁膜124を挟んで選択ゲート層171を形成し(図11(d))、エッチバックにより溝内部の底面寄りの側壁の部分に選択ゲート121を形成する工程(図11(e))と、選択ゲート121の表面及び選択ゲート121に覆われていない前記半導体基板の主表面にトラップ層123と、コントロールゲート層172とを積層し、エッチバックにより前記選択ゲートに覆われていない側壁の表面にトラップ層を挟んでコントロールゲート122を形成する工程と、を含む。
【0025】
以下、本発明の実施例について、図面を参照してさらに詳しく説明する。
【実施例1】
【0026】
[実施例1の構成]
図1(a)は、実施例1による不揮発性半導体装置100の(a)平面図と、(b)そのbb’断面図である。なお、図1(a)の平面図では、スプリット型不揮発性メモリセルの構造が理解できるように、図1(b)におけるサイドウォールスペーサ128や層間絶縁膜151、及びそれより上の層の構造は記載を省略している。図1(a)では、一定の方向に選択ゲート線121とコントロールゲート線122がペアとなって一定の間隔を置いて平行に複数配線されている。選択ゲート線121とコントロールゲート線122は、それぞれ不揮発性メモリセルにおいて選択ゲート121、コントロールゲート122となる信号線である。この選択ゲート線121とコントロールゲート線122が配線されている方向を仮にY軸の方向とする。選択ゲート線121とコントロールゲート線122とのペアにおける選択ゲート線121とコントロールゲート線122の配線の順番は1つおきに逆に配線されており、各ペアの選択ゲート線121とコントロールゲート線122は隣接して配線されている。
【0027】
また、選択ゲート線121及びコントロールゲート線122と直交するX軸の方向には、スプリットゲート型メモリセルの第1のソースドレイン領域125と第2のソースドレイン領域126がペアとなる選択ゲート線121及びコントロールゲート線122とを挟んで交互に配置されている。この第1のソースドレイン領域125と第2のソースドレイン領域126は、各スプリットゲート型不揮発性メモリセルにおいて、一方がソース、他方がドレインとなる領域である。どちらをソースとし、ドレインとするかは、書込み、消去、読出しの各モードによって異なってもよい。また、第1のソースドレイン領域125と第2のソースドレイン領域126は、X方向に設けられた複数の素子分離領域105により複数の領域に分離されている。
【0028】
第1のソースドレイン領域125は、選択ゲート線121に挟まれて配置されており、各第1のソースドレイン領域125には、上層に配線されるビット線に接続されるコンタクト153が設けられている。また、第2のソースドレイン領域126は、コントロールゲート線122に挟まれて配置されており、各第2のソースドレイン領域126には、上層に配線されるソース線に接続されるコンタクト152が設けられている。
【0029】
図1(b)は、図1(a)におけるbb’断面を示す断面図である。図1(b)に示すとおり、不揮発性半導体記憶装置100は、半導体基板101の主表面に素子が形成されている。半導体基板101の主表面には、図1(a)において、Y軸の方向に伸びる複数の溝が平行に形成されている。図1(b)における側壁102aと102bは溝内部の対向する側壁である。また、103はその溝の底面、104は溝と溝の間の凸部である。
【0030】
図1(b)において、第1のソースドレイン領域125は、溝の底面103の表面に設けられ、第2のソースドレイン領域126は、溝間の凸部104の表面に設けられている。また、選択ゲート線121とコントロールゲート線122は各溝の側壁(102a、102b)に沿ってY軸方向に溝の中で配線されている。溝の底面103に設けられた第1のソースドレイン領域125と溝間の凸部104の表面に設けられた第2のソースドレイン領域126との間の各側壁(102a、102b)には、選択ゲート線121とコントロールゲート線122が配線され、第1のソースドレイン領域125と第2のソースドレイン領域126と選択ゲート線121とコントロールゲート線122によって、各側壁(102a、102b等)の表面は、選択ゲート121とコントロールゲート122を有するスプリットゲート型不揮発性メモリセルのチャンネル領域127となっている。なお、この実施例では、溝の底面に近い方に選択ゲート線121が配線され、側壁に沿って選択ゲート線121の上層、溝の出口に近い側にコントロールゲート線122が配線されている。なお、コントロールゲート線122と側壁(102a、102b等)の表面との間には、トラップ層123が設けられている。このトラップ層123に書込み、消去動作によりキャリアを入出力することにより、不揮発性半導体記憶装置100は電源切断後もデータを保持することができる。また、選択ゲート線121と側壁(102a、102b)との間には、ゲート絶縁膜124が設けられている。
【0031】
さらに、底面103に設けられた第1のソースドレイン領域125は、側壁から多少間隔を置いて形成されており、第1のソースドレイン領域125と側壁に設けられたチャンネル領域127との間には、選択ゲート側LDD領域129が設けられている。また、同様に、凸部104に設けられた第2のソースドレイン領域126と側壁に形成されたチャンネル領域127との間には、コントロールゲート側LDD領域130が設けられている。
【0032】
また、溝間の凸部104の側壁に設けられた選択ゲート線121とコントロールゲート線122を覆うサイドウォールスペーサ128が設けられており、サイドウォールスペーサ128によって、第1のソースドレイン領域125は、選択ゲート121から一定の距離、離間して形成される。また、素子が形成された半導体基板101の表面は、層間絶縁膜151により覆われている。層間絶縁膜151のさらに上層には、図示しない金属配線層が形成されている。溝の底面103に設けられた第1のソースドレイン領域125には、ビット線(図2の142a〜142c)に接続するビット線コンタクト153が接続される。また、溝間の凸部104に設けられた第2のソースドレイン領域126には、ソース線(図2の141a〜141c)に接続されるソース線コンタクト152が接続される。なお、配線層の断面の構成は、一般的な半導体装置に用いられる配線構造と何ら変わる所がないので、図示は省略している。
【0033】
なお、図1(b)に示すトランジスタを形成する部分の半導体基板101の導電型はP型であり、これは、N型の半導体基板にP型のウェルを形成し、そのP型のウェルの中にメモリセルのトランジスタを形成しても良い。また、第1のソースドレイン領域125、第2のソースドレイン領域126は、共にN+型である。さらに、選択ゲート側LDD領域129は、第1のソースドレイン領域125より低濃度のN+型の領域であり、コントロールゲート側LDD領域130は、第2のソースドレイン領域126より低濃度のN+型の領域である。
【0034】
図2は、図1に示した半導体記憶装置100のメモリセルアレイ部のメモリセルの構成を示す回路図である。図1(a)のXY軸の方向と図2のXY軸の方向は一致させており、図2の回路図は、図1(a)の平面図に示すレイアウトの相対位置に対応させて記載している。図2において、121a〜121dは選択ゲート線である。選択ゲート線121a〜121dは、メモリセル部のチャンネル領域127(図1(b))において、選択ゲート121となる。また、122a〜122dはコントロールゲート線であり、メモリセル部のチャンネル領域127(図1(b))において、コントロールゲート122となる。選択ゲート線121a〜121d、コントロールゲート線122a〜122dは、図1(a)を用いて説明したとおり、Y軸方向に平行に配線される。また、選択ゲート線121a〜121d、コントロールゲート線122a〜122dと交差する半導体基板101の表面(図1(b)において、溝の側壁102a、102b)には、スプリットゲート型の不揮発性メモリセル120a〜120lがマトリクス状に形成される。各メモリセルの選択ゲート121に挟まれたソースドレイン領域(図1(b)において、溝の底面103の第1のソースドレイン領域125に相当)はそれぞれ対応するビット線142a〜142cに接続される。また、図1(b)において、溝間の凸部に設けられた第2のソースドレイン領域126に相当するメモリセルのコントロールゲート122間のソースドレイン領域は、それぞれ対応するソース線141a〜141cに接続されている。なお、ビット線142a〜142c、ソース線141a〜141cは、図1において、図示を省略した上層の金属配線層に設けられた配線である。なお、図2において、ビット線142a〜142cをX軸方向、ソース線141a〜141cをY軸方向に配線している。マトリクス状に形成したメモリセルをアクセスするためには、少なくともビット線142a〜142cまたはソース線141a〜141cのいずれかを選択ゲート線121a〜121d、コントロールゲート線122a〜122dと交差する方向に配線する必要がある。なお、図3には、図2の回路図におけるメモリセル120a〜120lのうち、メモリセル120a〜120hについて、図1(a)における配置位置を示す。
【0035】
上記構成により、各スプリットゲート型メモリセルのソース及びドレインは、メモリセル毎に金属配線に接続できるのでメモリセルアレイの外部から金属配線を介して低インピーダンスで各メモリセルへ接続することができ、高速な読出し動作が可能となる。なお、図2に示すメモリセルアレイの外部には、選択ゲート線121、コントロールゲート線122、ソース線141、ビット線142のデコーダや電源回路、ドライバやセンスアンプ等が存在するが、これらについては、不揮発性半導体記憶装置やフラッシュメモリの分野において周知の技術を用いることができるので記載を省略する。
【0036】
なお、高速な読出しアクセス時間を確保するためには、メモリセルのソース及びドレインへの配線に限られず、選択ゲート線121、コントロールゲート線122の低インピーダンス化も必要である。この実施例では、選択ゲート線121、コントロールゲート線122を低インピーダンス化するため、金属配線での裏打ちを行っている。
【0037】
図4に選択ゲート線121の金属配線への引き出し電極部163の構成を示す。図4(a)はその平面図であり、図4(b)はそのbb’断面図である。図4(a)の平面図は図1(a)をY軸方向に延長した部分の平面図である。図4(a)において、選択ゲート線121、コントロールゲート線122、第1のソースドレイン領域125、第2のソースドレイン領域126、ソース線コンタクト152、ビット線コンタクト153の構成は、図1(a)となんら変わるところがない。ただし、素子分離領域105のY軸方向の幅が幅広に設けられており、その幅広の部分を用いて選択ゲート線121に接続された選択ゲート引き出し電極163が設けられ、選択ゲート引き出し電極163には、選択ゲートコンタクト161が接続され図示しない上層の金属配線である選択ゲート線裏打ち配線に接続されている。図4(b)にそのbb’断面の構造を示す。選択ゲート引き出し電極163は、選択ゲート線121が半導体基板101と素子分離領域105の表面に設けられた溝間の凸部のうち、素子分離領域105の凸部の上層にまで引き出され、選択ゲートコンタクト161に接続されている。
【0038】
同様に図5にコントロールゲート線122の金属配線への引き出し電極部164の構成を示す。図5(a)はその平面図であり、図5(b)はそのbb’断面図である。図5(a)の平面図は図1(a)をY軸方向に延長した部分の平面図である。図5(a)において、選択ゲート線121、コントロールゲート線122、第1のソースドレイン領域125、第2のソースドレイン領域126、ソース線コンタクト152、ビット線コンタクト153の構成は、図1(a)となんら変わるところがない。ただし、素子分離領域105のY軸方向の幅が幅広に設けられており、その幅広の部分を用いてコントロールゲート線122に接続されたコントロールゲート引き出し電極164が設けられ、コントロールゲート引き出し電極164には、コントロールゲートコンタクト162が接続され、図示しない上層の金属配線であるコントロールゲート線裏打ち配線に接続されている。図5(b)にそのbb’断面の構造を示す。コントロールゲート引き出し電極164は、コントロールゲート線122が素子分離領域105において溝間の凸部の上層にまで引き出され、コントロールゲートコンタクト162に接続されている。
【0039】
なお、図4の選択ゲート引き出し部、図5のコントロールゲート引き出し部は、Y軸方向の連続するおおよそ16〜128個のメモリセル毎に設けることが適当である。なお、選択ゲート引き出し電極163、コントロールゲート引き出し電極164を何個のメモリセル毎に設けるかは、不揮発性半導体記憶装置に要求される読出し速度、選択ゲート線121やコントロールゲート線122の抵抗値の大きさ等によって任意に決めることができる。
【0040】
[実施例1の動作]
実施例1に示す不揮発性半導体記憶装置100の不揮発性メモリセル120に対して、(1)読出し、(2)書き込み、(3)消去及び(4)非選択セルの保持の各動作モードと、各動作モードにおけるメモリセルのノードに印加する電圧の一例を図面を用いて説明する。
【0041】
(1)読出し動作
読出し動作時には、メモリセルのコントロールゲート122直下のトラップ層にトラップされている電荷によってコントロールゲート122のしきい値が変動し、メモリセルに流れる電流量が異なるので、その電流値により、メモリセルのデータを読み出す。書込みがされた状態では、トラップ層に電子が蓄積されているので、流れる電流は少ない。一方、消去された状態では、トラップ層に電子が蓄積されていないので、流れる電流は大きい。図6(a1)、図6(a2)は、読出し時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート122に1.8V、選択ゲート121に2.5V、第1のソースドレイン領域125に1.2V、第2のソースドレイン領域126に0Vを印加する。
【0042】
(2)書き込み動作
書込み動作時には、コントロールゲート122側の第2のソースドレイン領域126に選択ゲート121側の第1のソースドレイン領域125より高電圧を印加し、コントロールゲート122に第2ソースドレイン領域126よりさらに高電圧を印加し、第2のソースドレイン領域126から第1のソースドレイン領域125に流れる電流によって生じたホットエレクトロンをコントロールゲート122に印加した高電圧により、トラップ層123に捕捉する。図6(b1)、図6(b2)は、書き込み時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート122に1.8V、選択ゲート121に2.5V、第1のソースドレイン領域125に1.2V、第2のソースドレイン領域126に0Vを印加する。
【0043】
(3)消去動作
消去時はホットホール注入または、FNトネリング注入により書き込みによりトラップ層に注入した電荷を中和することにより消去を行う。ホットホール注入の場合は、第1のソースドレイン領域125に対して第2のソースドレイン領域126に正の電圧を与え、コントロールゲート122に負の電圧を印加する。図6(c1)、図6(c2)は、消去時において、選択されたメモリセルに対して印加する電圧の一例をメモリセルの断面図と回路図に示す。この例では、コントロールゲート122に−4.0V、選択ゲート121に−0.5V、第1のソースドレイン領域125に0V、第2のソースドレイン領域126に4.0Vを印加する。
【0044】
(4)保持動作
上記読出し、書込み、消去の各動作モードにおいて、非選択のメモリセルに対しては、データを保持する必要がある。読出し時に非選択のメモリセルに対して印加する電圧の一例を図7に示す。図7では、メモリセル120fを選択し、メモリセル120fからデータの読出しを行う。従って、メモリセル120fのソースとドレイン(125、126)、選択ゲート121とコントロールゲート122には、図6(a1)、図6(a2)に示したとおりの電圧を与える。このとき、非選択の選択ゲート線(121a、121c、121d)、コントロールゲート線(122a、122c、122d)、ビット線(142a、142c)、ソース線(141a、141c)には、すべて0Vを与える。
【0045】
同様に、書き込み時に非選択のメモリセルに対して印加する電圧の一例を図8に示す。図8では、メモリセル120fを選択し、メモリセル120fに対してデータの書込みを行う。従って、メモリセル120fのソースとドレイン(125、126)、選択ゲート121とコントロールゲート122には、図6(b1)、図6(b2)に示したとおりの電圧を与える。このとき、非選択の選択ゲート線(121a、121c、121d)、コントロールゲート線(122a、122c、122d)、ソース線(141a、141c)には、すべて0Vを与え、非選択のビット線(142a、142c)には、4.0Vを与える。
【0046】
同様に、消去時に非選択のメモリセルに対して印加する電圧の一例を図9に示す。図9では、選択ゲート線121bとコントロールゲート線122bに接続されているメモリセル120b、120f、120jを一括して消去している。従って、一括して消去するメモリセル120b、120f、120jのソースとドレイン(125、126)、選択ゲート線121bとコントロールゲート線122bには、図6(c1)、図6(c2)に示したとおりの電圧を与える。このとき、非選択の選択ゲート線(121a、121c、121d)、コントロールゲート線(122a、122c、122d)、ビット線(142a、142c)、ソース線(141a、141c)には、すべて0Vを与える。
【実施例2】
【0047】
次に、本発明の不揮発性半導体記憶装置100の製造方法の実施例について説明する。実施例2の製造方法により、実施例1の不揮発性半導体記憶装置100を製造することもできる。図10(a)〜(g)は、製造方法の各工程の構造を立体的に示す模式図である。また、図11(a)〜(f)、図12(a)〜(c)は、製造方法の各工程の断面図である。
【0048】
最初に図10(a)に示すように周知の方法でシリコン半導体基板101の主表面に平行に複数の溝を形成する。この溝を形成する方向をX軸方向とする。さらに、その溝をSiO2等の絶縁膜で埋め戻すことにより、STI(Sharrow Trench Isolation:シャロートレンチアイソレーション)による素子分離領域105を形成する。
【0049】
次に、図10(b)、図11(a)に示すように素子分離領域105を形成したX軸の方向と直交するY軸の方向に複数の溝を形成する。なお、以下、図11、図12に示す断面図は、図10(a)において、半導体基板101の主表面に素子分離領域105の形成されていない部分のX軸に平行な断面図である。溝の形成は、半導体基板101の主表面にY軸に平行なパターンを有するマスク層を形成し、マスク層で覆われていない半導体基板101及び素子分離領域105をドライエッチングすることにより形成することができる。この工程により、半導体基板101の主表面には、図11(a)に示すように、対向する側壁102a、102b、底面103を有するY軸に平行な複数の溝と溝間の凸部104が半導体基板101の表面に形成される。なお、この工程で形成する溝は、素子分離領域105より浅い溝であることが望ましい。
【0050】
次に図11(b)に示すように半導体基板101の素子領域にPウェルを形成すると共に斜めイオン注入により溝の側壁102a、102bにチャンネルイオン注入を行いチャンネル領域127を形成する。その後、図11(c)に示すように垂直方向からのイオン注入により溝の底面103にN−型の選択ゲート側LDD領域129を形成する。
【0051】
次に、図10(c)、図11(d)に示すように、半導体基板101の主表面の全面に薄いゲート絶縁膜124とポリシリコン層171とを積層する。次に、図10(d)、図11(e)に示すように全面エッチバックによりポリシリコン層171をエッチングし、溝内部の底面103に近い部分の側壁102の部分にポリシリコン層171を残し、残ったポリシリコン層171により選択ゲート121を形成する。なお、ポリシリコン層のエッチングにより表面が露出したゲート絶縁膜124は除去する。
【0052】
次に、図10(e)に示すように、半導体基板101の主表面全面にシリコン酸化膜、シリコン窒化膜、シリコン酸化膜を積層し、ONO膜からなるトラップ層123を形成する。なお、ONO膜はトラップ層123の一例であり、それ以外の方法や材料によって不揮発性半導体記憶装置やフラッシュメモリの電荷蓄積層として好適なトラップ層を形成してもよい。
【0053】
次に、図10(f)、図11(f)に示すようにトラップ層123の表面にポリシリコン層172を成長させる。その後、図10(g)に示すように再び全面エッチバックを行い、溝内部の側壁に形成した選択ゲート121の上層にポリシリコン層172を残し、残ったポリシリコン層172によりコントロールゲート122を形成する。全面エッチバックにより表面が露出したトラップ層123が残った場合には、ウェットエッチング等により表面が露出したトラップ層123を除去する。
【0054】
次に、図12(a)に示すように斜めイオン注入により溝側壁のうち、選択ゲート121やコントロールゲート122に覆われていない溝の入口部分の側壁にセルLDD領域130を形成する。この実施例2では、セルLDD領域はN+型である。次に、図12(b)に示すように溝の側壁に形成した選択ゲート121、コントロールゲート122、及びセルLDD領域130を形成した側壁の表面が露出している部分を覆うように絶縁膜のサイドウォールスペーサ128を形成する。
【0055】
次に、図12(c)に示すように半導体基板101主表面の全面に垂直方向からイオン注入を行い、サイドウォールスペーサ128により覆われていない溝の底面103及び溝間の凸部104にソースドレイン領域125、126を形成する。このソースドレイン領域125、126の導電型は、N+型である。さらに全面に層間絶縁膜151を形成し、層間絶縁膜151の表面から溝底面103に形成した第1のソースドレイン領域125に達するコンタクト153、溝間の凸部104に形成した第2のソースドレイン領域126に達するコンタクト152を形成する。さらに、コンタクト153に接続するビット線142a、142b、142cをX軸方向に、コンタクト152に接続するソース線141a、141b、141cをY軸方向にそれぞれ金属配線として形成し、図1に示す半導体記憶装置101を完成させる。
【0056】
以上、実施例について説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【0057】
本発明は、フラッシュメモリ内蔵マイクロコントローラなどシステムLSIの一部の機能として組み込まれるフラッシュメモリに用いることができる。また、大容量のフラッシュメモリLSIにも、特に高速なアクセスが必要となる場合に有効に用いることができる。また、一括消去のフラッシュメモリ以外にも、メモリセルのアドレスを特定して消去を行うEEPROMにも適用できる。
【符号の説明】
【0058】
100:不揮発性半導体記憶装置
101:半導体基板
102a、102b:(半導体基板101の主表面に設けられた溝の)側壁
103:(半導体基板101の主表面に設けられた溝の)底面
104:(半導体基板101の主表面に設けられた複数も受けられた溝間の)凸部
105:素子分離領域(STI、シャロートレンチアイソレーション領域)
120、120a〜120l:スプリットゲート型不揮発性メモリセル(単位セル)
121、121a〜121d:選択ゲート(セレクトゲート、選択ゲート線)
122、122a〜122d:コントロールゲート(コントロールゲート線)
123:トラップ層(電荷蓄積層、ONO膜)
124:ゲート絶縁膜(ゲート酸化膜、選択ゲート絶縁膜)
125:第1のソースドレイン領域(溝底面に設けられたソースドレイン領域、ビット線に接続されるソースドレイン領域)
126:第2のソースドレイン領域(溝間の凸部に設けられたソースドレイン領域、ソース線に接続されるソースドレイン領域)
127:チャネル領域
128:サイドウォールスペーサ(層間絶縁膜)
129:選択ゲート(セレクトゲート)側LDD領域
130:セル(コントロールゲート側)LDD領域
141、141a〜141c:ソース線
142、142a〜142c:ビット線
151:層間絶縁膜(絶縁層)
152:ソース線コンタクト
153:ビット線コンタクト
161:選択ゲートコンタクト(セレクトゲートコンタクト、コンタクト)
162:コントロールゲートコンタクト(コンタクト)
163:選択ゲート引き出し電極(引き出し電極)
164:コントロールゲート引き出し電極(引き出し電極)
171:ポリシリコン層(選択ゲートとなる層、選択ゲート層)
172:ポリシリコン層(コントロールゲートとなる層、コントロールゲート層)
【特許請求の範囲】
【請求項1】
半導体基板の主表面に設けられた溝に第1、第2のスプリットゲート型不揮発性メモリセルを形成した不揮発性半導体記憶装置であって、
前記溝内部の対向する第1、第2の側壁の表面に前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとがそれぞれ形成され、
前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとには、それぞれ異なる電圧を印加することが可能であることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記第1、第2側壁の表面に設けられたコントロールゲートは、それぞれ側壁との間にトラップ層を挟んで形成されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記溝の底面には、前記第1、第2のスプリットゲート型不揮発性メモリセルのソースドレインの一方が共通に形成され、前記溝の外側の半導体基板の表面には、それぞれ、ソースドレインの他方が形成されていることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
【請求項4】
前記溝が前記半導体基板の表面に複数平行に第1の方向に形成され、前記半導体基板の表面の前記溝と交差する第2の方向に複数の素子分離領域が形成され、前記複数の溝と前記複数の素子分離領域によってマトリクス状に区画されている半導体基板の表面に前記スプリットゲート型不揮発性メモリセルがマトリクス状に形成されていることを特徴とする請求項1乃至3いずれか1項記載の不揮発性半導体記憶装置。
【請求項5】
前記溝の底面に、それぞれ形成された第1のソースドレイン領域と、
前記半導体基板の表面の上層に絶縁層を介して前記第2の方向に形成された複数のビット線と、
前記絶縁層を貫通して前記第1のソースドレイン領域と前記ビット線とを接続するコンタクトと、をさらに備えることを特徴とする請求項4記載の不揮発性半導体記憶装置。
【請求項6】
前記溝間の半導体基板表面の凸部に、それぞれ形成された第2のソースドレイン領域と、
前記半導体基板の表面の上層に絶縁層を介して前記第1の方向に形成された複数のソース線と、
前記絶縁層を貫通して前記第2のソースドレイン領域と前記ソース線とを接続するコンタクトと、をさらに備えることを特徴とする請求項4又は5記載の不揮発性半導体記憶装置。
【請求項7】
主表面の第1の方向に複数の溝が形成された半導体基板と、
前記半導体基板の主表面に前記第1の方向と交差する第2の方向に形成された複数の素子分離領域と、
前記素子分離領域により仕切られた前記複数の溝の底面と溝間の凸部とにそれぞれ設けられたソースドレイン領域と、
前記溝の各側壁に前記第1の方向に形成された選択ゲート線と、
前記溝の各側壁の表面との間にトラップ層を挟んで前記第1の方向に形成されたコントロールゲート線と、
前記各ソースドレイン領域と絶縁層を介して上層に設けられた配線層とを接続するコンタクトと、
を備え、
前記溝の底面と溝間の凸部とにそれぞれ形成されたソースドレイン領域と、前記選択ゲート線と前記コントロールゲート線によりスプリットゲート型不揮発性メモリセルが前記半導体基板の主表面にマトリクス状に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項8】
前記第1の方向に形成された複数の溝に交差する前記第2の方向に形成された複数の素子分離領域のうち、一定の間隔をおいた素子分離領域には、前記溝に形成された選択ゲートの引き出し電極が形成されており、
前記引き出し電極には、上層配線に接続するためのコンタクトが接続されていることを特徴とする請求項4乃至7いずれか1項記載の不揮発性半導体記憶装置。
【請求項9】
前記第1の方向に形成された複数の溝に交差する前記第2の方向に形成された複数の素子分離領域のうち、一定の間隔をおいた素子分離領域には、前記溝に形成されたコントロールゲートの引き出し電極が設けられており、
前記引き出し電極には、上層配線に接続するためのコンタクトが接続されていることを特徴とする請求項4乃至8いずれか1項記載の不揮発性半導体記憶装置。
【請求項10】
前記選択ゲートが前記溝の底面に近い部分の側壁の表面との間にゲート酸化膜を挟んで設けられ、
前記コントロールゲートが前記溝の選択ゲートにより覆われていない部分の側壁の表面と前記選択ゲートの表面とにトラップ層を挟んで設けられていることを特徴とする請求項1乃至9いずれか1項記載の不揮発性半導体記憶装置。
【請求項11】
半導体基板の主表面に溝を形成する工程と、
前記溝の側壁に選択ゲートと、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲートと、を形成する工程と、
前記選択ゲートと前記コントロールゲートとを形成した後に、前記選択ゲートと前記コントロールゲートとを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方とを前記溝の底と溝の外との前記半導体基板の表面に形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項12】
前記半導体基板の主表面に複数平行に素子分離領域を形成する工程を含み、
前記溝を形成する工程は、前記複数の素子分離領域と交差する方向に複数の溝を形成することを特徴とする請求項11記載の不揮発性半導体記憶装置の製造方法。
【請求項13】
前記ソースドレイン領域を形成する工程において、前記素子分離領域で仕切られた各溝の底面と溝間の凸部とにソースドレイン領域を形成し、
前記ソースドレイン領域が形成された半導体基板の主表面に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面から前記溝の底面と溝間の凸部とに設けられたソースドレイン領域に達するコンタクトをそれぞれ形成する工程と、を含むことを特徴とする請求項12記載の不揮発性半導体装置の製造方法。
【請求項14】
前記選択ゲートとコントロールゲートとを形成する工程は、
前記溝が設けられた半導体基板の主表面に、選択ゲート絶縁膜を挟んで選択ゲート層を形成し、エッチバックにより溝内部の底面寄りの側壁の部分に選択ゲートを形成する工程と、
前記選択ゲートの表面及び選択ゲートに覆われていない前記半導体基板の主表面にトラップ層と、コントロールゲート層とを積層し、エッチバックにより前記選択ゲートに覆われていない側壁の表面に前記トラップ層を挟んでコントロールゲートを形成する工程と、を含むことを特徴とする請求項11乃至13いずれか1項記載の不揮発性半導体記憶装置の製造方法。
【請求項1】
半導体基板の主表面に設けられた溝に第1、第2のスプリットゲート型不揮発性メモリセルを形成した不揮発性半導体記憶装置であって、
前記溝内部の対向する第1、第2の側壁の表面に前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとがそれぞれ形成され、
前記第1、第2のスプリットゲート型不揮発性メモリセルの選択ゲートとコントロールゲートとには、それぞれ異なる電圧を印加することが可能であることを特徴とする不揮発性半導体記憶装置。
【請求項2】
前記第1、第2側壁の表面に設けられたコントロールゲートは、それぞれ側壁との間にトラップ層を挟んで形成されていることを特徴とする請求項1記載の不揮発性半導体記憶装置。
【請求項3】
前記溝の底面には、前記第1、第2のスプリットゲート型不揮発性メモリセルのソースドレインの一方が共通に形成され、前記溝の外側の半導体基板の表面には、それぞれ、ソースドレインの他方が形成されていることを特徴とする請求項1又は2記載の不揮発性半導体記憶装置。
【請求項4】
前記溝が前記半導体基板の表面に複数平行に第1の方向に形成され、前記半導体基板の表面の前記溝と交差する第2の方向に複数の素子分離領域が形成され、前記複数の溝と前記複数の素子分離領域によってマトリクス状に区画されている半導体基板の表面に前記スプリットゲート型不揮発性メモリセルがマトリクス状に形成されていることを特徴とする請求項1乃至3いずれか1項記載の不揮発性半導体記憶装置。
【請求項5】
前記溝の底面に、それぞれ形成された第1のソースドレイン領域と、
前記半導体基板の表面の上層に絶縁層を介して前記第2の方向に形成された複数のビット線と、
前記絶縁層を貫通して前記第1のソースドレイン領域と前記ビット線とを接続するコンタクトと、をさらに備えることを特徴とする請求項4記載の不揮発性半導体記憶装置。
【請求項6】
前記溝間の半導体基板表面の凸部に、それぞれ形成された第2のソースドレイン領域と、
前記半導体基板の表面の上層に絶縁層を介して前記第1の方向に形成された複数のソース線と、
前記絶縁層を貫通して前記第2のソースドレイン領域と前記ソース線とを接続するコンタクトと、をさらに備えることを特徴とする請求項4又は5記載の不揮発性半導体記憶装置。
【請求項7】
主表面の第1の方向に複数の溝が形成された半導体基板と、
前記半導体基板の主表面に前記第1の方向と交差する第2の方向に形成された複数の素子分離領域と、
前記素子分離領域により仕切られた前記複数の溝の底面と溝間の凸部とにそれぞれ設けられたソースドレイン領域と、
前記溝の各側壁に前記第1の方向に形成された選択ゲート線と、
前記溝の各側壁の表面との間にトラップ層を挟んで前記第1の方向に形成されたコントロールゲート線と、
前記各ソースドレイン領域と絶縁層を介して上層に設けられた配線層とを接続するコンタクトと、
を備え、
前記溝の底面と溝間の凸部とにそれぞれ形成されたソースドレイン領域と、前記選択ゲート線と前記コントロールゲート線によりスプリットゲート型不揮発性メモリセルが前記半導体基板の主表面にマトリクス状に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項8】
前記第1の方向に形成された複数の溝に交差する前記第2の方向に形成された複数の素子分離領域のうち、一定の間隔をおいた素子分離領域には、前記溝に形成された選択ゲートの引き出し電極が形成されており、
前記引き出し電極には、上層配線に接続するためのコンタクトが接続されていることを特徴とする請求項4乃至7いずれか1項記載の不揮発性半導体記憶装置。
【請求項9】
前記第1の方向に形成された複数の溝に交差する前記第2の方向に形成された複数の素子分離領域のうち、一定の間隔をおいた素子分離領域には、前記溝に形成されたコントロールゲートの引き出し電極が設けられており、
前記引き出し電極には、上層配線に接続するためのコンタクトが接続されていることを特徴とする請求項4乃至8いずれか1項記載の不揮発性半導体記憶装置。
【請求項10】
前記選択ゲートが前記溝の底面に近い部分の側壁の表面との間にゲート酸化膜を挟んで設けられ、
前記コントロールゲートが前記溝の選択ゲートにより覆われていない部分の側壁の表面と前記選択ゲートの表面とにトラップ層を挟んで設けられていることを特徴とする請求項1乃至9いずれか1項記載の不揮発性半導体記憶装置。
【請求項11】
半導体基板の主表面に溝を形成する工程と、
前記溝の側壁に選択ゲートと、側壁の表面との間に電荷蓄積層を挟んで設けられたコントロールゲートと、を形成する工程と、
前記選択ゲートと前記コントロールゲートとを形成した後に、前記選択ゲートと前記コントロールゲートとを有するスプリットゲート型不揮発性メモリセルのソースドレイン領域の一方と他方とを前記溝の底と溝の外との前記半導体基板の表面に形成する工程と、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項12】
前記半導体基板の主表面に複数平行に素子分離領域を形成する工程を含み、
前記溝を形成する工程は、前記複数の素子分離領域と交差する方向に複数の溝を形成することを特徴とする請求項11記載の不揮発性半導体記憶装置の製造方法。
【請求項13】
前記ソースドレイン領域を形成する工程において、前記素子分離領域で仕切られた各溝の底面と溝間の凸部とにソースドレイン領域を形成し、
前記ソースドレイン領域が形成された半導体基板の主表面に層間絶縁膜を形成する工程と、前記層間絶縁膜の表面から前記溝の底面と溝間の凸部とに設けられたソースドレイン領域に達するコンタクトをそれぞれ形成する工程と、を含むことを特徴とする請求項12記載の不揮発性半導体装置の製造方法。
【請求項14】
前記選択ゲートとコントロールゲートとを形成する工程は、
前記溝が設けられた半導体基板の主表面に、選択ゲート絶縁膜を挟んで選択ゲート層を形成し、エッチバックにより溝内部の底面寄りの側壁の部分に選択ゲートを形成する工程と、
前記選択ゲートの表面及び選択ゲートに覆われていない前記半導体基板の主表面にトラップ層と、コントロールゲート層とを積層し、エッチバックにより前記選択ゲートに覆われていない側壁の表面に前記トラップ層を挟んでコントロールゲートを形成する工程と、を含むことを特徴とする請求項11乃至13いずれか1項記載の不揮発性半導体記憶装置の製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【公開番号】特開2011−108761(P2011−108761A)
【公開日】平成23年6月2日(2011.6.2)
【国際特許分類】
【出願番号】特願2009−260458(P2009−260458)
【出願日】平成21年11月13日(2009.11.13)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
【公開日】平成23年6月2日(2011.6.2)
【国際特許分類】
【出願日】平成21年11月13日(2009.11.13)
【出願人】(302062931)ルネサスエレクトロニクス株式会社 (8,021)
【Fターム(参考)】
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