不揮発性メモリ素子及びその駆動方法
【課題】プログラム及び消去動作部分と読み出し動作部分とを分離させることによって、耐久性またはサイクル特性を画期的に改善させる不揮発性メモリ素子及びその駆動方法を提供する。
【解決手段】単一ポリＥＥＰＲＯＭの不揮発性メモリ素子は、第１タイプウェル１０上に形成されるフローティングゲート５０と、第２タイプウェル２０上に形成されるとともにフローティングゲート５０と直列連結される複数のトランジスタ３０，４０と、を備え、これらのトランジスタ３０，４０のうち、いずれかひとつはプログラム及び消去のための第１トランジスタ３０であり、他のひとつは読み出し（reading）のための第２トランジスタ４０である。
【解決手段】単一ポリＥＥＰＲＯＭの不揮発性メモリ素子は、第１タイプウェル１０上に形成されるフローティングゲート５０と、第２タイプウェル２０上に形成されるとともにフローティングゲート５０と直列連結される複数のトランジスタ３０，４０と、を備え、これらのトランジスタ３０，４０のうち、いずれかひとつはプログラム及び消去のための第１トランジスタ３０であり、他のひとつは読み出し（reading）のための第２トランジスタ４０である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体技術に係り、特に、不揮発性メモリ素子及びその駆動方法に関するものである。
【背景技術】
【０００２】
一般に、不揮発性メモリの種類には、ゲートとして働く多結晶シリコン層が単一層である単一ポリＥＥＰＲＯＭ（single poly EEPROM）、二枚の多結晶シリコン層が垂直に積層された積層ゲート（stack gate（ETOX））、並びに単一ポリＥＥＰＲＯＭと積層ゲートとの中間に該当するデュアルポリ（dual poly）ＥＥＰＲＯＭ及び分離ゲート（split gate）などがある。
【０００３】
積層ゲートタイプは、セル大きさが最も小さい反面、回路が複雑なため、高密度、高性能用には向いているが、低密度用には向いていない。
【０００４】
低密度用にはＥＥＰＲＯＭが主に使用される。例えば、単一ポリＥＥＰＲＯＭは、ロジック工程で２つ程度のマスク工程を追加することで製作可能となる反面セル大きさが積層ゲートの約２００倍に達するので、高密度用には向かない。
【０００５】
単一ポリＥＥＰＲＯＭ及び積層ゲートの中間タイプに該当するデュアルポリＥＥＰＲＯＭ及び分離ゲートなどは、工程が複雑であるという短所がある。
【０００６】
図１Ａは、従来の単一ポリＥＥＰＲＯＭ構造においてチャネル熱電子注入（Channel Hot Electron Injection）方式でプログラムする方式を示す図である。
【０００７】
Ｎウェル（N-WELL）１に印加されたプログラム電圧（Program Voltage）＋Ｖｐによりフローティングゲート（Floating Gate）２ａに特定電圧が誘起され、フローティングゲート２ａに誘起された特定電圧によりＮＭＯＳ素子のチャネル領域を反転させることとなる。ここで、フローティングゲート２ａに誘起される電圧は、カップリング比（coupling ration）によって定められる。
【０００８】
そして、ＮＭＯＳ素子のドレイン領域３に特定電圧ＶＤＳを印加すると、ドレイン領域３からソース領域４側へ電流が流れる。この時、ドレイン接合領域付近で発生するチャネル熱電子（Channel Hot Electron）がフローティングゲート２ｂに注入されることによって、ＮＭＯＳ素子のしきい電圧が高くなる。
【０００９】
図１Ｂは、従来の単一ポリＥＥＰＲＯＭ構造で、Ｆ／Ｎトンネリング（Fowler Nordheim Tunneling）方式で消去（Erase）する方式を示すもので、Ｎウェル１は接地（Ground）させ、ＮＭＯＳ素子のドレイン領域３とソース領域４に消去電圧（Erase Voltage）＋ＶＥを印加する。このようにＮウェル１が接地されることにより、フローティングゲート２ａには、接地レベル（Ground Level）に近いポテンシャル（Potential）が誘起され、ＮＭＯＳ素子のドレイン領域３とソース領域４に印加された消去電圧（Erase Voltage）＋ＶＥにより、電場（Electric Field）がＮＭＯＳ素子のドレイン領域３とソース領域４でフローティングゲート２ｂ側に強くかかることになる。このように印加された電場により、フローティングゲート２ｂに存在する電子がＦ／Ｎトンネリングしてドレイン領域３とソース領域４に抜け出ることによって、ＮＭＯＳ素子のしきい電圧が低くなる。
【００１０】
図１Ｃは、従来の単一ポリＥＥＰＲＯＭ構造において読み出し（Reading）方式を示すもので、Ｎウェル１には読み出し電圧（Reading Voltage）＋ＶＲを印加する。この印加された読み出し電圧＋ＶＲによりフローティングゲート２ａには特定電圧が誘起される。
【００１１】
ＮＭＯＳ素子のドレイン領域３には、読み出しのためのポジティブドレイン電圧（Positive Drain Voltage）を印加し、ソース領域４は接地させる。
【００１２】
もし、ＮＭＯＳ素子側のフローティングゲート２ｂに電子が注入されているプログラム状態であって、ＮＭＯＳ素子のしきい電圧が非常に高い状態であれば、フローティングゲート２ａに誘起された特定電圧によってもＮＭＯＳ素子をターンオンさせることができず、電流が流れなくなる。
【００１３】
一方、ＮＭＯＳ素子側のフローティングゲート２ｂに電子がない消去状態であれば、ＮＭＯＳ素子のしきい電圧が非常に低い状態であり、フローティングゲート２ａに誘起された特定電圧によってＮＭＯＳ素子をターンオンさせることができ、電流が流れることとなる。
【００１４】
このような従来の単一ポリＥＥＰＲＯＭ構造の耐久性（Endurance）特性について説明すると、プログラム／消去動作時にＮＭＯＳ素子のチャネル領域とドレイン／ソース領域に電子トラップ（Electron Trap）を発生させることになるが、プログラム／消去動作の回数が増加するほど、すなわち、サイクル（Cycle）回数が増加するにつれて電子トラップも増加し、その結果、プログラム及び消去しきい電圧、特に、消去しきい電圧が大きく増加する。
【００１５】
図１Ｄは、従来技術における耐久性特性を示す図で、図１Ｄから、サイクル（Cycle）回数が１０回以下では消去しきい電圧の変化がほとんどないが、１０回以上では消去しきい電圧が持続して増加することがわかる。すなわち、読み出し電圧（Reading Voltage）を２．０［Ｖ］としたとき、サイクルを５０００〜１００００回程度実施すると、消去しきい電圧が２．０［Ｖ］を超え、プログラム状態と消去状態が区別できず、誤りの発生につながる。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は上記の点に鑑みてなされたもので、その目的は、単一ポリＥＥＰＲＯＭのセル構造で、プログラム及び消去動作（Program & Erase Operation）部分と読み出し（Reading）動作部分とを分離させることによって耐久性（Endurance）またはサイクル（Cycle）特性を画期的に改善させることにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するための本発明に係る不揮発性メモリ素子は、第１タイプウェル上に形成されるフローティングゲートと、第２タイプウェル上に形成されるとともに前記フローティングゲートに直列連結されるトランジスタと、を備え、これらのトランジスタのうち、いずれか一方は、プログラム及び消去のための第１トランジスタであり、他方は、読み出し（reading）のための第２トランジスタであることを特徴とする。
【００１８】
上記の目的を達成するための本発明に係る不揮発性メモリ素子の駆動方法は、第１タイプウェル上に形成されるフローティングゲートと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、プログラム及び消去のための第１トランジスタと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、読み出しのための第２トランジスタと、を備え、前記第１トランジスタのソースと前記第２トランジスタのドレインを一つの不純物注入領域で共有する構造の不揮発性メモリ素子の駆動方法であって、
前記フローティングゲートの両側のソース及びドレインに同一の第１電圧、前記第１トランジスタのドレインに第２電圧、そして前記第１トランジスタのソースと前記第２トランジスタのソース／ドレインに接地電圧がそれぞれ印加されることによって、前記第１トランジスタのフローティングゲートに電子が注入されるプログラム段階と、
前記フローティングゲートの両側のソース及びドレインに同一の接地電圧、前記第１トランジスタのドレインに第３電圧、そして前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのソース及び前記第２トランジスタのドレインをフローティングさせることによって、前記第１トランジスタのフローティングゲートに注入されていた電子が、前記第１トランジスタのドレインに抜け出る消去段階と、
前記フローティングゲートの両側のソース及びドレインに同一の第４電圧、前記第１トランジスタのソース及び前記第２トランジスタのドレインに第５電圧、前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのドレインをフローティングさせることによって、前記第２トランジスタのドレインから前記第２トランジスタのソースに電流が流れ、消去状態を読み出す読み出し段階と、からなることを特徴とする。
【発明の効果】
【００１９】
本発明によると、プログラム及び消去動作はＰＧＭ／ＥＲＳ ＮＭＯＳを通じて、読み出しは読み出しＮＭＯＳ（Reading NMOS）を通じて、それぞれ分離して実行することによって、プログラム及び消去動作で発生する電子トラップがＰＧＭ／ＥＲＳ ＮＭＯＳのドレイン領域にのみ主に発生し、読み出しＮＭＯＳのドレイン領域とソース領域では発生しないようにすることができる。これにより、プログラム／消去動作回数を増加させても、すなわち、サイクル（Cycle）回数を増加させてプログラム／消去動作が数回行われても、プログラム及び消去しきい電圧、特に、消去しきい電圧が増加することを防ぐことができる。その結果、素子の耐久性特性を格段に改善することができる。
【図面の簡単な説明】
【００２０】
【図１Ａ】従来の単一ポリＥＥＰＲＯＭ構造においてチャネル熱電子注入方式でプログラムする方式を示す図である。
【図１Ｂ】従来の単一ポリＥＥＰＲＯＭ構造においてＦ／Ｎトンネリング方式で消去する方式を示す図である。
【図１Ｃ】従来の単一ポリＥＥＰＲＯＭ構造において読み出し方式を示す図である。
【図１Ｄ】従来技術における耐久性特性を示す図である。
【図２】本発明の単一ポリＥＥＰＲＯＭの単位セルの平面図である。
【図３Ａ】図２におけるＡ方向の垂直プロファイル（Vertical profile）を示す縦断面図である。
【図３Ｂ】図２におけるＢ方向の垂直プロファイルを示す縦断面図である。
【図３Ｃ】図２におけるＣ方向の垂直プロファイルを示す縦断面図である。
【図４Ａ】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図である。
【図４Ｂ】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図である。
【図４Ｃ】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図である。
【図５Ａ】本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図である。
【図５Ｂ】本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図である。
【図５Ｃ】本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図である。
【図６Ａ】本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図である。
【図６Ｂ】本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図である。
【図６Ｃ】本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図である。
【図７】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム／消去／読み出し動作のためのバイアス条件を示すテーブルである。
【発明を実施するための形態】
【００２１】
本発明の他の目的、特徴及び利点は、添付の図面に基づく実施例の詳細な説明から明白になる。
【００２２】
以下、添付の図面を参照しつつ本発明の実施例の構成とその作用について説明する。ただし、図面に示され、かつ、当該図面に基づいて説明される本発明の構成と作用は少なくとも一つの実施例として説明されるもので、これによって本発明の技術的思想とその核心構成及び作用が限定されることはない。
【００２３】
以下、添付の図面を参照しつつ、本発明の実施例による不揮発性メモリ素子及びその駆動方法について詳細に説明する。
【００２４】
図２は、本発明の単一ポリＥＥＰＲＯＭの単位セルを示す平面図であり、図３Ａ〜図３Ｃはそれぞれ、図２におけるＡ方向、Ｂ方向及びＣ方向の垂直プロファイルを示す縦断面図である。
【００２５】
図２〜図３Ｃを参照すると、Ｎウェル（N-WELL）１０の上部にはフローティングゲート５０が形成され、このフローティングゲート５０の両側のＮウェル１０に第１及び第２不純物注入領域６０，７０が形成される。これらの第１及び第２不純物注入領域６０，７０は、ワードライン（Word Line）ＷＬというターミナル（Terminal）に共に連結される。したがって、第１及び第２不純物注入領域６０，７０には同一電圧が印加される。
【００２６】
図３Ｂは、フローティングゲート５０の両側のＮウェル１０にＮ型の第１不純物注入領域６０とＰ型の第２不純物注入領域７０が形成される例を示す。
【００２７】
他の例として、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０はそれぞれ異なるターミナルに分離して連結されることもでき、フローティングゲート５０の両側のＮウェル１０に、Ｎ型不純物注入領域のみを形成しても良く、Ｐ型不純物注入領域のみを形成しても良い。
【００２８】
さらに他の例として、フローティングゲート５０の両側ではなく、一方の側のＮウェル１０にのみＮ型不純物注入領域またはＰ型不純物注入領域を形成することもできる。
【００２９】
さらに他の例として、フローティングゲート５０の三つ目の側または四つ目の側のＮウェル１０に、Ｎ型不純物注入領域またはＰ型不純物注入領域を形成することもできる。その三つ目の側または四つ目の側のＮウェル１０にＮ型不純物注入領域とＰ型不純物注入領域を共に形成することもできる。
【００３０】
Ｐウェル（P-WELL）２０の上部にはＮＭＯＳ素子３０，４０、すなわち、２つのＮＭＯＳトランジスタが形成され、これらのＮＭＯＳ素子３０，４０は、フローティングゲート５０と直列に連結される。これら２つのＮＭＯＳ素子のうちいずれか一方は、プログラム及び消去動作のためのＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）であり、他方は、読み出し動作のための読み出しＮＭＯＳ（４０）である。
【００３１】
図２におけるＡ方向の垂直プロファイルを示す図３Ａを参照すると、Ｐウェル２０の上部にＮＭＯＳ素子３０，４０のフローティングゲート３１，４１がそれぞれ形成され、これら２つのフローティングゲートのうちいずれか一方は、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１であり、他方は、読み出しＮＭＯＳ４０のフローティングゲート４１である。
【００３２】
ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１の両側のＰウェル２０に、Ｎ型の第３及び第４不純物注入領域８０，８１が形成され、読み出しＮＭＯＳ（４０）のフローティングゲート４１の両側のＰウェル２０に、Ｎ型の第４及び第５不純物注入領域８１，８２が形成される。ここで、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間におけるＰウェル２０に形成されるＮ型の第４不純物注入領域８１は、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）が共有する構造である。
【００３３】
図２におけるＢ方向の垂直プロファイルを示す図３Ｂを参照すると、Ｎウェル１０の上部にフローティングゲート５０が形成され、このフローティングゲート５０の両側のＮウェル１０に、第１及び第２不純物注入領域６０，７０が形成される。ここで、第１及び第２不純物注入領域６０，７０の様々な形成例は、既に説明した通りであり、その詳細は省略する。
【００３４】
図２におけるＣ方向の垂直プロファイルを示す図３Ｃを参照すると、Ｎウェル１０とＰウェル２０を横切ってフローティングゲート３０／５０が形成される。
【００３５】
次に、図２〜図３Ｃに示す構造に基づいて、セルにおけるプログラム、消去及び読み出し動作についてそれぞれ説明する。
【００３６】
図４Ａ〜図４Ｃは、本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図であり、図４Ａは、図２におけるＡ方向の垂直プロファイルを示し、図４Ｂは、図２におけるＢ方向の垂直プロファイルを示し、図４Ｃは、図２におけるＣ方向の垂直プロファイルを示す。
【００３７】
図４Ａ〜図４Ｃを参照すると、ワードラインＷＬに特定電圧＋Ｖｃｇｐを印加し、ビットラインＢＬに特定電圧＋Ｖｄｐを印加し、その他ターミナルＶｓ、Ｄ１、Ｖｂには接地電圧（０ボルト）を印加する。ここで、ワードラインＷＬは、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０に連結され、ビットラインＢＬは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１の一方の側のＰウェル２０に形成される第３不純物注入領域８０に連結される。ここで、第３不純物注入領域８０はドレイン領域であると好ましい。そして、その他ターミナルＶｓ、Ｄ１、Ｖｂのうち、Ｖｓターミナルは、読み出しＮＭＯＳ（４０）のフローティングゲート４１の一方の側のＰウェル２０に形成される第５不純物注入領域８２に連結され、Ｄ１ターミナルは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間におけるＰウェル２０に形成されるＮ型の第４不純物注入領域８１に連結される。
【００３８】
これらのワードラインＷＬ、ビットラインＢＬ及びその他ターミナルＶｓ、Ｄ１、Ｖｂに、定められた電圧を印加するバイアス条件の下に、ワードラインＷＬを通じて第２不純物注入領域７０に電圧＋Ｖｃｇｐが印加されることによって、カップリングによりフローティングゲート５０に特定ポテンシャルが誘起される。そして、フローティングゲート５０に誘起されたポテンシャルにより読み出しＮＭＯＳ（４０）とＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のチャネル領域を反転させることによって、これら読み出しＮＭＯＳ（４０）及びＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）がターンオンされる。
【００３９】
これらのＮＭＯＳ（３０，４０）のターンオン条件で、読み出しＮＭＯＳ（４０）の両側のソース／ドレイン領域に該当する第４及び第５不純物注入領域８１，８２の両方に接地電圧（０ボルト）が印加されているので、第４及び第５不純物注入領域８１，８２間に電流の流れがない。
【００４０】
一方、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）の場合、ドレイン領域に該当する第３不純物注入領域８０にはビットラインＢＬを通じて特定電圧＋Ｖｄｐが印加され、ソース領域に該当する第４不純物注入領域８１にはＤ１ターミナルを通じて接地電圧（０ボルト）が印加されているので、ドレインに該当する第３不純物注入領域８０からソースに該当する第４不純物注入領域８１側へと電流が流れる。この時、ドレイン接合領域付近で熱電子（Hot Electron）９０が発生してＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に注入される。これにより、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が同時に増加する。
【００４１】
図５Ａ〜図５Ｃは、本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図であり、図５Ａは、図２におけるＡ方向の垂直プロファイルを示し、図５Ｂは、図２におけるＢ方向の垂直プロファイルを示し、図５Ｃは、図２におけるＣ方向の垂直プロファイルを示す。
【００４２】
図５Ａ〜図５Ｃを参照すると、図５Ｂに示すように、ワードラインＷＬには接地電圧（０ボルト）を印加し、ビットラインＢＬに特定電圧＋Ｖｄｅを印加する。ここで、ワードラインＷＬは、前述したように、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０に連結され、ビットラインＢＬは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０に連結される。
【００４３】
そして、その他ターミナルＶｓ、Ｄ１、Ｖｂのうち、Ｖｂターミナルには接地電圧（０ボルト）を印加する。また、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間に形成される第４不純物注入領域８１に連結されるＤ１ターミナルをフローティングさせることができる。または、このＤ１ターミナルに接地電圧（０ボルト）を印加したり、ビットラインＢＬと同様に特定電圧＋Ｖｄｅを印加したりすることもできる。また、読み出しＮＭＯＳ（４０）のソース領域に該当する第５不純物注入領域８２に連結されるＶｓターミナルは、接地電圧（０ボルト）を印加する、フローティングさせる、または、ビットラインＢＬと同様に特定電圧＋Ｖｄｅを印加することができる。
【００４４】
一方、ワードラインＷＬ＝０ボルト、Ｖｂターミナル＝０ボルト、ビットラインＢＬ＝＋Ｖｄｅ、Ｄ１ターミナル＝フローティング（Floating）、そしてＶｓターミナル＝０ボルトのバイアス条件の下に、Ｎウェル１００に０ボルトが印加されると、カップリングによりフローティングゲート５０にも略０ボルトの低いポテンシャルが誘起される。また、ビットラインＢＬに印加された電圧＋Ｖｄｅにより、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０とそのフローティングゲート３１との間で強い電場が発生する。このように発生した電場により、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に注入されていた電子が、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０側に抜け出る。これにより、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が同時に減少する。
【００４５】
図６Ａ〜図６Ｃは、本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図であり、図６Ａは、図２におけるＡ方向の垂直プロファイルを示し、図６Ｂは、図２におけるＢ方向の垂直プロファイルを示し、図６Ｃは、図２におけるＣ方向の垂直プロファイルを示す。
【００４６】
図６Ａ〜図６Ｃを参照すると、図６Ｂに示すように、ワードラインＷＬには特定電圧＋Ｖｃｇｒを印加し、ビットラインＢＬをフローティングさせる。この時、ビットラインＢＬに接地電圧（０ボルト）を印加することもできる。ここで、ワードラインＷＬは、前述したように、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０に連結され、ビットラインＢＬは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０に連結される。
【００４７】
その他ターミナルＶｓ、Ｄ１、Ｖｂのうち、Ｖｂターミナルには接地電圧（０ボルト）を印加する。また、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間に形成される第４不純物注入領域８１に連結されるＤ１ターミナルには、特定電圧＋Ｖｄｒを印加する。また、読み出しＮＭＯＳ（４０）のソース領域に該当する第５不純物注入領域８２に連結されるＶｓターミナルには、接地電圧（０ボルト）を印加する。
【００４８】
一方、ワードラインＷＬ＝＋Ｖｃｇｒ、Ｖｂターミナル＝０ボルト、ビットラインＢＬ＝フローティング、Ｄ１ターミナル＝＋Ｖｄｒ、そしてＶｓターミナル＝０ボルトのバイアス条件の下に、Ｎウェル１０に電圧＋Ｖｃｇｒが印加されることで、カップリングによりフローティングゲート５０に特定ポテンシャルが誘起される。もし、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に電子が注入されているプログラム状態であれば、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が非常に高いため、ターンオフ状態となり、電流が流れなくなる。もし、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に電子がない消去状態であれば、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が非常に低いため、フローティングゲート５０に誘起されたポテンシャルによりＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）をターンオンさせる。
【００４９】
このようにＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）がターンオンされた状態で、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０はフローティング状態であるから、電流が流れない。読み出しＮＭＯＳ（４０）の場合は、ドレイン領域に該当する第４不純物注入領域８１に電圧＋Ｖｄｒが印加されており、ソース領域に該当する第５不純物注入領域８２には接地電圧（０ボルト）が印加されているため、読み出しＮＭＯＳ（４０）のドレインに該当する第４不純物注入領域８１からソースに該当する第５不純物注入領域８２側に電流が流れ、消去状態を読み出す。
【００５０】
一方、上記の読み出しＮＭＯＳ（４０）の場合、ドレインに該当する第４不純物注入領域８１とソースに該当する第５不純物注入領域８２のバイアス条件を変えることもできる。すなわち、Ｖｓターミナルに＋Ｖｄｒを印加し、Ｄ１ターミナルに接地電圧（０ボルト）を印加することもできる。
【００５１】
図７は、本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム／消去／読み出し動作のためのバイアス条件を示すテーブルである。
【００５２】
上記のように、プログラムと消去動作は、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）を通じて実行し、読み出しは、読み出しＮＭＯＳ（４０）を通じて実行することによって、プログラムと消去動作で発生する電子トラップがＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０にのみ主に発生するようにし、読み出しＮＭＯＳ（４０）のドレイン及びソース領域に該当する第４及び第５不純物注入領域８１，８２にはそれらの電子トラップが発生しないようにする。これにより、プログラム／消去動作回数が増加しても、すなわち、サイクル（Cycle）回数が増加しても、プログラム及び消去しきい電圧、特に、消去しきい電圧が増加することが抑えられるので、素子の耐久性特性を大きく改善することができる。
【００５３】
以上では具体的な実施例に挙げて本発明を説明してきたが、本発明の属する技術分野における通常の知識を有する者にとっては、本発明の本質的な特性を逸脱しない範囲内で様々な改変が可能であるということが自明である。
【００５４】
したがって、ここに説明された本発明の実施例は、限定的な観点ではなく説明的な観点で考慮されなければならない。よって、本発明の範囲は、上記の説明ではなく特許請求の範囲によって定められるべきであり、これと同等な範囲内における改変はいずれも本発明に含まれると解釈しなければならない。
【技術分野】
【０００１】
本発明は、半導体技術に係り、特に、不揮発性メモリ素子及びその駆動方法に関するものである。
【背景技術】
【０００２】
一般に、不揮発性メモリの種類には、ゲートとして働く多結晶シリコン層が単一層である単一ポリＥＥＰＲＯＭ（single poly EEPROM）、二枚の多結晶シリコン層が垂直に積層された積層ゲート（stack gate（ETOX））、並びに単一ポリＥＥＰＲＯＭと積層ゲートとの中間に該当するデュアルポリ（dual poly）ＥＥＰＲＯＭ及び分離ゲート（split gate）などがある。
【０００３】
積層ゲートタイプは、セル大きさが最も小さい反面、回路が複雑なため、高密度、高性能用には向いているが、低密度用には向いていない。
【０００４】
低密度用にはＥＥＰＲＯＭが主に使用される。例えば、単一ポリＥＥＰＲＯＭは、ロジック工程で２つ程度のマスク工程を追加することで製作可能となる反面セル大きさが積層ゲートの約２００倍に達するので、高密度用には向かない。
【０００５】
単一ポリＥＥＰＲＯＭ及び積層ゲートの中間タイプに該当するデュアルポリＥＥＰＲＯＭ及び分離ゲートなどは、工程が複雑であるという短所がある。
【０００６】
図１Ａは、従来の単一ポリＥＥＰＲＯＭ構造においてチャネル熱電子注入（Channel Hot Electron Injection）方式でプログラムする方式を示す図である。
【０００７】
Ｎウェル（N-WELL）１に印加されたプログラム電圧（Program Voltage）＋Ｖｐによりフローティングゲート（Floating Gate）２ａに特定電圧が誘起され、フローティングゲート２ａに誘起された特定電圧によりＮＭＯＳ素子のチャネル領域を反転させることとなる。ここで、フローティングゲート２ａに誘起される電圧は、カップリング比（coupling ration）によって定められる。
【０００８】
そして、ＮＭＯＳ素子のドレイン領域３に特定電圧ＶＤＳを印加すると、ドレイン領域３からソース領域４側へ電流が流れる。この時、ドレイン接合領域付近で発生するチャネル熱電子（Channel Hot Electron）がフローティングゲート２ｂに注入されることによって、ＮＭＯＳ素子のしきい電圧が高くなる。
【０００９】
図１Ｂは、従来の単一ポリＥＥＰＲＯＭ構造で、Ｆ／Ｎトンネリング（Fowler Nordheim Tunneling）方式で消去（Erase）する方式を示すもので、Ｎウェル１は接地（Ground）させ、ＮＭＯＳ素子のドレイン領域３とソース領域４に消去電圧（Erase Voltage）＋ＶＥを印加する。このようにＮウェル１が接地されることにより、フローティングゲート２ａには、接地レベル（Ground Level）に近いポテンシャル（Potential）が誘起され、ＮＭＯＳ素子のドレイン領域３とソース領域４に印加された消去電圧（Erase Voltage）＋ＶＥにより、電場（Electric Field）がＮＭＯＳ素子のドレイン領域３とソース領域４でフローティングゲート２ｂ側に強くかかることになる。このように印加された電場により、フローティングゲート２ｂに存在する電子がＦ／Ｎトンネリングしてドレイン領域３とソース領域４に抜け出ることによって、ＮＭＯＳ素子のしきい電圧が低くなる。
【００１０】
図１Ｃは、従来の単一ポリＥＥＰＲＯＭ構造において読み出し（Reading）方式を示すもので、Ｎウェル１には読み出し電圧（Reading Voltage）＋ＶＲを印加する。この印加された読み出し電圧＋ＶＲによりフローティングゲート２ａには特定電圧が誘起される。
【００１１】
ＮＭＯＳ素子のドレイン領域３には、読み出しのためのポジティブドレイン電圧（Positive Drain Voltage）を印加し、ソース領域４は接地させる。
【００１２】
もし、ＮＭＯＳ素子側のフローティングゲート２ｂに電子が注入されているプログラム状態であって、ＮＭＯＳ素子のしきい電圧が非常に高い状態であれば、フローティングゲート２ａに誘起された特定電圧によってもＮＭＯＳ素子をターンオンさせることができず、電流が流れなくなる。
【００１３】
一方、ＮＭＯＳ素子側のフローティングゲート２ｂに電子がない消去状態であれば、ＮＭＯＳ素子のしきい電圧が非常に低い状態であり、フローティングゲート２ａに誘起された特定電圧によってＮＭＯＳ素子をターンオンさせることができ、電流が流れることとなる。
【００１４】
このような従来の単一ポリＥＥＰＲＯＭ構造の耐久性（Endurance）特性について説明すると、プログラム／消去動作時にＮＭＯＳ素子のチャネル領域とドレイン／ソース領域に電子トラップ（Electron Trap）を発生させることになるが、プログラム／消去動作の回数が増加するほど、すなわち、サイクル（Cycle）回数が増加するにつれて電子トラップも増加し、その結果、プログラム及び消去しきい電圧、特に、消去しきい電圧が大きく増加する。
【００１５】
図１Ｄは、従来技術における耐久性特性を示す図で、図１Ｄから、サイクル（Cycle）回数が１０回以下では消去しきい電圧の変化がほとんどないが、１０回以上では消去しきい電圧が持続して増加することがわかる。すなわち、読み出し電圧（Reading Voltage）を２．０［Ｖ］としたとき、サイクルを５０００〜１００００回程度実施すると、消去しきい電圧が２．０［Ｖ］を超え、プログラム状態と消去状態が区別できず、誤りの発生につながる。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
本発明は上記の点に鑑みてなされたもので、その目的は、単一ポリＥＥＰＲＯＭのセル構造で、プログラム及び消去動作（Program & Erase Operation）部分と読み出し（Reading）動作部分とを分離させることによって耐久性（Endurance）またはサイクル（Cycle）特性を画期的に改善させることにある。
【課題を解決するための手段】
【００１７】
上記の目的を達成するための本発明に係る不揮発性メモリ素子は、第１タイプウェル上に形成されるフローティングゲートと、第２タイプウェル上に形成されるとともに前記フローティングゲートに直列連結されるトランジスタと、を備え、これらのトランジスタのうち、いずれか一方は、プログラム及び消去のための第１トランジスタであり、他方は、読み出し（reading）のための第２トランジスタであることを特徴とする。
【００１８】
上記の目的を達成するための本発明に係る不揮発性メモリ素子の駆動方法は、第１タイプウェル上に形成されるフローティングゲートと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、プログラム及び消去のための第１トランジスタと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、読み出しのための第２トランジスタと、を備え、前記第１トランジスタのソースと前記第２トランジスタのドレインを一つの不純物注入領域で共有する構造の不揮発性メモリ素子の駆動方法であって、
前記フローティングゲートの両側のソース及びドレインに同一の第１電圧、前記第１トランジスタのドレインに第２電圧、そして前記第１トランジスタのソースと前記第２トランジスタのソース／ドレインに接地電圧がそれぞれ印加されることによって、前記第１トランジスタのフローティングゲートに電子が注入されるプログラム段階と、
前記フローティングゲートの両側のソース及びドレインに同一の接地電圧、前記第１トランジスタのドレインに第３電圧、そして前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのソース及び前記第２トランジスタのドレインをフローティングさせることによって、前記第１トランジスタのフローティングゲートに注入されていた電子が、前記第１トランジスタのドレインに抜け出る消去段階と、
前記フローティングゲートの両側のソース及びドレインに同一の第４電圧、前記第１トランジスタのソース及び前記第２トランジスタのドレインに第５電圧、前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのドレインをフローティングさせることによって、前記第２トランジスタのドレインから前記第２トランジスタのソースに電流が流れ、消去状態を読み出す読み出し段階と、からなることを特徴とする。
【発明の効果】
【００１９】
本発明によると、プログラム及び消去動作はＰＧＭ／ＥＲＳ ＮＭＯＳを通じて、読み出しは読み出しＮＭＯＳ（Reading NMOS）を通じて、それぞれ分離して実行することによって、プログラム及び消去動作で発生する電子トラップがＰＧＭ／ＥＲＳ ＮＭＯＳのドレイン領域にのみ主に発生し、読み出しＮＭＯＳのドレイン領域とソース領域では発生しないようにすることができる。これにより、プログラム／消去動作回数を増加させても、すなわち、サイクル（Cycle）回数を増加させてプログラム／消去動作が数回行われても、プログラム及び消去しきい電圧、特に、消去しきい電圧が増加することを防ぐことができる。その結果、素子の耐久性特性を格段に改善することができる。
【図面の簡単な説明】
【００２０】
【図１Ａ】従来の単一ポリＥＥＰＲＯＭ構造においてチャネル熱電子注入方式でプログラムする方式を示す図である。
【図１Ｂ】従来の単一ポリＥＥＰＲＯＭ構造においてＦ／Ｎトンネリング方式で消去する方式を示す図である。
【図１Ｃ】従来の単一ポリＥＥＰＲＯＭ構造において読み出し方式を示す図である。
【図１Ｄ】従来技術における耐久性特性を示す図である。
【図２】本発明の単一ポリＥＥＰＲＯＭの単位セルの平面図である。
【図３Ａ】図２におけるＡ方向の垂直プロファイル（Vertical profile）を示す縦断面図である。
【図３Ｂ】図２におけるＢ方向の垂直プロファイルを示す縦断面図である。
【図３Ｃ】図２におけるＣ方向の垂直プロファイルを示す縦断面図である。
【図４Ａ】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図である。
【図４Ｂ】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図である。
【図４Ｃ】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図である。
【図５Ａ】本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図である。
【図５Ｂ】本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図である。
【図５Ｃ】本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図である。
【図６Ａ】本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図である。
【図６Ｂ】本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図である。
【図６Ｃ】本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図である。
【図７】本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム／消去／読み出し動作のためのバイアス条件を示すテーブルである。
【発明を実施するための形態】
【００２１】
本発明の他の目的、特徴及び利点は、添付の図面に基づく実施例の詳細な説明から明白になる。
【００２２】
以下、添付の図面を参照しつつ本発明の実施例の構成とその作用について説明する。ただし、図面に示され、かつ、当該図面に基づいて説明される本発明の構成と作用は少なくとも一つの実施例として説明されるもので、これによって本発明の技術的思想とその核心構成及び作用が限定されることはない。
【００２３】
以下、添付の図面を参照しつつ、本発明の実施例による不揮発性メモリ素子及びその駆動方法について詳細に説明する。
【００２４】
図２は、本発明の単一ポリＥＥＰＲＯＭの単位セルを示す平面図であり、図３Ａ〜図３Ｃはそれぞれ、図２におけるＡ方向、Ｂ方向及びＣ方向の垂直プロファイルを示す縦断面図である。
【００２５】
図２〜図３Ｃを参照すると、Ｎウェル（N-WELL）１０の上部にはフローティングゲート５０が形成され、このフローティングゲート５０の両側のＮウェル１０に第１及び第２不純物注入領域６０，７０が形成される。これらの第１及び第２不純物注入領域６０，７０は、ワードライン（Word Line）ＷＬというターミナル（Terminal）に共に連結される。したがって、第１及び第２不純物注入領域６０，７０には同一電圧が印加される。
【００２６】
図３Ｂは、フローティングゲート５０の両側のＮウェル１０にＮ型の第１不純物注入領域６０とＰ型の第２不純物注入領域７０が形成される例を示す。
【００２７】
他の例として、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０はそれぞれ異なるターミナルに分離して連結されることもでき、フローティングゲート５０の両側のＮウェル１０に、Ｎ型不純物注入領域のみを形成しても良く、Ｐ型不純物注入領域のみを形成しても良い。
【００２８】
さらに他の例として、フローティングゲート５０の両側ではなく、一方の側のＮウェル１０にのみＮ型不純物注入領域またはＰ型不純物注入領域を形成することもできる。
【００２９】
さらに他の例として、フローティングゲート５０の三つ目の側または四つ目の側のＮウェル１０に、Ｎ型不純物注入領域またはＰ型不純物注入領域を形成することもできる。その三つ目の側または四つ目の側のＮウェル１０にＮ型不純物注入領域とＰ型不純物注入領域を共に形成することもできる。
【００３０】
Ｐウェル（P-WELL）２０の上部にはＮＭＯＳ素子３０，４０、すなわち、２つのＮＭＯＳトランジスタが形成され、これらのＮＭＯＳ素子３０，４０は、フローティングゲート５０と直列に連結される。これら２つのＮＭＯＳ素子のうちいずれか一方は、プログラム及び消去動作のためのＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）であり、他方は、読み出し動作のための読み出しＮＭＯＳ（４０）である。
【００３１】
図２におけるＡ方向の垂直プロファイルを示す図３Ａを参照すると、Ｐウェル２０の上部にＮＭＯＳ素子３０，４０のフローティングゲート３１，４１がそれぞれ形成され、これら２つのフローティングゲートのうちいずれか一方は、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１であり、他方は、読み出しＮＭＯＳ４０のフローティングゲート４１である。
【００３２】
ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１の両側のＰウェル２０に、Ｎ型の第３及び第４不純物注入領域８０，８１が形成され、読み出しＮＭＯＳ（４０）のフローティングゲート４１の両側のＰウェル２０に、Ｎ型の第４及び第５不純物注入領域８１，８２が形成される。ここで、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間におけるＰウェル２０に形成されるＮ型の第４不純物注入領域８１は、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）が共有する構造である。
【００３３】
図２におけるＢ方向の垂直プロファイルを示す図３Ｂを参照すると、Ｎウェル１０の上部にフローティングゲート５０が形成され、このフローティングゲート５０の両側のＮウェル１０に、第１及び第２不純物注入領域６０，７０が形成される。ここで、第１及び第２不純物注入領域６０，７０の様々な形成例は、既に説明した通りであり、その詳細は省略する。
【００３４】
図２におけるＣ方向の垂直プロファイルを示す図３Ｃを参照すると、Ｎウェル１０とＰウェル２０を横切ってフローティングゲート３０／５０が形成される。
【００３５】
次に、図２〜図３Ｃに示す構造に基づいて、セルにおけるプログラム、消去及び読み出し動作についてそれぞれ説明する。
【００３６】
図４Ａ〜図４Ｃは、本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム動作を説明するための縦断面図であり、図４Ａは、図２におけるＡ方向の垂直プロファイルを示し、図４Ｂは、図２におけるＢ方向の垂直プロファイルを示し、図４Ｃは、図２におけるＣ方向の垂直プロファイルを示す。
【００３７】
図４Ａ〜図４Ｃを参照すると、ワードラインＷＬに特定電圧＋Ｖｃｇｐを印加し、ビットラインＢＬに特定電圧＋Ｖｄｐを印加し、その他ターミナルＶｓ、Ｄ１、Ｖｂには接地電圧（０ボルト）を印加する。ここで、ワードラインＷＬは、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０に連結され、ビットラインＢＬは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１の一方の側のＰウェル２０に形成される第３不純物注入領域８０に連結される。ここで、第３不純物注入領域８０はドレイン領域であると好ましい。そして、その他ターミナルＶｓ、Ｄ１、Ｖｂのうち、Ｖｓターミナルは、読み出しＮＭＯＳ（４０）のフローティングゲート４１の一方の側のＰウェル２０に形成される第５不純物注入領域８２に連結され、Ｄ１ターミナルは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間におけるＰウェル２０に形成されるＮ型の第４不純物注入領域８１に連結される。
【００３８】
これらのワードラインＷＬ、ビットラインＢＬ及びその他ターミナルＶｓ、Ｄ１、Ｖｂに、定められた電圧を印加するバイアス条件の下に、ワードラインＷＬを通じて第２不純物注入領域７０に電圧＋Ｖｃｇｐが印加されることによって、カップリングによりフローティングゲート５０に特定ポテンシャルが誘起される。そして、フローティングゲート５０に誘起されたポテンシャルにより読み出しＮＭＯＳ（４０）とＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のチャネル領域を反転させることによって、これら読み出しＮＭＯＳ（４０）及びＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）がターンオンされる。
【００３９】
これらのＮＭＯＳ（３０，４０）のターンオン条件で、読み出しＮＭＯＳ（４０）の両側のソース／ドレイン領域に該当する第４及び第５不純物注入領域８１，８２の両方に接地電圧（０ボルト）が印加されているので、第４及び第５不純物注入領域８１，８２間に電流の流れがない。
【００４０】
一方、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）の場合、ドレイン領域に該当する第３不純物注入領域８０にはビットラインＢＬを通じて特定電圧＋Ｖｄｐが印加され、ソース領域に該当する第４不純物注入領域８１にはＤ１ターミナルを通じて接地電圧（０ボルト）が印加されているので、ドレインに該当する第３不純物注入領域８０からソースに該当する第４不純物注入領域８１側へと電流が流れる。この時、ドレイン接合領域付近で熱電子（Hot Electron）９０が発生してＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に注入される。これにより、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が同時に増加する。
【００４１】
図５Ａ〜図５Ｃは、本発明の単一ポリＥＥＰＲＯＭのセルにおける消去動作を説明するための縦断面図であり、図５Ａは、図２におけるＡ方向の垂直プロファイルを示し、図５Ｂは、図２におけるＢ方向の垂直プロファイルを示し、図５Ｃは、図２におけるＣ方向の垂直プロファイルを示す。
【００４２】
図５Ａ〜図５Ｃを参照すると、図５Ｂに示すように、ワードラインＷＬには接地電圧（０ボルト）を印加し、ビットラインＢＬに特定電圧＋Ｖｄｅを印加する。ここで、ワードラインＷＬは、前述したように、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０に連結され、ビットラインＢＬは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０に連結される。
【００４３】
そして、その他ターミナルＶｓ、Ｄ１、Ｖｂのうち、Ｖｂターミナルには接地電圧（０ボルト）を印加する。また、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間に形成される第４不純物注入領域８１に連結されるＤ１ターミナルをフローティングさせることができる。または、このＤ１ターミナルに接地電圧（０ボルト）を印加したり、ビットラインＢＬと同様に特定電圧＋Ｖｄｅを印加したりすることもできる。また、読み出しＮＭＯＳ（４０）のソース領域に該当する第５不純物注入領域８２に連結されるＶｓターミナルは、接地電圧（０ボルト）を印加する、フローティングさせる、または、ビットラインＢＬと同様に特定電圧＋Ｖｄｅを印加することができる。
【００４４】
一方、ワードラインＷＬ＝０ボルト、Ｖｂターミナル＝０ボルト、ビットラインＢＬ＝＋Ｖｄｅ、Ｄ１ターミナル＝フローティング（Floating）、そしてＶｓターミナル＝０ボルトのバイアス条件の下に、Ｎウェル１００に０ボルトが印加されると、カップリングによりフローティングゲート５０にも略０ボルトの低いポテンシャルが誘起される。また、ビットラインＢＬに印加された電圧＋Ｖｄｅにより、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０とそのフローティングゲート３１との間で強い電場が発生する。このように発生した電場により、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に注入されていた電子が、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０側に抜け出る。これにより、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が同時に減少する。
【００４５】
図６Ａ〜図６Ｃは、本発明の単一ポリＥＥＰＲＯＭのセルにおける読み出し動作を説明するための縦断面図であり、図６Ａは、図２におけるＡ方向の垂直プロファイルを示し、図６Ｂは、図２におけるＢ方向の垂直プロファイルを示し、図６Ｃは、図２におけるＣ方向の垂直プロファイルを示す。
【００４６】
図６Ａ〜図６Ｃを参照すると、図６Ｂに示すように、ワードラインＷＬには特定電圧＋Ｖｃｇｒを印加し、ビットラインＢＬをフローティングさせる。この時、ビットラインＢＬに接地電圧（０ボルト）を印加することもできる。ここで、ワードラインＷＬは、前述したように、フローティングゲート５０の両側のＮウェル１０に形成される第１及び第２不純物注入領域６０，７０に連結され、ビットラインＢＬは、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０に連結される。
【００４７】
その他ターミナルＶｓ、Ｄ１、Ｖｂのうち、Ｖｂターミナルには接地電圧（０ボルト）を印加する。また、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１と読み出しＮＭＯＳ（４０）のフローティングゲート４１との間に形成される第４不純物注入領域８１に連結されるＤ１ターミナルには、特定電圧＋Ｖｄｒを印加する。また、読み出しＮＭＯＳ（４０）のソース領域に該当する第５不純物注入領域８２に連結されるＶｓターミナルには、接地電圧（０ボルト）を印加する。
【００４８】
一方、ワードラインＷＬ＝＋Ｖｃｇｒ、Ｖｂターミナル＝０ボルト、ビットラインＢＬ＝フローティング、Ｄ１ターミナル＝＋Ｖｄｒ、そしてＶｓターミナル＝０ボルトのバイアス条件の下に、Ｎウェル１０に電圧＋Ｖｃｇｒが印加されることで、カップリングによりフローティングゲート５０に特定ポテンシャルが誘起される。もし、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に電子が注入されているプログラム状態であれば、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が非常に高いため、ターンオフ状態となり、電流が流れなくなる。もし、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のフローティングゲート３１に電子がない消去状態であれば、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）のしきい電圧が非常に低いため、フローティングゲート５０に誘起されたポテンシャルによりＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）をターンオンさせる。
【００４９】
このようにＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）と読み出しＮＭＯＳ（４０）がターンオンされた状態で、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０はフローティング状態であるから、電流が流れない。読み出しＮＭＯＳ（４０）の場合は、ドレイン領域に該当する第４不純物注入領域８１に電圧＋Ｖｄｒが印加されており、ソース領域に該当する第５不純物注入領域８２には接地電圧（０ボルト）が印加されているため、読み出しＮＭＯＳ（４０）のドレインに該当する第４不純物注入領域８１からソースに該当する第５不純物注入領域８２側に電流が流れ、消去状態を読み出す。
【００５０】
一方、上記の読み出しＮＭＯＳ（４０）の場合、ドレインに該当する第４不純物注入領域８１とソースに該当する第５不純物注入領域８２のバイアス条件を変えることもできる。すなわち、Ｖｓターミナルに＋Ｖｄｒを印加し、Ｄ１ターミナルに接地電圧（０ボルト）を印加することもできる。
【００５１】
図７は、本発明の単一ポリＥＥＰＲＯＭのセルにおけるプログラム／消去／読み出し動作のためのバイアス条件を示すテーブルである。
【００５２】
上記のように、プログラムと消去動作は、ＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）を通じて実行し、読み出しは、読み出しＮＭＯＳ（４０）を通じて実行することによって、プログラムと消去動作で発生する電子トラップがＰＧＭ／ＥＲＳ ＮＭＯＳ（３０）のドレイン領域に該当する第３不純物注入領域８０にのみ主に発生するようにし、読み出しＮＭＯＳ（４０）のドレイン及びソース領域に該当する第４及び第５不純物注入領域８１，８２にはそれらの電子トラップが発生しないようにする。これにより、プログラム／消去動作回数が増加しても、すなわち、サイクル（Cycle）回数が増加しても、プログラム及び消去しきい電圧、特に、消去しきい電圧が増加することが抑えられるので、素子の耐久性特性を大きく改善することができる。
【００５３】
以上では具体的な実施例に挙げて本発明を説明してきたが、本発明の属する技術分野における通常の知識を有する者にとっては、本発明の本質的な特性を逸脱しない範囲内で様々な改変が可能であるということが自明である。
【００５４】
したがって、ここに説明された本発明の実施例は、限定的な観点ではなく説明的な観点で考慮されなければならない。よって、本発明の範囲は、上記の説明ではなく特許請求の範囲によって定められるべきであり、これと同等な範囲内における改変はいずれも本発明に含まれると解釈しなければならない。
【特許請求の範囲】
【請求項１】
第１タイプウェル上に形成されるフローティングゲートと、
第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される複数のトランジスタと、
を備え、
前記複数のトランジスタのうちのひとつは、プログラム及び消去のための第１トランジスタであり、他のひとつは、読み出しのための第２トランジスタであることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１タイプはＮ型であり、前記第２タイプはＰ型であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記フローティングゲートの両側の前記第１タイプウェルに形成される第１及び第２不純物注入領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２不純物注入領域は、ワードラインに共に連結されることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記第１及び第２トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記第１トランジスタは、前記第２タイプウェル上に形成される第１フローティングゲートと、前記第１フローティングゲートの一方の側における前記第２タイプウェルに形成される第３不純物注入領域と、を備え、
前記第２トランジスタは、前記第２タイプウェル上に形成される第２フローティングゲートと、前記第２フローティングゲートの一方の側における前記第２タイプウェルに形成される第５不純物注入領域と、を備え、
前記第１及び第２トランジスタが共有するように、前記第１フローティングゲートの他方の側であると同時に前記第２フローティングゲートの他方の側に該当する、前記第１フローティングゲートと前記第２フローティングゲートとの間における前記第２タイプウェルに形成される第４不純物注入領域を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第３不純物注入領域は、前記第１トランジスタのドレイン領域に該当し、ビットラインに連結されることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第４不純物注入領域は、特定電圧を印加するための第１ターミナルに連結され、前記第５不純物注入領域は、特定電圧を印加するための第２ターミナルに連結されることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項９】
第１タイプウェル上に形成されるフローティングゲートと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、プログラム及び消去のための第１トランジスタと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、読み出しのための第２トランジスタと、を備え、前記第１トランジスタのソースと前記第２トランジスタのドレインを一つの不純物注入領域で共有する構造の不揮発性メモリ素子の駆動方法であって、
前記フローティングゲートの両側のソース及びドレインに第１電圧、前記第１トランジスタのドレインに第２電圧、そして前記第１トランジスタのソースと前記第２トランジスタのソース／ドレインに接地電圧がそれぞれ印加されることによって、前記第１トランジスタのフローティングゲートに電子が注入されるプログラム段階と、
前記フローティングゲートの両側のソース及びドレインに接地電圧、前記第１トランジスタのドレインに第３電圧、そして前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのソース及び前記第２トランジスタのドレインをフローティングさせることによって、前記第１トランジスタのフローティングゲートに注入されていた電子が、前記第１トランジスタのドレインに抜け出る消去段階と、
前記フローティングゲートの両側のソース及びドレインに第４電圧、前記第１トランジスタのソース及び前記第２トランジスタのドレインに第５電圧、前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのドレインをフローティングさせることによって、前記第２トランジスタのドレインから前記第２トランジスタのソースに電流が流れ、消去状態を読み出す読み出し段階と、
を含むことを特徴とする不揮発性メモリ素子の駆動方法。
【請求項１０】
前記プログラム段階は、
前記第１電圧が前記フローティングゲート両側のソース及びドレインに印加されることによって第１タイプウェル上に形成されるフローティングゲートに誘起される特定ポテンシャルが、前記第１及び第２トランジスタをターンオンさせることを特徴とする請求項９に記載の不揮発性メモリ素子の駆動方法。
【請求項１】
第１タイプウェル上に形成されるフローティングゲートと、
第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される複数のトランジスタと、
を備え、
前記複数のトランジスタのうちのひとつは、プログラム及び消去のための第１トランジスタであり、他のひとつは、読み出しのための第２トランジスタであることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１タイプはＮ型であり、前記第２タイプはＰ型であることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記フローティングゲートの両側の前記第１タイプウェルに形成される第１及び第２不純物注入領域をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項４】
前記第１及び第２不純物注入領域は、ワードラインに共に連結されることを特徴とする請求項３に記載の不揮発性メモリ素子。
【請求項５】
前記第１及び第２トランジスタは、ＮＭＯＳトランジスタであることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項６】
前記第１トランジスタは、前記第２タイプウェル上に形成される第１フローティングゲートと、前記第１フローティングゲートの一方の側における前記第２タイプウェルに形成される第３不純物注入領域と、を備え、
前記第２トランジスタは、前記第２タイプウェル上に形成される第２フローティングゲートと、前記第２フローティングゲートの一方の側における前記第２タイプウェルに形成される第５不純物注入領域と、を備え、
前記第１及び第２トランジスタが共有するように、前記第１フローティングゲートの他方の側であると同時に前記第２フローティングゲートの他方の側に該当する、前記第１フローティングゲートと前記第２フローティングゲートとの間における前記第２タイプウェルに形成される第４不純物注入領域を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項７】
前記第３不純物注入領域は、前記第１トランジスタのドレイン領域に該当し、ビットラインに連結されることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項８】
前記第４不純物注入領域は、特定電圧を印加するための第１ターミナルに連結され、前記第５不純物注入領域は、特定電圧を印加するための第２ターミナルに連結されることを特徴とする請求項６に記載の不揮発性メモリ素子。
【請求項９】
第１タイプウェル上に形成されるフローティングゲートと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、プログラム及び消去のための第１トランジスタと、第２タイプウェル上に形成されるとともに前記フローティングゲートと直列連結される、読み出しのための第２トランジスタと、を備え、前記第１トランジスタのソースと前記第２トランジスタのドレインを一つの不純物注入領域で共有する構造の不揮発性メモリ素子の駆動方法であって、
前記フローティングゲートの両側のソース及びドレインに第１電圧、前記第１トランジスタのドレインに第２電圧、そして前記第１トランジスタのソースと前記第２トランジスタのソース／ドレインに接地電圧がそれぞれ印加されることによって、前記第１トランジスタのフローティングゲートに電子が注入されるプログラム段階と、
前記フローティングゲートの両側のソース及びドレインに接地電圧、前記第１トランジスタのドレインに第３電圧、そして前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのソース及び前記第２トランジスタのドレインをフローティングさせることによって、前記第１トランジスタのフローティングゲートに注入されていた電子が、前記第１トランジスタのドレインに抜け出る消去段階と、
前記フローティングゲートの両側のソース及びドレインに第４電圧、前記第１トランジスタのソース及び前記第２トランジスタのドレインに第５電圧、前記第２トランジスタのソースに接地電圧を印加し、前記第１トランジスタのドレインをフローティングさせることによって、前記第２トランジスタのドレインから前記第２トランジスタのソースに電流が流れ、消去状態を読み出す読み出し段階と、
を含むことを特徴とする不揮発性メモリ素子の駆動方法。
【請求項１０】
前記プログラム段階は、
前記第１電圧が前記フローティングゲート両側のソース及びドレインに印加されることによって第１タイプウェル上に形成されるフローティングゲートに誘起される特定ポテンシャルが、前記第１及び第２トランジスタをターンオンさせることを特徴とする請求項９に記載の不揮発性メモリ素子の駆動方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【図１Ｂ】
【図１Ｃ】
【図１Ｄ】
【図２】
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７】
【公開番号】特開２０１０−１５７７２８（Ｐ２０１０−１５７７２８Ａ）
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願番号】特願２００９−２９１９２２（Ｐ２００９−２９１９２２）
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Ｄｏｎｇｂｕ ＨｉＴｅＫ Ｃｏ．，Ｌｔｄ
【住所又は居所原語表記】Ｄｏｎｇｂｕ Ｆｉｎａｎｃｅ Ｃｅｎｔｅｒ，８９１−１０，Ｄａｅｃｈｉ−ｄｏｎｇ，Ｇａｎｇｎａｍ−ｇｕ，Ｓｅｏｕｌ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２２年７月１５日（２０１０．７．１５）
【国際特許分類】
【出願日】平成２１年１２月２４日（２００９．１２．２４）
【出願人】（５０７２４６７９６）ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Ｄｏｎｇｂｕ ＨｉＴｅＫ Ｃｏ．，Ｌｔｄ
【住所又は居所原語表記】Ｄｏｎｇｂｕ Ｆｉｎａｎｃｅ Ｃｅｎｔｅｒ，８９１−１０，Ｄａｅｃｈｉ−ｄｏｎｇ，Ｇａｎｇｎａｍ−ｇｕ，Ｓｅｏｕｌ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]