酸化膜の作成方法及び半導体装置の製造方法
【課題】低温の酸化処理により酸化膜を形成する。
【解決手段】酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜１６と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜１５とを積層する工程と、前記第１の膜１６及び前記第２の膜１５を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜１６及び前記第２の膜１５を酸化膜１８に変化させる工程と、を具備する。
【解決手段】酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜１６と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜１５とを積層する工程と、前記第１の膜１６及び前記第２の膜１５を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜１６及び前記第２の膜１５を酸化膜１８に変化させる工程と、を具備する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、酸化膜の作成方法及びこの酸化膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、狭い隙間を埋め込む絶縁膜材料が望まれている。半導体装置に用いられる絶縁膜は、例えばＣＶＤ（Chemical Vapor Deposition）法や塗布法により形成される。このような方法の多くは、狭い隙間を完全に埋め込むことができず、大きなボイド（未充填）が生成されてしまう。
【０００３】
しかし、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いることにより、狭い隙間にもシリカ系絶縁膜を形成することができる。ポリシラザンは、シラザン型重合体とも呼ばれ、−（ＳｉＨ２−ＮＨ）−を基本ユニットとする高分子材料であり、キシレンやジ−ｎ−ブチルエーテルなどの溶媒に溶かして利用される。また、この仲間として、ＰＨＰＳの水素（Ｈ）がメトキシ基（ＣＨ３Ｏ）など他の官能基によって置換された物質も、半導体デバイスの製造分野で広く使用されている。尚、ＰＨＰＳは、官能基、修飾基の付加されていない全ての側鎖が水素のポリシラザンである。
【０００４】
ＰＨＰＳは、回転塗布することにより、ｎｍオーダーの隙間を埋め込むことができる。そして、ＰＨＰＳは、水と反応してアンモニアを発生し、また、溶液中のシリコン（Ｓｉ）は、酸化されることにより二酸化シリコンに変わる。このため、塗布されたＰＨＰＳ膜を水蒸気中で熱処理することにより、狭い隙間にもシリカ系絶縁膜を形成することができる。このシリカ系絶縁膜の代表的な用途として、特許文献１等が開示するＳＴＩ（Shallow Trench Isolation）、ＰＭＤ（Pre-Metal Dielectric）、ＩＭＤ（Inter-Metal Dielectric）等がある。
【０００５】
具体的なシリカ系絶縁膜の製造工程は、例えば次のように行われる。まず、回転塗布装置でウェハ上にＰＨＰＳ溶液を１０００乃至４０００ｒｐｍ程度の回転速度でスピンコートする。次に、ウェハを１５０℃程度の空気中でベークすることにより、溶媒を蒸発させると共に所定の膜厚にする。次に、このウェハを水蒸気中において２３０乃至９００℃程度で焼成する。このような処理によってＰＨＰＳ中のＳｉ−ＮのＮがＯと置換され、ＳｉＯ２を５０ｎｍ以下の狭い隙間にも形成することができる。
【０００６】
しかし、この方法は、配線幅が４０ｎｍ程度以下の半導体デバイスに適用することが困難になってきた。絶縁特性の優れた酸化膜とするためには、酸化性雰囲気下での焼成温度を比較的高温にする必要がある。焼成温度は、特許文献１において、例えば４５０℃以上の温度が必要であると記載されている。
【０００７】
このため、ポリシラザンをＳＴＩとして使用した場合、例えばフラッシュメモリにおけるＳＴＩの埋め込みに起因して、アクティブエリアのトンネル絶縁膜の上下に配置しているシリコンが酸化され、トンネル絶縁膜の端部にバーズビーク（鳥のくちばし状の形状）と呼ばれるダメージが生じる。
【０００８】
また、半導体装置の微細化と集積化により、配線からの漏れ電流を抑制することが必要となっている。そのため、層間絶縁膜材料として多層配線間を絶縁できるＬｏｗ−ｋ材料が求められている。ＰＨＰＳを改質して得られるポリシラザンは、Ｌｏｗ−ｋ材料として利用することができる。ＰＨＰＳの改質は、ＰＨＰＳの水素を有機系置換基に置換することによって得られる。置換基に嵩高いものを選ぶことで、膜形成後に効率よく微細孔を形成することができ、良好な特性を有するＬｏｗ−ｋ膜を形成することが出来る。
【０００９】
ポリシラザンを用いたＬｏｗ−ｋ膜の作成方法は、上述したＰＨＰＳ膜の作成方法とほぼ同様である。すなわち、ポリシラザン溶液を回転塗布装置でスピンコートし、ベークし、酸素や水蒸気雰囲気中などの環境下で焼成する。
【００１０】
このとき、配線材料としてＣｕを使用する場合、Ｃｕの熱拡散を抑えるために、熱工程の温度上限が４００℃程度に制限される。ポリシラザンをＰＭＤ又はＩＭＤなどの層間絶縁膜として用いる場合、Ｃｕ配線形成後に、酸化工程において最低温度４５０℃程度の熱処理を行ってポリシラザンを用いたＰＭＤ又はＩＭＤを形成することになる。このため、Ｃｕ配線を用いた場合、酸化工程において高温処理を必要とするポリシラザンは、ＰＭＤやＩＭＤとして使用しにくい。
【特許文献１】特開２００４−１７９６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、酸化工程を低温で行うことが可能な酸化膜の作成方法及びこの酸化膜を用いた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明の第１の視点による酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、を具備する。
【００１３】
本発明の第２の視点による半導体装置の製造方法は、半導体基板内に溝を形成する工程と、前記溝内に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層し、前記溝内に前記第１の膜及び前記第２の膜を埋め込む工程と、前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、を具備する。
【００１４】
本発明の第３の視点による半導体装置の製造方法は、メタル配線を形成する工程と、前記メタル配線上に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させて層間絶縁膜を形成する工程と、前記層間絶縁膜内にコンタクトホールを形成する工程と、前記コンタクトホール内に前記メタル配線と接続する配線を形成する工程と、を具備する。
【発明の効果】
【００１５】
本発明によれば、酸化工程を低温で行うことが可能な酸化膜の作成方法及びこの酸化膜を用いた半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［１］酸化膜の特性
本実施形態では、例えばＳＴＩ、ＰＭＤ、ＩＭＤなどの酸化膜の形成において、２層の膜を積層し、これら２層の膜を水蒸気又は水性の雰囲気中で加熱処理することで、低温の酸化処理を実現するものである。具体的な２層の膜としては、第１の膜として、水と反応を起こし、アンモニア又はアミンを発生する材料として、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む膜を用いる。第２の膜として、アンモニア又はアミンと水とで反応を起こす材料として、主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む膜を用いる。
【００１８】
そこで、ここでは、第１の膜としてポリペルヒドロシラザン（ＰＳＺ）、第２の膜としてハイドロジェンシルセスキオキサン（ＨＳＱ）を用いた場合を例にあげ、酸化膜の特性について説明する。ここで、ＰＳＺ膜は、水と反応を起こし、アンモニアを発生する材料として用いられる。また、ＨＳＱ膜は、アンモニアと水とで反応を起こす材料として用いられる。
【００１９】
以下のＳＩＭＳ（Secondary ion mass spectrometry）分析及びＩＲ（Infrared spectroscopy）測定においては、ＰＳＺ膜とＨＳＱ膜とを用いたＨＳＱ／ＰＳＺ積層膜及びＨＳＱ／ＰＳＺ積層酸化膜を用いるため、これらの製造方法について簡単に説明する。
【００２０】
まず、シリコン基板上にＨＳＱ溶液が回転塗布される。次に、例えば、ＨＳＱ溶液の塗布膜に対して２００℃で１分間ベークすることにより、溶媒が揮発され、膜厚が４００ｎｍのＨＳＱ膜が形成される。次に、ＨＳＱ膜上にＰＳＺ溶液が回転塗布される。次に、例えば、ＰＳＺ溶液の塗布膜に対して１５０℃で３分間ベークすることにより、溶媒が揮発される。尚、ＰＳＺ膜の単独で塗布されたときの膜厚は、例えば１００ｎｍである。このようにして、ＨＳＱ膜とＰＳＺ膜とが積層された膜（ＨＳＱ／ＰＳＺ積層膜）が形成される。次に、このＨＳＱ／ＰＳＺ積層膜を備えるウェハが、例えば縦型加熱炉の水蒸気雰囲気中２３０℃で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜は酸化され、ＨＳＱ／ＰＳＺ積層酸化膜（二酸化シリコン膜）が形成される。ここで、焼成温度を上げると、ＨＳＱ／ＰＳＺ積層膜は酸化されやすくなる。
【００２１】
尚、ここでは、「ＨＳＱ／ＰＳＺ積層膜」は水蒸気雰囲気による酸化工程を行う前の積層膜のことを意味し、「ＨＳＱ／ＰＳＺ積層酸化膜」は水蒸気雰囲気による酸化工程を行った後の積層膜のことを意味するものとする。
【００２２】
［１−１］ＳＩＭＳ分析
図１は、水蒸気雰囲気による酸化工程前のＨＳＱ／ＰＳＺ積層膜のＳＩＭＳ分析結果を示す。図２は、水蒸気雰囲気による酸化工程後のＨＳＱ／ＰＳＺ積層酸化膜のＳＩＭＳ分析結果を示す。尚、図１及び図２において、横軸の深さはＰＳＺ膜、ＨＳＱ膜及びシリコン基板の膜深さを示し、深さ０ｎｍは膜の表面を示す。
【００２３】
図１に示すように、ＨＳＱ／ＰＳＺ積層膜において、深さ１００ｎｍ付近のＨＳＱ膜とＰＳＺ膜との境界では元素濃度に差があり、ＨＳＱ膜及びＰＳＺ膜は２層に分かれていることが分かる。
【００２４】
しかし、ＰＳＺとＨＳＱとは混合すると反応する分子構造なので、ＨＳＱ膜とＰＳＺ膜との境界付近では互いに反応している。ＨＳＱ膜には元々窒素が含まれておらず、ＨＳＱ単独膜では窒素濃度が１０１９ａｔｏｍｏｓ／ｃｍ３以下であるが、図１のＨＳＱ膜中には１０２０ａｔｏｍｏｓ／ｃｍ３以上の窒素が存在する。これは、窒素が、ＰＳＺ膜から乖離し、ＨＳＱ膜中へ拡散したことを意味する。このＨＳＱ／ＰＳＺ積層膜におけるＨＳＱ膜とＰＳＺ膜との境界付近における反応は、ＩＲ測定（図示せず）でも確認される。
【００２５】
図２に示すように、ＨＳＱ／ＰＳＺ積層酸化膜においては、図１のＨＳＱ／ＰＳＺ積層膜の特性と異なり、深さ１００ｎｍ付近のＨＳＱ膜とＰＳＺ膜との境界がなくなり、ＨＳＱとＰＳＺとが水蒸気雰囲気の酸化工程により完全に合成したことが分かる。
【００２６】
［１−２］ＩＲ測定
図３は、ＨＳＱ単独膜、ＰＳＺ単独膜及びＨＳＱ／ＰＳＺ積層酸化膜のＩＲ測定結果を示す。図４は、図３におけるＩＲ測定結果の１４００ｃｍ−１から８００ｃｍ−１の範囲の拡大図を示す。ここで、ＨＳＱ単独膜、ＰＳＺ単独膜及びＨＳＱ／ＰＳＺ積層酸化膜は、ＷＶＧ（Water Vapor Generator）による水蒸気酸化が行われた後である。尚、本図のＩＲ測定においては、４００ｎｍの膜厚をそれぞれ有するＨＳＱ単独膜及びＰＳＺ単独膜を用い、４００ｎｍの膜厚を有するＨＳＱ膜と１００ｎｍの膜厚を有するＰＳＺ膜との積層膜から形成されたＨＳＱ／ＰＳＺ積層酸化膜を用いた。
【００２７】
図３に示すように、ＰＳＺ単独膜に見られる１５００ｃｍ−１付近及び３０００ｃｍ−１前後のブロードなピークが、ＨＳＱ／ＰＳＺ積層酸化膜にはほとんど存在しない。このため、ＨＳＱ／ＰＳＺ積層酸化膜中にＰＳＺ膜由来の成分はほとんど残存していないと考えられる。つまり、ＨＳＱ／ＰＳＺ積層酸化膜のＩＲスペクトルは、ＰＳＺ単独膜よりもＨＳＱ単独膜により近い。この理由は、積層に用いたＰＳＺ膜の膜厚は１００ｎｍであり、ＨＳＱ膜の膜厚４００ｎｍと比べて圧倒的に薄いからであると考えられる。
【００２８】
また、ＰＳＺ膜は、酸化工程の初期段階において水蒸気によってアンモニアを発生すると同時にＨＳＱ膜と混合したものと考えられる。２３００ｃｍ−１付近の二重のピークはＳｉ−Ｈ結合の存在を示し、ＨＳＱ膜においてベーク後に強い強度を示す。このＳｉ−Ｈ結合のピーク強度は、ＨＳＱ単独膜よりもＨＳＱ／ＰＳＺ積層酸化膜の方が弱くなる。このことは、ＰＳＺ膜から発生したアンモニアの触媒効果により、ＨＳＱ／ＰＳＺ積層酸化膜におけるＨＳＱ膜の酸化が進んだことを示している。
【００２９】
図４に示すように、８２０ｃｍ−１付近にはＳｉ−Ｏ変角振動のピークが存在する。このピーク強度は、ＨＳＱ単独膜よりもＨＳＱ／ＰＳＺ積層酸化膜の方が弱くなる。このことも上記アンモニアの触媒効果により、ＨＳＱ／ＰＳＺ積層酸化膜におけるＨＳＱ膜の酸化が進んだことを示している。
【００３０】
また、１１００ｃｍ−１付近にはＳｉ−Ｏ多員環のピークが存在する。ＨＳＱ／ＰＳＺ積層酸化膜では、上述するように、Ｓｉ−Ｈ結合のピーク及びＳｉ−Ｏ結合のピークがＨＳＱ単独膜よりも弱くなり、Ｓｉ−Ｏ多員環のピークが強くなる。これにより、ＨＳＱ／ＰＳＺ積層酸化膜は、良好な二酸化シリコン膜を形成していることがわかる。
【００３１】
上記ＨＳＱ／ＰＳＺ積層酸化膜を用いた第１乃至第４の実施形態に係る半導体装置の製造方法について、以下に説明する。
【００３２】
尚、各実施形態においては、主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む膜としてＨＳＱ膜を用い、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む膜としてＰＳＺ膜を用いるが、これに限定されない。
【００３３】
主鎖にＳｉ−Ｏ結合を有する高分子化合物としては、例えば以下のものがあげられる。
【００３４】
・シロキサン系（Ｓｉ−Ｏ−Ｓｉ結合）のポリシロキサン（−［ＳｉＲ２−Ｏ−］−）、−［ＳｉＨ２−Ｏ−］−、−［Ｓｉ（ＯＨ）２−Ｏ−］−、−［ＳｉＨ（ＯＨ）−Ｏ−］−）。
【００３５】
・シルセスキオキサン系（ＳｉにＯが３つ結合）のシルセスキオキサン（（ＲＳｉＯ１．５）ｎ，Ｒ：官能基）、ハイドロジェンシルセスキオキサン（（ＨＳｉＯ１．５）ｎ）。
【００３６】
・シラン系（Ｓｉ−Ｓｉ結合）のポリシラン（−（ＳｉＲ２）−，Ｒ：官能基、−（ＳｉＨ２）−）。
【００３７】
一方、主鎖にＳｉ−Ｎ結合を有する高分子化合物としては、例えば以下のものがあげられる。
【００３８】
・シラザン系（Ｓｉ−Ｎ結合）のポリシラザン（−（ＳｉＲ２−ＮＲ−）−，Ｒ：官能基）、ペルヒドロポリシラザン（−（ＳｉＨ２−ＮＨ−）−）。
【００３９】
［２］第１の実施形態
第１の実施形態は、ＳＴＩ溝にＨＳＱ／ＰＳＺ積層膜が埋め込まれ、その後酸化工程が行われ、ＨＳＱ／ＰＳＺ積層酸化膜が形成される例である。
【００４０】
図５乃至図１０は、本発明の第１の実施形態に係るフラッシュメモリのメモリセルの製造工程の断面図を示す。尚、本実施形態に係るフラッシュメモリはＮＡＮＤ型でもＮＯＲ型でもよい。
【００４１】
まず、図５に示すように、シリコン基板１０上に、例えば、熱酸化法により、膜厚が８ｎｍ以下のゲート絶縁膜１１が形成される。次に、ゲート絶縁膜１１上に、例えば、膜厚が１００ｎｍの多結晶シリコン膜で構成される第１のゲート（浮遊ゲート）電極膜１２が形成される。尚、第１のゲート電極膜１２は、多結晶シリコン膜以外にＷＳｉ，ＣｏＳｉ等で形成されてもよい。また、その膜厚は、１００〜２００ｎｍの範囲内で適宜選択することができる。次に、第１のゲート電極膜１２上に、例えば、減圧ＣＶＤ法により、膜厚が２００ｎｍの窒化シリコン膜で構成されるＣＭＰストッパー膜１３が形成される。尚、ＣＭＰストッパー膜１３は、窒化シリコン膜以外に多結晶シリコン膜で形成されてもよい。また、その膜厚は、１００〜２００ｎｍの範囲内で適宜選択することができる。
【００４２】
次に、フォトリソグラフィ及びドライエッチング法により、ＣＭＰストッパー膜１３、第１のゲート電極膜１２、ゲート絶縁膜１１及びシリコン基板１０が順に加工され、ＳＴＩ溝１４が形成される。ＳＴＩ溝１４の幅及び深さは、デバイス構造や世代によって変わり、例えば、幅は３０ｎｍ〜１０μｍ程度、深さは２００〜５００ｎｍ程度であるが、これに限定されるものではない。その後、ＳＴＩ溝１４の側壁保護のために、ＳＴＩ溝１４の側面にライナー膜として二酸化シリコン膜などの絶縁膜（図示せず）が薄くコンフォーマルに形成される場合がある。
【００４３】
次に、図６に示すように、スピンコーティング法により、樹脂に炭素を含まないＨＳＱ溶液がＣＭＰストッパー膜１３上に塗布され、ＳＴＩ溝１４に埋め込まれる。その後、ＨＳＱ溶液がベークされることにより、溶媒が揮発され、ＳＴＩ溝１４内にＨＳＱ膜１５が形成される。このベーク温度は、後に塗布されるＰＳＺ溶液と混合しにくくするため、例えば８０℃から２００℃程度が適当である。尚、図６は、ＨＳＱ膜１５でＳＴＩ溝１４を完全に埋め込む例であるが、ＳＴＩ溝１４を完全に埋まらないようにしてもよい。
【００４４】
次に、図７に示すように、スピンコーティング法により、樹脂に炭素を含まないＰＳＺ溶液がＨＳＱ膜１５の全面に塗布される。その後、ＰＳＺ溶液がベークされることにより、溶媒が揮発され、ＨＳＱ膜１５上にＰＳＺ膜１６が形成される。このベーク温度は、例えば１５０℃程度で行われる。ＰＳＺ膜１６の膜厚は、例えば１００ｎｍから２００ｎｍ程度がよい。尚、ＨＳＱ膜１５をＳＴＩ溝１４に完全に埋め込まない場合は、ＳＴＩ溝１４を完全に埋め込むようにＰＳＺ膜１６の膜厚を調整する必要がある。このようにして、ＳＴＩ溝１４内にＨＳＱ／ＰＳＺ積層膜１７が形成される。
【００４５】
次に、図８に示すように、ＨＳＱ／ＰＳＺ積層膜１７は、水蒸気を含む雰囲気中で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜１７は酸化され、二酸化シリコン膜（ＨＳＱ／ＰＳＺ積層酸化膜）１８が形成される。このとき、ＨＳＱ／ＰＳＺ積層膜１７において、ＰＳＺ膜１６は、水蒸気を含む雰囲気中で焼成されることで、二酸化シリコンに変化すると同時にアンモニアを発生する。ＨＳＱ膜１５は、ＰＳＺ膜１６から発生したアンモニアと反応することで、二酸化シリコンに変化する。上述するように、この酸化工程により、ＨＳＱ膜１５及びＰＳＺ膜１６は、二酸化シリコン膜１８として完全に合成される。また、酸化工程において、ＨＳＱ／ＰＳＺ積層膜１７は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００４６】
尚、この酸化工程の温度は、例えば１５０℃以上９００℃以下で行うことができる。このとき、酸化工程の温度は高い方がＰＳＺ膜１６からのアンモニア発生量が増大し、ＨＳＱ膜１５の酸化が進みやすくなる。しかしながら、温度が高いとＳＴＩ溝１４の側面が厚く酸化され、デバイス特性に悪影響を及ぼす恐れがある。従って、酸化工程の温度は、できる限り低くすることが望ましい。このため、４５０℃以下で行うことが望ましく、１５０℃程度で行うことがより望ましい。
【００４７】
また、炉内の雰囲気及び温度を安定にするために、酸化時間は５分以上であることが望ましい。しかしながら、酸化時間が過剰に長くなると、ＳＴＩ溝１４の側面が厚く酸化されてしまう恐れがある。従って、酸化時間の上限は、６０分程度にとどめることが望ましい。
【００４８】
尚、ＨＳＱ／ＰＳＺ積層膜１７におけるＨＳＱ膜１５とＰＳＺ膜１６との膜厚比は、同等又はＨＳＱ膜１５の膜厚比の方が大きいことが望ましい。これにより、ＰＳＺ膜１６を酸化することで生じる窒素及び炭素が二酸化シリコン膜１８中に不純物として残留する量が少なくなり、デバイスの電気特性を向上させることができる。
【００４９】
次に、図９に示すように、ＣＭＰなどの手法により、ＣＭＰストッパー膜１３上の二酸化シリコン膜１８が選択的に除去される。この工程により、ＣＭＰストッパー膜１３の表面が露出され、ＳＴＩ溝１４内に二酸化シリコン膜１８が残置される。このようにして、
素子分離絶縁膜として二酸化シリコン膜１８がＳＴＩ溝１４内に形成される。
【００５０】
尚、二酸化シリコン膜１８は、ＣＭＰ前又はＣＭＰ後の工程において、不活性ガス雰囲気中で７００℃以上１１００℃以下の熱処理により緻密化することができる。７００℃未満では、二酸化シリコン膜１８を十分に緻密化することが困難となる。一方、１１００℃以上では、デバイスによって先にイオン注入により形成されたチャネル層の拡散深さを深くしてしまう恐れがある。この熱処理の時間は、１秒〜１２０分の範囲内で適宜選択すればよい。こうした条件で熱処理を施すことにより、二酸化シリコン膜１８中から水分が除去される。従って、二酸化シリコン膜１８の緻密化が達成され、デバイスの電気特性を向上させることができる。
【００５１】
次に、図１０に示すように、例えばリン酸溶液を用いたエッチングにより、ＣＭＰストッパー膜１３が除去され、その後、例えば希フッ酸溶液を用いたウェットエッチングにより、二酸化シリコン膜１８の上部が除去される。これにより、第１のゲート電極膜１２の側面の上部の一部が、例えば１００ｎｍ程度露出される。
【００５２】
次に、常法により、二酸化シリコン膜１８及び第１のゲート電極膜１２上に電極間絶縁膜１９が形成され、この電極間絶縁膜１９上に第２のゲート（制御ゲート）電極膜２０が形成される。このようにして、フラッシュメモリのメモリセルが形成される。ここで、電極間絶縁膜１９は例えば、ＣＶＤ法により形成され、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層で構成され、合計膜厚は２０ｎｍ程度であるが、これに限定されない。また、第２のゲート電極膜２０は例えば、ＣＶＤ法により形成され、多結晶シリコン膜／タングステン膜の２層で構成され、合計膜厚は５０ｎｍ程度であるが、これに限定されない。
【００５３】
上記第１の実施形態によれば、ＳＴＩ溝１４内にＨＳＱ膜１５が埋め込まれ、このＨＳＱ膜１５上にＰＳＺ膜１６が形成される（ＨＳＱ／ＰＳＺ積層膜１７）。その後、ＨＳＱ／ＰＳＺ積層膜１７は、水蒸気を含む雰囲気中で焼成される。この熱処理によりＰＳＺ膜１６は、二酸化シリコンに変化すると同時にアンモニアを発生する。ＨＳＱ膜１５は、ＰＳＺ膜１６から発生したアンモニアと反応することで、二酸化シリコンに変化する。この酸化工程により、ＨＳＱ膜１５及びＰＳＺ膜１６は、二酸化シリコン膜１８として完全に合成される。
【００５４】
上述するように、酸化工程における温度が高温の場合、ＳＴＩ溝１４の側面におけるアクティブエリアのゲート絶縁膜１１の上下に配置しているシリコンが酸化され、ゲート絶縁膜１１の端部にバーズビークが生じる。しかし、本実施形態では、ＳＴＩ溝１４内にＨＳＱ膜１５及びＰＳＺ膜１６の２層を積層することで、酸化工程の温度は１５０℃という低温で行うことができる。これにより、ＳＴＩ溝１４の側面が酸化されることが抑制される。従って、半導体装置のデバイス特性に及ぼされる悪影響が軽減され、デバイス特性の向上を図ることができる。
【００５５】
また、ＰＳＺ膜１６は、酸化することで窒素及び炭素を発生する。この窒素及び炭素は、不純物として酸化膜中に残留し、デバイスの電気特性を劣化させる。しかし、本実施形態では、ＨＳＱ膜１５及びＰＳＺ膜１６の２層を用いて酸化膜を形成するため、ＰＳＺ膜１６のみを用いて酸化膜を形成する場合よりも不純物の発生量が少ない。従って、二酸化シリコン膜１８中に残留する不純物が少なくなり、デバイスの電気特性を向上させることができる。尚、ＨＳＱ／ＰＳＺ積層膜１７におけるＨＳＱ膜１５とＰＳＺ膜１６との膜厚比は、同等又はＨＳＱ膜１５の膜厚比のほうが大きいことが望ましい。これにより、二酸化シリコン膜１８中の不純物がより少なくなり、デバイスの電気特性を向上させることができる。
【００５６】
また、ＨＳＱ膜１５及びＰＳＺ膜１６が形成される工程において、シリコン基板１０上にＨＳＱ溶液及びＰＳＺ溶液が回転塗布される。この工程は液体の塗布であるため、ｎｍオーダーの隙間にもボイドが生じることなく、ＨＳＱ膜１５及びＰＳＺ膜１６を埋め込むことができる。従って、本実施形態は、半導体装置の微細化が要求される場合においても適用できる。
【００５７】
［３］第２の実施形態
第１の実施形態では、ＳＴＩ溝にＨＳＱ膜が形成された後、ＨＳＱ膜上にＰＳＺ膜が形成され、酸化工程が行われた。これに対し、第２の実施形態では、ＳＴＩ溝にＰＳＺ膜が形成された後、ＰＳＺ膜上にＨＳＱ膜が形成され、酸化工程が行われる例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００５８】
図１１乃至図１８は、本発明の第２の実施形態に係るフラッシュメモリのメモリセルの製造工程の断面図を示す。
【００５９】
まず、図１１に示すように、第１の実施形態と同様に、シリコン基板１０上にゲート絶縁膜１１、第１のゲート電極膜１２及びＣＭＰストッパー膜１３が順に形成される。その後、フォトリソグラフィ及びドライエッチング法により、ＣＭＰストッパー膜１３、第１のゲート電極膜１２、ゲート絶縁膜１１及びシリコン基板１０が順に加工され、ＳＴＩ溝１４が形成される。
【００６０】
次に、図１２に示すように、スピンコーティング法により、樹脂に炭素を含まないＰＳＺ溶液がＣＭＰストッパー膜１３上に塗布され、ＳＴＩ溝１４内に形成される。その後、ＰＳＺ溶液がベークされることにより、溶媒が揮発され、ＳＴＩ溝１４内にＰＳＺ膜１６ａが形成される。このベーク温度は、後に塗布されるＨＳＱ溶液と混合しにくくするため、例えば１８０℃程度が適当である。
【００６１】
ここで、ＰＳＺ膜１６ａはＳＴＩ溝１４に完全に埋め込まれず、かつＰＳＺ膜１６ａ表面はＳＴＩ溝１４内のゲート絶縁膜１１の底面よりも低く形成されることが望ましい。酸化工程において、ＰＳＺ膜１６ａから発生する窒素及び炭素がゲート絶縁膜１１付近に残留することでデバイスの電気特性が劣化する。ＰＳＺ膜１６ａ表面がＳＴＩ溝１４内のゲート絶縁膜１１の底面よりも低く形成されることにより、ＰＳＺ膜１６ａから発生する窒素及び炭素がゲート絶縁膜１１付近に残存することがなくなり、デバイスの電気特性の劣化を抑制することができる。
【００６２】
尚、図１３に示すように、ＰＳＺ膜１６ｂは、ＳＴＩ溝１４の側壁に付着してもよい。この場合も、ＳＴＩ溝１４内におけるＰＳＺ膜１６ｂ表面の中央部がゲート絶縁膜１１の底面よりも低ければ、上記問題は抑制される。
【００６３】
次に、図１４に示すように、スピンコーティング法により、樹脂に炭素を含まないＨＳＱ溶液がＰＳＺ膜１６ａの全面に塗布される。その後、ＨＳＱ溶液がベークされることにより、溶媒が揮発され、ＰＳＺ膜１６ａ上にＨＳＱ膜１５ａが形成される。このベーク温度は、例えば８０℃から１５０℃程度で行われる。
【００６４】
尚、図１５に示すように、ＰＳＺ膜１６ｂがＳＴＩ溝１４の側壁に付着した場合は、このＰＳＺ膜１６ｂ上にＨＳＱ膜１５ｂが形成される。
【００６５】
このようにして、ＳＴＩ溝１４内にＰＳＺ／ＨＳＱ積層膜１７ａ及び１７ｂが形成される。以下の工程においては、ＨＳＱ膜１５ａ及び１５ｂをＨＳＱ膜１５と称し、ＰＳＺ膜１６ａ及び１６ｂをＰＳＺ膜１６と称し、ＰＳＺ／ＨＳＱ積層膜１７ａ及び１７ｂをＰＳＺ／ＨＳＱ積層膜１７と称す。
【００６６】
次に、図１６に示すように、ＰＳＺ／ＨＳＱ積層膜１７は、水蒸気を含む雰囲気中で焼成される。この工程により、ＰＳＺ／ＨＳＱ積層膜１７は酸化され、二酸化シリコン膜（ＰＳＺ／ＨＳＱ積層酸化膜）１８が形成される。尚、酸化工程において、ＰＳＺ／ＨＳＱ積層膜１７は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００６７】
次に、図１７に示すように、ＣＭＰなどの手法により、ＣＭＰストッパー膜１３上の二酸化シリコン膜１８が選択的に除去される。この工程により、ＣＭＰストッパー膜１３の表面が露出され、ＳＴＩ溝１４内に二酸化シリコン膜１８が残置される。このようにして、素子分離絶縁膜として二酸化シリコン膜１８がＳＴＩ溝１４内に形成される。
【００６８】
次に、図１８に示すように、第１の実施形態と同様に、例えばリン酸溶液を用いたエッチングにより、ＣＭＰストッパー膜１３が除去され、その後、例えば希フッ酸溶液を用いたウェットエッチングにより、二酸化シリコン膜１８の上部が除去される。そして、この二酸化シリコン膜１８及び第１のゲート電極膜１２上に電極間絶縁膜１９が形成され、この電極間絶縁膜１９上に第２のゲート（制御ゲート）電極膜２０が形成される。このようにして、フラッシュメモリのメモリセルが形成される。
【００６９】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７０】
さらに、第２の実施形態では、ＳＴＩ溝１４内にＰＳＺ膜１６が埋め込まれ、このＰＳＺ膜１６上にＨＳＱ膜１５が形成される（ＰＳＺ／ＨＳＱ積層膜１７）。その後、ＰＳＺ／ＨＳＱ積層膜１７は、水蒸気を含む雰囲気中で焼成される。このとき、ＰＳＺ膜１６の表面は、ＨＳＱ膜１５で覆われている。これにより、酸化工程において、ＰＳＺ膜１６から発生するすべてのアンモニアは、ＨＳＱ膜１５に合成される。これにより、ＨＳＱ膜１５とアンモニアとの反応が進み、ＨＳＱ膜１５の酸化が進みやすくなる。
【００７１】
［４］第３の実施形態
第１の実施形態及び第２の実施形態では、ＳＴＩ溝内にＨＳＱ膜とＰＳＺ膜とが積層され、酸化工程により素子分離絶縁膜が形成された。これに対し、第３の実施形態では、半導体素子上にＨＳＱ膜とＰＳＺ膜とが積層され、酸化工程により層間絶縁膜のＰＭＤが形成される例である。
【００７２】
図１９乃至図２３は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。
【００７３】
まず、図１９に示すように、シリコン基板３０上にゲート絶縁膜（図示せず）を介してゲート電極３２が形成される。次に、このゲート電極３２の両側のシリコン基板３０の表面に不純物領域３１ａ及び３１ｂが形成される。その後、シリコン基板３０及びゲート電極３２上に層間絶縁膜３３が形成される。ここで、ゲート電極３２は、例えばＣｕ、Ａｌ、金属窒化物又はシリサイドなどで構成される金属電極である。尚、ゲート電極３２は、金属電極に限らず、ポリシリコンで構成されてもよく、この場合、ポリシリコン上にシリサイドが形成される。
【００７４】
次に、図２０に示すように、スピンコーティング法により、層間絶縁膜３３上にＨＳＱ溶液が塗布される。その後、ＨＳＱ溶液がベークされることにより、溶媒が揮発され、層間絶縁膜３３上にＨＳＱ膜３４が形成される。次に、スピンコーティング法により、ＨＳＱ膜３４上にＰＳＺ溶液が塗布される。その後、ＰＳＺ溶液がベークされることにより、溶媒が揮発され、ＨＳＱ膜３４上にＰＳＺ膜３５が形成される。このようにして、層間絶縁膜３３上にＨＳＱ／ＰＳＺ積層膜３６が形成される。
【００７５】
次に、図２１に示すように、ＨＳＱ／ＰＳＺ積層膜３６は、水蒸気を含む雰囲気中で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜３６は酸化され、二酸化シリコン膜（ＨＳＱ／ＰＳＺ積層酸化膜）３７からなるＰＭＤが形成される。ここで、ＨＳＱ／ＰＳＺ積層膜３６における酸化反応は、第１の実施形態と同様である。また、二酸化シリコン膜３７は、第１の実施形態におけるＨＳＱ／ＰＳＺ積層酸化膜１７と同じ二酸化シリコン膜である。尚、酸化工程において、ＨＳＱ／ＰＳＺ積層膜３６は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００７６】
次に、二酸化シリコン膜３７上にシリコン窒化膜３８が形成される。このシリコン窒化膜３８は、エッチングストッパーとして作用し、例えばＣＶＤ法により２００ｎｍ程度の膜厚で堆積される。
【００７７】
次に、図２２に示すように、常法によりリソグラフィ及びＲＩＥエッチングを行い、シリコン窒化膜３８、二酸化シリコン膜３７及び層間絶縁膜３３が順次加工され、コンタクトホール３９が形成される。
【００７８】
次に、図２３に示すように、常法によりコンタクトホール３９内に導電材料が埋め込まれ、メタル配線４０が形成される。さらに、メタル配線４０及びシリコン窒化膜３８上に層間絶縁膜４１が形成される。
【００７９】
上記第３の実施形態によれば、ゲート電極３２上に層間絶縁膜３３を介してＨＳＱ膜３４とＰＳＺ膜３５とが積層され、ＨＳＱ／ＰＳＺ積層膜３６が形成される。その後、このＨＳＱ／ＰＳＺ積層膜３６が酸化され、二酸化シリコン膜３７で構成されるＰＭＤが形成される。この酸化工程の温度は、第１の実施形態と同様に低温で行うことができる。これにより、ゲート電極３２に金属電極が用いられた場合、ＰＭＤ形成の酸化工程においてこの金属の熱拡散を抑制することができる。また、ゲート電極３２にポリシリコンが用いられた場合、ポリシリコン上に形成されるシリサイドの金属の熱拡散を抑制することができる。
【００８０】
尚、本実施形態では、層間絶縁膜３３上にＨＳＱ膜３４が形成された後、ＨＳＱ膜３４上にＰＳＺ膜３５が形成され、酸化工程が行われたが、層間絶縁膜３３上に塗布される順番はこの逆でもよい。すなわち、層間絶縁膜３３上にＰＳＺ膜３５が形成された後、ＰＳＺ膜３５上にＨＳＱ膜３４が形成され、酸化工程が行われても、同様の効果が得られる。
【００８１】
［５］第４の実施形態
第３の実施形態では、ＨＳＱ／ＰＳＺ積層酸化膜を用いてＰＭＤが形成された。これに対し、第４の実施形態では、ＨＳＱ／ＰＳＺ積層酸化膜を用いてＩＭＤが形成される例である。
【００８２】
図２４乃至図２６は、本発明の第４の実施形態に係る半導体装置の製造工程の断面図を示す。
【００８３】
まず、図２４に示すように、メタル配線（例えばＷ，Ａｌ，Ｃｕ）５１が設けられた層間絶縁膜５０上にシリコン窒化膜で構成される層間絶縁膜５２が形成される。次に、第３の実施形態と同様に、層間絶縁膜５２上にＨＳＱ膜５３及びＰＳＺ膜５４が順次形成され、ＨＳＱ／ＰＳＺ積層膜５５が形成される。
【００８４】
次に、図２５に示すように、ＨＳＱ／ＰＳＺ積層膜５５は、水蒸気を含む雰囲気中で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜５５は酸化され、二酸化シリコン膜（ＨＳＱ／ＰＳＺ積層酸化膜）５６からなるＩＭＤが形成される。この酸化工程は、メタル配線５１に影響を及ぼさないよう低温で行うことが望ましい。ここで、ＨＳＱ／ＰＳＺ積層膜５５における酸化反応は、第１の実施形態と同様である。また、二酸化シリコン膜５６は、第１の実施形態におけるＨＳＱ／ＰＳＺ積層酸化膜１７と同じ二酸化シリコン膜である。尚、酸化工程において、ＨＳＱ／ＰＳＺ積層膜５５は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００８５】
次に、常法によりリソグラフィ及びＲＩＥエッチングを行い、二酸化シリコン膜５６が加工され、コンタクトホール５７が形成される。さらに、下層のシリコン窒化膜５２がエッチングされ、メタル配線５１が露出される。
【００８６】
次に、図２６に示すように、常法によりコンタクトホール５７内に金属（例えばＡｌ，Ｃｕ）が埋め込まれ、メタル配線５８が形成される。
【００８７】
上記第４の実施形態によれば、ＨＳＱ／ＰＳＺ積層膜５５が酸化され、二酸化シリコン膜５６で構成されるＩＭＤが形成される。この酸化工程の温度は、第１の実施形態と同様に低温で行うことができる。これにより、メタル配線５１の配線材料として用いられる金属の熱拡散を抑制することができる。
【００８８】
尚、第３の実施形態と同様に、層間絶縁膜５２上にＰＳＺ膜５４が形成された後、ＰＳＺ膜５４上にＨＳＱ膜５３が形成され、酸化工程が行われても、同様の効果が得られる。
【００８９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９０】
【図１】本発明の各実施形態に関連するＨＳＱ／ＰＳＺ積層膜のＳＩＭＳ分析結果を示す図。
【図２】本発明の各実施形態に関連するＨＳＱ／ＰＳＺ積層酸化膜のＳＩＭＳ分析結果を示す図。
【図３】本発明の各実施形態に関連するＩＲ測定結果を示す図。
【図４】本発明の各実施形態に関連するＩＲ測定結果を示す図３の一部拡大図。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２４】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００９１】
１０，３０，５０…シリコン基板、１１…ゲート絶縁膜、１２…第１のゲート（浮遊ゲート）電極膜、１３…ＣＭＰストッパー膜、１４…ＳＴＩ溝、１５，１５ａ，１５ｂ，３４，５３…ＨＳＱ膜、１６，１６ａ，１６ｂ，３５，５４…ＰＳＺ膜、１７，１７ａ，１７ｂ，３６，５５…ＨＳＱ／ＰＳＺ積層膜、１８，３７，５６…ＨＳＱ／ＰＳＺ積層酸化膜（二酸化シリコン膜）、１９…電極間絶縁膜、２０…第２のゲート（制御ゲート）電極膜、３１ａ，３１ｂ…不純物拡散層、３２…ゲート電極、３３，４１，５２…層間絶縁膜、３８…シリコン窒化膜、３９，５７…コンタクトホール、４０，５１，５８…メタル配線。
【技術分野】
【０００１】
本発明は、酸化膜の作成方法及びこの酸化膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、狭い隙間を埋め込む絶縁膜材料が望まれている。半導体装置に用いられる絶縁膜は、例えばＣＶＤ（Chemical Vapor Deposition）法や塗布法により形成される。このような方法の多くは、狭い隙間を完全に埋め込むことができず、大きなボイド（未充填）が生成されてしまう。
【０００３】
しかし、ポリシラザン系材料であるペルヒドロポリシラザン（ＰＨＰＳ）溶液を用いることにより、狭い隙間にもシリカ系絶縁膜を形成することができる。ポリシラザンは、シラザン型重合体とも呼ばれ、−（ＳｉＨ２−ＮＨ）−を基本ユニットとする高分子材料であり、キシレンやジ−ｎ−ブチルエーテルなどの溶媒に溶かして利用される。また、この仲間として、ＰＨＰＳの水素（Ｈ）がメトキシ基（ＣＨ３Ｏ）など他の官能基によって置換された物質も、半導体デバイスの製造分野で広く使用されている。尚、ＰＨＰＳは、官能基、修飾基の付加されていない全ての側鎖が水素のポリシラザンである。
【０００４】
ＰＨＰＳは、回転塗布することにより、ｎｍオーダーの隙間を埋め込むことができる。そして、ＰＨＰＳは、水と反応してアンモニアを発生し、また、溶液中のシリコン（Ｓｉ）は、酸化されることにより二酸化シリコンに変わる。このため、塗布されたＰＨＰＳ膜を水蒸気中で熱処理することにより、狭い隙間にもシリカ系絶縁膜を形成することができる。このシリカ系絶縁膜の代表的な用途として、特許文献１等が開示するＳＴＩ（Shallow Trench Isolation）、ＰＭＤ（Pre-Metal Dielectric）、ＩＭＤ（Inter-Metal Dielectric）等がある。
【０００５】
具体的なシリカ系絶縁膜の製造工程は、例えば次のように行われる。まず、回転塗布装置でウェハ上にＰＨＰＳ溶液を１０００乃至４０００ｒｐｍ程度の回転速度でスピンコートする。次に、ウェハを１５０℃程度の空気中でベークすることにより、溶媒を蒸発させると共に所定の膜厚にする。次に、このウェハを水蒸気中において２３０乃至９００℃程度で焼成する。このような処理によってＰＨＰＳ中のＳｉ−ＮのＮがＯと置換され、ＳｉＯ２を５０ｎｍ以下の狭い隙間にも形成することができる。
【０００６】
しかし、この方法は、配線幅が４０ｎｍ程度以下の半導体デバイスに適用することが困難になってきた。絶縁特性の優れた酸化膜とするためには、酸化性雰囲気下での焼成温度を比較的高温にする必要がある。焼成温度は、特許文献１において、例えば４５０℃以上の温度が必要であると記載されている。
【０００７】
このため、ポリシラザンをＳＴＩとして使用した場合、例えばフラッシュメモリにおけるＳＴＩの埋め込みに起因して、アクティブエリアのトンネル絶縁膜の上下に配置しているシリコンが酸化され、トンネル絶縁膜の端部にバーズビーク（鳥のくちばし状の形状）と呼ばれるダメージが生じる。
【０００８】
また、半導体装置の微細化と集積化により、配線からの漏れ電流を抑制することが必要となっている。そのため、層間絶縁膜材料として多層配線間を絶縁できるＬｏｗ−ｋ材料が求められている。ＰＨＰＳを改質して得られるポリシラザンは、Ｌｏｗ−ｋ材料として利用することができる。ＰＨＰＳの改質は、ＰＨＰＳの水素を有機系置換基に置換することによって得られる。置換基に嵩高いものを選ぶことで、膜形成後に効率よく微細孔を形成することができ、良好な特性を有するＬｏｗ−ｋ膜を形成することが出来る。
【０００９】
ポリシラザンを用いたＬｏｗ−ｋ膜の作成方法は、上述したＰＨＰＳ膜の作成方法とほぼ同様である。すなわち、ポリシラザン溶液を回転塗布装置でスピンコートし、ベークし、酸素や水蒸気雰囲気中などの環境下で焼成する。
【００１０】
このとき、配線材料としてＣｕを使用する場合、Ｃｕの熱拡散を抑えるために、熱工程の温度上限が４００℃程度に制限される。ポリシラザンをＰＭＤ又はＩＭＤなどの層間絶縁膜として用いる場合、Ｃｕ配線形成後に、酸化工程において最低温度４５０℃程度の熱処理を行ってポリシラザンを用いたＰＭＤ又はＩＭＤを形成することになる。このため、Ｃｕ配線を用いた場合、酸化工程において高温処理を必要とするポリシラザンは、ＰＭＤやＩＭＤとして使用しにくい。
【特許文献１】特開２００４−１７９６１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、酸化工程を低温で行うことが可能な酸化膜の作成方法及びこの酸化膜を用いた半導体装置の製造方法を提供する。
【課題を解決するための手段】
【００１２】
本発明の第１の視点による酸化膜の作成方法は、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、を具備する。
【００１３】
本発明の第２の視点による半導体装置の製造方法は、半導体基板内に溝を形成する工程と、前記溝内に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層し、前記溝内に前記第１の膜及び前記第２の膜を埋め込む工程と、前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、を具備する。
【００１４】
本発明の第３の視点による半導体装置の製造方法は、メタル配線を形成する工程と、前記メタル配線上に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させて層間絶縁膜を形成する工程と、前記層間絶縁膜内にコンタクトホールを形成する工程と、前記コンタクトホール内に前記メタル配線と接続する配線を形成する工程と、を具備する。
【発明の効果】
【００１５】
本発明によれば、酸化工程を低温で行うことが可能な酸化膜の作成方法及びこの酸化膜を用いた半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１７】
［１］酸化膜の特性
本実施形態では、例えばＳＴＩ、ＰＭＤ、ＩＭＤなどの酸化膜の形成において、２層の膜を積層し、これら２層の膜を水蒸気又は水性の雰囲気中で加熱処理することで、低温の酸化処理を実現するものである。具体的な２層の膜としては、第１の膜として、水と反応を起こし、アンモニア又はアミンを発生する材料として、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む膜を用いる。第２の膜として、アンモニア又はアミンと水とで反応を起こす材料として、主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む膜を用いる。
【００１８】
そこで、ここでは、第１の膜としてポリペルヒドロシラザン（ＰＳＺ）、第２の膜としてハイドロジェンシルセスキオキサン（ＨＳＱ）を用いた場合を例にあげ、酸化膜の特性について説明する。ここで、ＰＳＺ膜は、水と反応を起こし、アンモニアを発生する材料として用いられる。また、ＨＳＱ膜は、アンモニアと水とで反応を起こす材料として用いられる。
【００１９】
以下のＳＩＭＳ（Secondary ion mass spectrometry）分析及びＩＲ（Infrared spectroscopy）測定においては、ＰＳＺ膜とＨＳＱ膜とを用いたＨＳＱ／ＰＳＺ積層膜及びＨＳＱ／ＰＳＺ積層酸化膜を用いるため、これらの製造方法について簡単に説明する。
【００２０】
まず、シリコン基板上にＨＳＱ溶液が回転塗布される。次に、例えば、ＨＳＱ溶液の塗布膜に対して２００℃で１分間ベークすることにより、溶媒が揮発され、膜厚が４００ｎｍのＨＳＱ膜が形成される。次に、ＨＳＱ膜上にＰＳＺ溶液が回転塗布される。次に、例えば、ＰＳＺ溶液の塗布膜に対して１５０℃で３分間ベークすることにより、溶媒が揮発される。尚、ＰＳＺ膜の単独で塗布されたときの膜厚は、例えば１００ｎｍである。このようにして、ＨＳＱ膜とＰＳＺ膜とが積層された膜（ＨＳＱ／ＰＳＺ積層膜）が形成される。次に、このＨＳＱ／ＰＳＺ積層膜を備えるウェハが、例えば縦型加熱炉の水蒸気雰囲気中２３０℃で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜は酸化され、ＨＳＱ／ＰＳＺ積層酸化膜（二酸化シリコン膜）が形成される。ここで、焼成温度を上げると、ＨＳＱ／ＰＳＺ積層膜は酸化されやすくなる。
【００２１】
尚、ここでは、「ＨＳＱ／ＰＳＺ積層膜」は水蒸気雰囲気による酸化工程を行う前の積層膜のことを意味し、「ＨＳＱ／ＰＳＺ積層酸化膜」は水蒸気雰囲気による酸化工程を行った後の積層膜のことを意味するものとする。
【００２２】
［１−１］ＳＩＭＳ分析
図１は、水蒸気雰囲気による酸化工程前のＨＳＱ／ＰＳＺ積層膜のＳＩＭＳ分析結果を示す。図２は、水蒸気雰囲気による酸化工程後のＨＳＱ／ＰＳＺ積層酸化膜のＳＩＭＳ分析結果を示す。尚、図１及び図２において、横軸の深さはＰＳＺ膜、ＨＳＱ膜及びシリコン基板の膜深さを示し、深さ０ｎｍは膜の表面を示す。
【００２３】
図１に示すように、ＨＳＱ／ＰＳＺ積層膜において、深さ１００ｎｍ付近のＨＳＱ膜とＰＳＺ膜との境界では元素濃度に差があり、ＨＳＱ膜及びＰＳＺ膜は２層に分かれていることが分かる。
【００２４】
しかし、ＰＳＺとＨＳＱとは混合すると反応する分子構造なので、ＨＳＱ膜とＰＳＺ膜との境界付近では互いに反応している。ＨＳＱ膜には元々窒素が含まれておらず、ＨＳＱ単独膜では窒素濃度が１０１９ａｔｏｍｏｓ／ｃｍ３以下であるが、図１のＨＳＱ膜中には１０２０ａｔｏｍｏｓ／ｃｍ３以上の窒素が存在する。これは、窒素が、ＰＳＺ膜から乖離し、ＨＳＱ膜中へ拡散したことを意味する。このＨＳＱ／ＰＳＺ積層膜におけるＨＳＱ膜とＰＳＺ膜との境界付近における反応は、ＩＲ測定（図示せず）でも確認される。
【００２５】
図２に示すように、ＨＳＱ／ＰＳＺ積層酸化膜においては、図１のＨＳＱ／ＰＳＺ積層膜の特性と異なり、深さ１００ｎｍ付近のＨＳＱ膜とＰＳＺ膜との境界がなくなり、ＨＳＱとＰＳＺとが水蒸気雰囲気の酸化工程により完全に合成したことが分かる。
【００２６】
［１−２］ＩＲ測定
図３は、ＨＳＱ単独膜、ＰＳＺ単独膜及びＨＳＱ／ＰＳＺ積層酸化膜のＩＲ測定結果を示す。図４は、図３におけるＩＲ測定結果の１４００ｃｍ−１から８００ｃｍ−１の範囲の拡大図を示す。ここで、ＨＳＱ単独膜、ＰＳＺ単独膜及びＨＳＱ／ＰＳＺ積層酸化膜は、ＷＶＧ（Water Vapor Generator）による水蒸気酸化が行われた後である。尚、本図のＩＲ測定においては、４００ｎｍの膜厚をそれぞれ有するＨＳＱ単独膜及びＰＳＺ単独膜を用い、４００ｎｍの膜厚を有するＨＳＱ膜と１００ｎｍの膜厚を有するＰＳＺ膜との積層膜から形成されたＨＳＱ／ＰＳＺ積層酸化膜を用いた。
【００２７】
図３に示すように、ＰＳＺ単独膜に見られる１５００ｃｍ−１付近及び３０００ｃｍ−１前後のブロードなピークが、ＨＳＱ／ＰＳＺ積層酸化膜にはほとんど存在しない。このため、ＨＳＱ／ＰＳＺ積層酸化膜中にＰＳＺ膜由来の成分はほとんど残存していないと考えられる。つまり、ＨＳＱ／ＰＳＺ積層酸化膜のＩＲスペクトルは、ＰＳＺ単独膜よりもＨＳＱ単独膜により近い。この理由は、積層に用いたＰＳＺ膜の膜厚は１００ｎｍであり、ＨＳＱ膜の膜厚４００ｎｍと比べて圧倒的に薄いからであると考えられる。
【００２８】
また、ＰＳＺ膜は、酸化工程の初期段階において水蒸気によってアンモニアを発生すると同時にＨＳＱ膜と混合したものと考えられる。２３００ｃｍ−１付近の二重のピークはＳｉ−Ｈ結合の存在を示し、ＨＳＱ膜においてベーク後に強い強度を示す。このＳｉ−Ｈ結合のピーク強度は、ＨＳＱ単独膜よりもＨＳＱ／ＰＳＺ積層酸化膜の方が弱くなる。このことは、ＰＳＺ膜から発生したアンモニアの触媒効果により、ＨＳＱ／ＰＳＺ積層酸化膜におけるＨＳＱ膜の酸化が進んだことを示している。
【００２９】
図４に示すように、８２０ｃｍ−１付近にはＳｉ−Ｏ変角振動のピークが存在する。このピーク強度は、ＨＳＱ単独膜よりもＨＳＱ／ＰＳＺ積層酸化膜の方が弱くなる。このことも上記アンモニアの触媒効果により、ＨＳＱ／ＰＳＺ積層酸化膜におけるＨＳＱ膜の酸化が進んだことを示している。
【００３０】
また、１１００ｃｍ−１付近にはＳｉ−Ｏ多員環のピークが存在する。ＨＳＱ／ＰＳＺ積層酸化膜では、上述するように、Ｓｉ−Ｈ結合のピーク及びＳｉ−Ｏ結合のピークがＨＳＱ単独膜よりも弱くなり、Ｓｉ−Ｏ多員環のピークが強くなる。これにより、ＨＳＱ／ＰＳＺ積層酸化膜は、良好な二酸化シリコン膜を形成していることがわかる。
【００３１】
上記ＨＳＱ／ＰＳＺ積層酸化膜を用いた第１乃至第４の実施形態に係る半導体装置の製造方法について、以下に説明する。
【００３２】
尚、各実施形態においては、主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む膜としてＨＳＱ膜を用い、主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む膜としてＰＳＺ膜を用いるが、これに限定されない。
【００３３】
主鎖にＳｉ−Ｏ結合を有する高分子化合物としては、例えば以下のものがあげられる。
【００３４】
・シロキサン系（Ｓｉ−Ｏ−Ｓｉ結合）のポリシロキサン（−［ＳｉＲ２−Ｏ−］−）、−［ＳｉＨ２−Ｏ−］−、−［Ｓｉ（ＯＨ）２−Ｏ−］−、−［ＳｉＨ（ＯＨ）−Ｏ−］−）。
【００３５】
・シルセスキオキサン系（ＳｉにＯが３つ結合）のシルセスキオキサン（（ＲＳｉＯ１．５）ｎ，Ｒ：官能基）、ハイドロジェンシルセスキオキサン（（ＨＳｉＯ１．５）ｎ）。
【００３６】
・シラン系（Ｓｉ−Ｓｉ結合）のポリシラン（−（ＳｉＲ２）−，Ｒ：官能基、−（ＳｉＨ２）−）。
【００３７】
一方、主鎖にＳｉ−Ｎ結合を有する高分子化合物としては、例えば以下のものがあげられる。
【００３８】
・シラザン系（Ｓｉ−Ｎ結合）のポリシラザン（−（ＳｉＲ２−ＮＲ−）−，Ｒ：官能基）、ペルヒドロポリシラザン（−（ＳｉＨ２−ＮＨ−）−）。
【００３９】
［２］第１の実施形態
第１の実施形態は、ＳＴＩ溝にＨＳＱ／ＰＳＺ積層膜が埋め込まれ、その後酸化工程が行われ、ＨＳＱ／ＰＳＺ積層酸化膜が形成される例である。
【００４０】
図５乃至図１０は、本発明の第１の実施形態に係るフラッシュメモリのメモリセルの製造工程の断面図を示す。尚、本実施形態に係るフラッシュメモリはＮＡＮＤ型でもＮＯＲ型でもよい。
【００４１】
まず、図５に示すように、シリコン基板１０上に、例えば、熱酸化法により、膜厚が８ｎｍ以下のゲート絶縁膜１１が形成される。次に、ゲート絶縁膜１１上に、例えば、膜厚が１００ｎｍの多結晶シリコン膜で構成される第１のゲート（浮遊ゲート）電極膜１２が形成される。尚、第１のゲート電極膜１２は、多結晶シリコン膜以外にＷＳｉ，ＣｏＳｉ等で形成されてもよい。また、その膜厚は、１００〜２００ｎｍの範囲内で適宜選択することができる。次に、第１のゲート電極膜１２上に、例えば、減圧ＣＶＤ法により、膜厚が２００ｎｍの窒化シリコン膜で構成されるＣＭＰストッパー膜１３が形成される。尚、ＣＭＰストッパー膜１３は、窒化シリコン膜以外に多結晶シリコン膜で形成されてもよい。また、その膜厚は、１００〜２００ｎｍの範囲内で適宜選択することができる。
【００４２】
次に、フォトリソグラフィ及びドライエッチング法により、ＣＭＰストッパー膜１３、第１のゲート電極膜１２、ゲート絶縁膜１１及びシリコン基板１０が順に加工され、ＳＴＩ溝１４が形成される。ＳＴＩ溝１４の幅及び深さは、デバイス構造や世代によって変わり、例えば、幅は３０ｎｍ〜１０μｍ程度、深さは２００〜５００ｎｍ程度であるが、これに限定されるものではない。その後、ＳＴＩ溝１４の側壁保護のために、ＳＴＩ溝１４の側面にライナー膜として二酸化シリコン膜などの絶縁膜（図示せず）が薄くコンフォーマルに形成される場合がある。
【００４３】
次に、図６に示すように、スピンコーティング法により、樹脂に炭素を含まないＨＳＱ溶液がＣＭＰストッパー膜１３上に塗布され、ＳＴＩ溝１４に埋め込まれる。その後、ＨＳＱ溶液がベークされることにより、溶媒が揮発され、ＳＴＩ溝１４内にＨＳＱ膜１５が形成される。このベーク温度は、後に塗布されるＰＳＺ溶液と混合しにくくするため、例えば８０℃から２００℃程度が適当である。尚、図６は、ＨＳＱ膜１５でＳＴＩ溝１４を完全に埋め込む例であるが、ＳＴＩ溝１４を完全に埋まらないようにしてもよい。
【００４４】
次に、図７に示すように、スピンコーティング法により、樹脂に炭素を含まないＰＳＺ溶液がＨＳＱ膜１５の全面に塗布される。その後、ＰＳＺ溶液がベークされることにより、溶媒が揮発され、ＨＳＱ膜１５上にＰＳＺ膜１６が形成される。このベーク温度は、例えば１５０℃程度で行われる。ＰＳＺ膜１６の膜厚は、例えば１００ｎｍから２００ｎｍ程度がよい。尚、ＨＳＱ膜１５をＳＴＩ溝１４に完全に埋め込まない場合は、ＳＴＩ溝１４を完全に埋め込むようにＰＳＺ膜１６の膜厚を調整する必要がある。このようにして、ＳＴＩ溝１４内にＨＳＱ／ＰＳＺ積層膜１７が形成される。
【００４５】
次に、図８に示すように、ＨＳＱ／ＰＳＺ積層膜１７は、水蒸気を含む雰囲気中で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜１７は酸化され、二酸化シリコン膜（ＨＳＱ／ＰＳＺ積層酸化膜）１８が形成される。このとき、ＨＳＱ／ＰＳＺ積層膜１７において、ＰＳＺ膜１６は、水蒸気を含む雰囲気中で焼成されることで、二酸化シリコンに変化すると同時にアンモニアを発生する。ＨＳＱ膜１５は、ＰＳＺ膜１６から発生したアンモニアと反応することで、二酸化シリコンに変化する。上述するように、この酸化工程により、ＨＳＱ膜１５及びＰＳＺ膜１６は、二酸化シリコン膜１８として完全に合成される。また、酸化工程において、ＨＳＱ／ＰＳＺ積層膜１７は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００４６】
尚、この酸化工程の温度は、例えば１５０℃以上９００℃以下で行うことができる。このとき、酸化工程の温度は高い方がＰＳＺ膜１６からのアンモニア発生量が増大し、ＨＳＱ膜１５の酸化が進みやすくなる。しかしながら、温度が高いとＳＴＩ溝１４の側面が厚く酸化され、デバイス特性に悪影響を及ぼす恐れがある。従って、酸化工程の温度は、できる限り低くすることが望ましい。このため、４５０℃以下で行うことが望ましく、１５０℃程度で行うことがより望ましい。
【００４７】
また、炉内の雰囲気及び温度を安定にするために、酸化時間は５分以上であることが望ましい。しかしながら、酸化時間が過剰に長くなると、ＳＴＩ溝１４の側面が厚く酸化されてしまう恐れがある。従って、酸化時間の上限は、６０分程度にとどめることが望ましい。
【００４８】
尚、ＨＳＱ／ＰＳＺ積層膜１７におけるＨＳＱ膜１５とＰＳＺ膜１６との膜厚比は、同等又はＨＳＱ膜１５の膜厚比の方が大きいことが望ましい。これにより、ＰＳＺ膜１６を酸化することで生じる窒素及び炭素が二酸化シリコン膜１８中に不純物として残留する量が少なくなり、デバイスの電気特性を向上させることができる。
【００４９】
次に、図９に示すように、ＣＭＰなどの手法により、ＣＭＰストッパー膜１３上の二酸化シリコン膜１８が選択的に除去される。この工程により、ＣＭＰストッパー膜１３の表面が露出され、ＳＴＩ溝１４内に二酸化シリコン膜１８が残置される。このようにして、
素子分離絶縁膜として二酸化シリコン膜１８がＳＴＩ溝１４内に形成される。
【００５０】
尚、二酸化シリコン膜１８は、ＣＭＰ前又はＣＭＰ後の工程において、不活性ガス雰囲気中で７００℃以上１１００℃以下の熱処理により緻密化することができる。７００℃未満では、二酸化シリコン膜１８を十分に緻密化することが困難となる。一方、１１００℃以上では、デバイスによって先にイオン注入により形成されたチャネル層の拡散深さを深くしてしまう恐れがある。この熱処理の時間は、１秒〜１２０分の範囲内で適宜選択すればよい。こうした条件で熱処理を施すことにより、二酸化シリコン膜１８中から水分が除去される。従って、二酸化シリコン膜１８の緻密化が達成され、デバイスの電気特性を向上させることができる。
【００５１】
次に、図１０に示すように、例えばリン酸溶液を用いたエッチングにより、ＣＭＰストッパー膜１３が除去され、その後、例えば希フッ酸溶液を用いたウェットエッチングにより、二酸化シリコン膜１８の上部が除去される。これにより、第１のゲート電極膜１２の側面の上部の一部が、例えば１００ｎｍ程度露出される。
【００５２】
次に、常法により、二酸化シリコン膜１８及び第１のゲート電極膜１２上に電極間絶縁膜１９が形成され、この電極間絶縁膜１９上に第２のゲート（制御ゲート）電極膜２０が形成される。このようにして、フラッシュメモリのメモリセルが形成される。ここで、電極間絶縁膜１９は例えば、ＣＶＤ法により形成され、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の３層で構成され、合計膜厚は２０ｎｍ程度であるが、これに限定されない。また、第２のゲート電極膜２０は例えば、ＣＶＤ法により形成され、多結晶シリコン膜／タングステン膜の２層で構成され、合計膜厚は５０ｎｍ程度であるが、これに限定されない。
【００５３】
上記第１の実施形態によれば、ＳＴＩ溝１４内にＨＳＱ膜１５が埋め込まれ、このＨＳＱ膜１５上にＰＳＺ膜１６が形成される（ＨＳＱ／ＰＳＺ積層膜１７）。その後、ＨＳＱ／ＰＳＺ積層膜１７は、水蒸気を含む雰囲気中で焼成される。この熱処理によりＰＳＺ膜１６は、二酸化シリコンに変化すると同時にアンモニアを発生する。ＨＳＱ膜１５は、ＰＳＺ膜１６から発生したアンモニアと反応することで、二酸化シリコンに変化する。この酸化工程により、ＨＳＱ膜１５及びＰＳＺ膜１６は、二酸化シリコン膜１８として完全に合成される。
【００５４】
上述するように、酸化工程における温度が高温の場合、ＳＴＩ溝１４の側面におけるアクティブエリアのゲート絶縁膜１１の上下に配置しているシリコンが酸化され、ゲート絶縁膜１１の端部にバーズビークが生じる。しかし、本実施形態では、ＳＴＩ溝１４内にＨＳＱ膜１５及びＰＳＺ膜１６の２層を積層することで、酸化工程の温度は１５０℃という低温で行うことができる。これにより、ＳＴＩ溝１４の側面が酸化されることが抑制される。従って、半導体装置のデバイス特性に及ぼされる悪影響が軽減され、デバイス特性の向上を図ることができる。
【００５５】
また、ＰＳＺ膜１６は、酸化することで窒素及び炭素を発生する。この窒素及び炭素は、不純物として酸化膜中に残留し、デバイスの電気特性を劣化させる。しかし、本実施形態では、ＨＳＱ膜１５及びＰＳＺ膜１６の２層を用いて酸化膜を形成するため、ＰＳＺ膜１６のみを用いて酸化膜を形成する場合よりも不純物の発生量が少ない。従って、二酸化シリコン膜１８中に残留する不純物が少なくなり、デバイスの電気特性を向上させることができる。尚、ＨＳＱ／ＰＳＺ積層膜１７におけるＨＳＱ膜１５とＰＳＺ膜１６との膜厚比は、同等又はＨＳＱ膜１５の膜厚比のほうが大きいことが望ましい。これにより、二酸化シリコン膜１８中の不純物がより少なくなり、デバイスの電気特性を向上させることができる。
【００５６】
また、ＨＳＱ膜１５及びＰＳＺ膜１６が形成される工程において、シリコン基板１０上にＨＳＱ溶液及びＰＳＺ溶液が回転塗布される。この工程は液体の塗布であるため、ｎｍオーダーの隙間にもボイドが生じることなく、ＨＳＱ膜１５及びＰＳＺ膜１６を埋め込むことができる。従って、本実施形態は、半導体装置の微細化が要求される場合においても適用できる。
【００５７】
［３］第２の実施形態
第１の実施形態では、ＳＴＩ溝にＨＳＱ膜が形成された後、ＨＳＱ膜上にＰＳＺ膜が形成され、酸化工程が行われた。これに対し、第２の実施形態では、ＳＴＩ溝にＰＳＺ膜が形成された後、ＰＳＺ膜上にＨＳＱ膜が形成され、酸化工程が行われる例である。尚、ここでは、上記第１の実施形態と同様の点については説明を省略し、異なる点について詳説する。
【００５８】
図１１乃至図１８は、本発明の第２の実施形態に係るフラッシュメモリのメモリセルの製造工程の断面図を示す。
【００５９】
まず、図１１に示すように、第１の実施形態と同様に、シリコン基板１０上にゲート絶縁膜１１、第１のゲート電極膜１２及びＣＭＰストッパー膜１３が順に形成される。その後、フォトリソグラフィ及びドライエッチング法により、ＣＭＰストッパー膜１３、第１のゲート電極膜１２、ゲート絶縁膜１１及びシリコン基板１０が順に加工され、ＳＴＩ溝１４が形成される。
【００６０】
次に、図１２に示すように、スピンコーティング法により、樹脂に炭素を含まないＰＳＺ溶液がＣＭＰストッパー膜１３上に塗布され、ＳＴＩ溝１４内に形成される。その後、ＰＳＺ溶液がベークされることにより、溶媒が揮発され、ＳＴＩ溝１４内にＰＳＺ膜１６ａが形成される。このベーク温度は、後に塗布されるＨＳＱ溶液と混合しにくくするため、例えば１８０℃程度が適当である。
【００６１】
ここで、ＰＳＺ膜１６ａはＳＴＩ溝１４に完全に埋め込まれず、かつＰＳＺ膜１６ａ表面はＳＴＩ溝１４内のゲート絶縁膜１１の底面よりも低く形成されることが望ましい。酸化工程において、ＰＳＺ膜１６ａから発生する窒素及び炭素がゲート絶縁膜１１付近に残留することでデバイスの電気特性が劣化する。ＰＳＺ膜１６ａ表面がＳＴＩ溝１４内のゲート絶縁膜１１の底面よりも低く形成されることにより、ＰＳＺ膜１６ａから発生する窒素及び炭素がゲート絶縁膜１１付近に残存することがなくなり、デバイスの電気特性の劣化を抑制することができる。
【００６２】
尚、図１３に示すように、ＰＳＺ膜１６ｂは、ＳＴＩ溝１４の側壁に付着してもよい。この場合も、ＳＴＩ溝１４内におけるＰＳＺ膜１６ｂ表面の中央部がゲート絶縁膜１１の底面よりも低ければ、上記問題は抑制される。
【００６３】
次に、図１４に示すように、スピンコーティング法により、樹脂に炭素を含まないＨＳＱ溶液がＰＳＺ膜１６ａの全面に塗布される。その後、ＨＳＱ溶液がベークされることにより、溶媒が揮発され、ＰＳＺ膜１６ａ上にＨＳＱ膜１５ａが形成される。このベーク温度は、例えば８０℃から１５０℃程度で行われる。
【００６４】
尚、図１５に示すように、ＰＳＺ膜１６ｂがＳＴＩ溝１４の側壁に付着した場合は、このＰＳＺ膜１６ｂ上にＨＳＱ膜１５ｂが形成される。
【００６５】
このようにして、ＳＴＩ溝１４内にＰＳＺ／ＨＳＱ積層膜１７ａ及び１７ｂが形成される。以下の工程においては、ＨＳＱ膜１５ａ及び１５ｂをＨＳＱ膜１５と称し、ＰＳＺ膜１６ａ及び１６ｂをＰＳＺ膜１６と称し、ＰＳＺ／ＨＳＱ積層膜１７ａ及び１７ｂをＰＳＺ／ＨＳＱ積層膜１７と称す。
【００６６】
次に、図１６に示すように、ＰＳＺ／ＨＳＱ積層膜１７は、水蒸気を含む雰囲気中で焼成される。この工程により、ＰＳＺ／ＨＳＱ積層膜１７は酸化され、二酸化シリコン膜（ＰＳＺ／ＨＳＱ積層酸化膜）１８が形成される。尚、酸化工程において、ＰＳＺ／ＨＳＱ積層膜１７は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００６７】
次に、図１７に示すように、ＣＭＰなどの手法により、ＣＭＰストッパー膜１３上の二酸化シリコン膜１８が選択的に除去される。この工程により、ＣＭＰストッパー膜１３の表面が露出され、ＳＴＩ溝１４内に二酸化シリコン膜１８が残置される。このようにして、素子分離絶縁膜として二酸化シリコン膜１８がＳＴＩ溝１４内に形成される。
【００６８】
次に、図１８に示すように、第１の実施形態と同様に、例えばリン酸溶液を用いたエッチングにより、ＣＭＰストッパー膜１３が除去され、その後、例えば希フッ酸溶液を用いたウェットエッチングにより、二酸化シリコン膜１８の上部が除去される。そして、この二酸化シリコン膜１８及び第１のゲート電極膜１２上に電極間絶縁膜１９が形成され、この電極間絶縁膜１９上に第２のゲート（制御ゲート）電極膜２０が形成される。このようにして、フラッシュメモリのメモリセルが形成される。
【００６９】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができる。
【００７０】
さらに、第２の実施形態では、ＳＴＩ溝１４内にＰＳＺ膜１６が埋め込まれ、このＰＳＺ膜１６上にＨＳＱ膜１５が形成される（ＰＳＺ／ＨＳＱ積層膜１７）。その後、ＰＳＺ／ＨＳＱ積層膜１７は、水蒸気を含む雰囲気中で焼成される。このとき、ＰＳＺ膜１６の表面は、ＨＳＱ膜１５で覆われている。これにより、酸化工程において、ＰＳＺ膜１６から発生するすべてのアンモニアは、ＨＳＱ膜１５に合成される。これにより、ＨＳＱ膜１５とアンモニアとの反応が進み、ＨＳＱ膜１５の酸化が進みやすくなる。
【００７１】
［４］第３の実施形態
第１の実施形態及び第２の実施形態では、ＳＴＩ溝内にＨＳＱ膜とＰＳＺ膜とが積層され、酸化工程により素子分離絶縁膜が形成された。これに対し、第３の実施形態では、半導体素子上にＨＳＱ膜とＰＳＺ膜とが積層され、酸化工程により層間絶縁膜のＰＭＤが形成される例である。
【００７２】
図１９乃至図２３は、本発明の第３の実施形態に係る半導体装置の製造工程の断面図を示す。
【００７３】
まず、図１９に示すように、シリコン基板３０上にゲート絶縁膜（図示せず）を介してゲート電極３２が形成される。次に、このゲート電極３２の両側のシリコン基板３０の表面に不純物領域３１ａ及び３１ｂが形成される。その後、シリコン基板３０及びゲート電極３２上に層間絶縁膜３３が形成される。ここで、ゲート電極３２は、例えばＣｕ、Ａｌ、金属窒化物又はシリサイドなどで構成される金属電極である。尚、ゲート電極３２は、金属電極に限らず、ポリシリコンで構成されてもよく、この場合、ポリシリコン上にシリサイドが形成される。
【００７４】
次に、図２０に示すように、スピンコーティング法により、層間絶縁膜３３上にＨＳＱ溶液が塗布される。その後、ＨＳＱ溶液がベークされることにより、溶媒が揮発され、層間絶縁膜３３上にＨＳＱ膜３４が形成される。次に、スピンコーティング法により、ＨＳＱ膜３４上にＰＳＺ溶液が塗布される。その後、ＰＳＺ溶液がベークされることにより、溶媒が揮発され、ＨＳＱ膜３４上にＰＳＺ膜３５が形成される。このようにして、層間絶縁膜３３上にＨＳＱ／ＰＳＺ積層膜３６が形成される。
【００７５】
次に、図２１に示すように、ＨＳＱ／ＰＳＺ積層膜３６は、水蒸気を含む雰囲気中で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜３６は酸化され、二酸化シリコン膜（ＨＳＱ／ＰＳＺ積層酸化膜）３７からなるＰＭＤが形成される。ここで、ＨＳＱ／ＰＳＺ積層膜３６における酸化反応は、第１の実施形態と同様である。また、二酸化シリコン膜３７は、第１の実施形態におけるＨＳＱ／ＰＳＺ積層酸化膜１７と同じ二酸化シリコン膜である。尚、酸化工程において、ＨＳＱ／ＰＳＺ積層膜３６は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００７６】
次に、二酸化シリコン膜３７上にシリコン窒化膜３８が形成される。このシリコン窒化膜３８は、エッチングストッパーとして作用し、例えばＣＶＤ法により２００ｎｍ程度の膜厚で堆積される。
【００７７】
次に、図２２に示すように、常法によりリソグラフィ及びＲＩＥエッチングを行い、シリコン窒化膜３８、二酸化シリコン膜３７及び層間絶縁膜３３が順次加工され、コンタクトホール３９が形成される。
【００７８】
次に、図２３に示すように、常法によりコンタクトホール３９内に導電材料が埋め込まれ、メタル配線４０が形成される。さらに、メタル配線４０及びシリコン窒化膜３８上に層間絶縁膜４１が形成される。
【００７９】
上記第３の実施形態によれば、ゲート電極３２上に層間絶縁膜３３を介してＨＳＱ膜３４とＰＳＺ膜３５とが積層され、ＨＳＱ／ＰＳＺ積層膜３６が形成される。その後、このＨＳＱ／ＰＳＺ積層膜３６が酸化され、二酸化シリコン膜３７で構成されるＰＭＤが形成される。この酸化工程の温度は、第１の実施形態と同様に低温で行うことができる。これにより、ゲート電極３２に金属電極が用いられた場合、ＰＭＤ形成の酸化工程においてこの金属の熱拡散を抑制することができる。また、ゲート電極３２にポリシリコンが用いられた場合、ポリシリコン上に形成されるシリサイドの金属の熱拡散を抑制することができる。
【００８０】
尚、本実施形態では、層間絶縁膜３３上にＨＳＱ膜３４が形成された後、ＨＳＱ膜３４上にＰＳＺ膜３５が形成され、酸化工程が行われたが、層間絶縁膜３３上に塗布される順番はこの逆でもよい。すなわち、層間絶縁膜３３上にＰＳＺ膜３５が形成された後、ＰＳＺ膜３５上にＨＳＱ膜３４が形成され、酸化工程が行われても、同様の効果が得られる。
【００８１】
［５］第４の実施形態
第３の実施形態では、ＨＳＱ／ＰＳＺ積層酸化膜を用いてＰＭＤが形成された。これに対し、第４の実施形態では、ＨＳＱ／ＰＳＺ積層酸化膜を用いてＩＭＤが形成される例である。
【００８２】
図２４乃至図２６は、本発明の第４の実施形態に係る半導体装置の製造工程の断面図を示す。
【００８３】
まず、図２４に示すように、メタル配線（例えばＷ，Ａｌ，Ｃｕ）５１が設けられた層間絶縁膜５０上にシリコン窒化膜で構成される層間絶縁膜５２が形成される。次に、第３の実施形態と同様に、層間絶縁膜５２上にＨＳＱ膜５３及びＰＳＺ膜５４が順次形成され、ＨＳＱ／ＰＳＺ積層膜５５が形成される。
【００８４】
次に、図２５に示すように、ＨＳＱ／ＰＳＺ積層膜５５は、水蒸気を含む雰囲気中で焼成される。この工程により、ＨＳＱ／ＰＳＺ積層膜５５は酸化され、二酸化シリコン膜（ＨＳＱ／ＰＳＺ積層酸化膜）５６からなるＩＭＤが形成される。この酸化工程は、メタル配線５１に影響を及ぼさないよう低温で行うことが望ましい。ここで、ＨＳＱ／ＰＳＺ積層膜５５における酸化反応は、第１の実施形態と同様である。また、二酸化シリコン膜５６は、第１の実施形態におけるＨＳＱ／ＰＳＺ積層酸化膜１７と同じ二酸化シリコン膜である。尚、酸化工程において、ＨＳＱ／ＰＳＺ積層膜５５は水蒸気を含む雰囲気中に限らず、水や硫酸といった水性の雰囲気中で酸化されてもよい。
【００８５】
次に、常法によりリソグラフィ及びＲＩＥエッチングを行い、二酸化シリコン膜５６が加工され、コンタクトホール５７が形成される。さらに、下層のシリコン窒化膜５２がエッチングされ、メタル配線５１が露出される。
【００８６】
次に、図２６に示すように、常法によりコンタクトホール５７内に金属（例えばＡｌ，Ｃｕ）が埋め込まれ、メタル配線５８が形成される。
【００８７】
上記第４の実施形態によれば、ＨＳＱ／ＰＳＺ積層膜５５が酸化され、二酸化シリコン膜５６で構成されるＩＭＤが形成される。この酸化工程の温度は、第１の実施形態と同様に低温で行うことができる。これにより、メタル配線５１の配線材料として用いられる金属の熱拡散を抑制することができる。
【００８８】
尚、第３の実施形態と同様に、層間絶縁膜５２上にＰＳＺ膜５４が形成された後、ＰＳＺ膜５４上にＨＳＱ膜５３が形成され、酸化工程が行われても、同様の効果が得られる。
【００８９】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９０】
【図１】本発明の各実施形態に関連するＨＳＱ／ＰＳＺ積層膜のＳＩＭＳ分析結果を示す図。
【図２】本発明の各実施形態に関連するＨＳＱ／ＰＳＺ積層酸化膜のＳＩＭＳ分析結果を示す図。
【図３】本発明の各実施形態に関連するＩＲ測定結果を示す図。
【図４】本発明の各実施形態に関連するＩＲ測定結果を示す図３の一部拡大図。
【図５】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図。
【図１１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１６】図１５に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１７】図１６に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図。
【図１９】本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図。
【図２４】本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図２５】図２４に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【図２６】図２５に続く、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図。
【符号の説明】
【００９１】
１０，３０，５０…シリコン基板、１１…ゲート絶縁膜、１２…第１のゲート（浮遊ゲート）電極膜、１３…ＣＭＰストッパー膜、１４…ＳＴＩ溝、１５，１５ａ，１５ｂ，３４，５３…ＨＳＱ膜、１６，１６ａ，１６ｂ，３５，５４…ＰＳＺ膜、１７，１７ａ，１７ｂ，３６，５５…ＨＳＱ／ＰＳＺ積層膜、１８，３７，５６…ＨＳＱ／ＰＳＺ積層酸化膜（二酸化シリコン膜）、１９…電極間絶縁膜、２０…第２のゲート（制御ゲート）電極膜、３１ａ，３１ｂ…不純物拡散層、３２…ゲート電極、３３，４１，５２…層間絶縁膜、３８…シリコン窒化膜、３９，５７…コンタクトホール、４０，５１，５８…メタル配線。
【特許請求の範囲】
【請求項１】
主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、
前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、
を具備することを特徴とする酸化膜の作成方法。
【請求項２】
半導体基板内に溝を形成する工程と、
前記溝内に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層し、前記溝内に前記第１の膜及び前記第２の膜を埋め込む工程と、
前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜、前記ゲート絶縁膜及び前記半導体基板を除去し、前記溝を形成する工程と、
前記溝内に前記第２の膜を形成し、前記溝内に前記第２の膜を埋め込む工程と、
前記第２の膜上に前記第１の膜を形成する工程と、
をさらに具備することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜、前記ゲート絶縁膜及び前記半導体基板を除去し、前記溝を形成する工程と、
前記溝内の前記ゲート絶縁膜の底面より下に前記第１の膜を形成する工程と、
前記第１の膜上に前記第２の膜を形成し、前記溝内に前記第１の膜及び第２の膜を埋め込む工程と、
をさらに具備することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
メタル配線を形成する工程と、
前記メタル配線上に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、
前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させて層間絶縁膜を形成する工程と、
前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記コンタクトホール内に前記メタル配線と接続する配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項１】
主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、
前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、
を具備することを特徴とする酸化膜の作成方法。
【請求項２】
半導体基板内に溝を形成する工程と、
前記溝内に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層し、前記溝内に前記第１の膜及び前記第２の膜を埋め込む工程と、
前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させる工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜、前記ゲート絶縁膜及び前記半導体基板を除去し、前記溝を形成する工程と、
前記溝内に前記第２の膜を形成し、前記溝内に前記第２の膜を埋め込む工程と、
前記第２の膜上に前記第１の膜を形成する工程と、
をさらに具備することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極膜を形成する工程と、
前記ゲート電極膜、前記ゲート絶縁膜及び前記半導体基板を除去し、前記溝を形成する工程と、
前記溝内の前記ゲート絶縁膜の底面より下に前記第１の膜を形成する工程と、
前記第１の膜上に前記第２の膜を形成し、前記溝内に前記第１の膜及び第２の膜を埋め込む工程と、
をさらに具備することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
メタル配線を形成する工程と、
前記メタル配線上に主鎖にＳｉ−Ｎ結合を有する高分子化合物を含む第１の膜と主鎖にＳｉ−Ｏ結合を有する高分子化合物を含む第２の膜とを積層する工程と、
前記第１の膜及び前記第２の膜を水蒸気又は水性の雰囲気中で加熱処理し、前記第１の膜及び前記第２の膜を酸化膜に変化させて層間絶縁膜を形成する工程と、
前記層間絶縁膜内にコンタクトホールを形成する工程と、
前記コンタクトホール内に前記メタル配線と接続する配線を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【公開番号】特開２０１０−１２３７４７（Ｐ２０１０−１２３７４７Ａ）
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願番号】特願２００８−２９５８４８（Ｐ２００８−２９５８４８）
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２２年６月３日（２０１０．６．３）
【国際特許分類】
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
[ Back to top ]