【課題】特に６０ｎｍ以下の半導体素子の品質と歩留まりを向上する半導体素子の製造方法の提供。
【解決手段】半導体基板２００上にフローティングゲート、誘電体膜、コントロールゲート用導電膜、タングステンシリサイド膜、第１シリコン酸化窒化膜、ハードマスク膜、第２シリコン酸化窒化膜、有機下部反射防止膜を形成し、その有機下部反射防止膜から逆手順で上記各膜を除去し、誘電体膜を除去することでフローティングゲートの側面にスペーサ２２４を形成し、フローティングゲートを除去する。エッチング工程においてエッチング選択比を第一、第二の２段階を経て第１導電膜を除去すれば、６０ｎｍ以下の素子において７０ｎｍの素子を用いたゲートエッチング技術をそのまま利用した場合でも、高いアスペクト比でゲートラインの側面がアタックを受けない。第１導電膜の除去工程時にスペーサ２２４はフィールド領域の境界面にあるアクティブ領域を保護する。 （もっと読む）

【課題】消去動作の速度が向上し、消去動作が行われた後も充分に低いしきい電圧を得られる電荷トラップ層を有する不揮発性メモリ素子及び前記電荷トラップ層を有する不揮発性メモリ素子の製造方法を提供する。
【解決手段】基板と、前記基板上に配置されるトンネリング層と、前記トンネリング層上に順次配置される化学量論的シリコン窒化膜及びシリコンリッチシリコン窒化膜からなる電荷トラップ層と、前記電荷トラップ層上に配置されて電荷の移動を遮断する遮蔽層と、前記遮蔽層上に配置されるコントロールゲート電極とを備えて不揮発性メモリ素子を構成する。 （もっと読む）

【課題】消去後の閾値電圧のばらつきを小さくできる不揮発性半導体記憶装置、そのデータ消去方法を提供すること。
【解決手段】スタックトゲート構造を有する不揮発性半導体記憶装置１００のデータ消去方法であって、制御ゲート電極１８０に、基板電位と同電位又は基板電位に対して負の電圧を印加し、ドレイン１２０及びソース１３０の一方に、基板電位に対して、半導体基板１１０との間でアバランシェブレークダウンを生じる正の電圧を印加し、ドレイン１２０及びソース１３０の他方に、ホットホールの注入に伴う浮遊ゲート電極１６０の電位上昇によってドレイン１２０とソース１３０との間に電流が流れるように、アバランシェブレークダウンを生じる側に印加される電圧に対して負の電圧を印加する。 （もっと読む）

【課題】従来の主なプログラマブルロジックアレイは一度のみの変更に限定されていた、あるいは電源投入時にプログラム情報を外部の不揮発性メモリからロードし直す必要があり、電源投入時における即時の動作はできなかった。また、ＦＰＧＡ等は面積効率が悪くコストが非常に高く、低価格の商品においては容易に用いることが困難であった。
【解決手段】ＭＯＳＦＥＴとゲート部に強誘電体を有するＭＦＳＦＥＴを並列にした単位プログラマブルトランジスタセルを複数個行列状に配置し、ＭＦＳＦＥＴを状態書き込み回路によってオン・オフの設定を行うことにより、任意の直列ＮＡＮＤ型のアレイを形成し、所望の論理回路を得る。これにより前記課題を克服したプログラマブルロジックアレイが具現化する。 （もっと読む）

【課題】FETのチャネルの酸化やチャネルへの不純物の混入を防ぐことができ、容易に作製することができる１Ｔ方式の強誘電体メモリを提供する。
【解決手段】本発明の強誘電体メモリは、ソース電極１２とドレイン電極１３の間にp型又はn型半導体から成るチャネル１４を有し、チャネル１４の上に強誘電体から成る記録層１５、及びゲート電極１６を有し、記録層１５がチャネル１４の表面に化学的に吸着した自己組織化膜から成ることを特徴とする。この強誘電体メモリを作製する際、自己組織化膜の材料の溶液にチャネル１４の表面を接触させるだけで記録層１５を容易に作製することができる。また、この記録層１５の作製の際に加熱する必要がないことにより、チャネル１４が酸化したりチャネル１４に不純物が混入することを防ぐことができる。 （もっと読む）

【課題】本発明は、データを電気的に書き換えることが可能なＥＥＰＲＯＭにおいて、ドライエッチングの際のメモリセルおよび周辺トランジスタに対するプラズマダメージに起因するしきい値のばらつきを抑制できるようにする。
【解決手段】たとえば、メモリセル領域１３に隣接する、少なくとも周辺回路領域１５内の高電圧系トランジスタ領域１５ｂには、高電圧系のダミー周辺トランジスタ１５３が配置されている。このダミー周辺トランジスタ１５３は、半導体基板１１の表面上に、ゲート酸化膜１５２ａの膜厚よりも薄いゲート酸化膜１５３ａを介して、第１，第２のダミー電極１５３ｂ，１５３ｃが積層されてなるダミー電極を有している。第２のダミー電極１５３ｃの一部は、第２の絶縁性膜２３を貫通し、第１のダミー電極１５３ｂに電気的に接続されてなる構造の電流リークパスＬＰｃを形成している。 （もっと読む）

【課題】配向性制御に優れ、高耐圧で低リーク電流特性の強誘電体膜を備えるメモリセルを実現する。
【解決手段】素子分離領域１３に挟まれたソース/ドレイン領域１２と、ゲート絶縁膜１４と、ゲート電極１５と、第１層間絶縁膜２１と、第１層間絶縁膜２１中に配置され，ソース/ドレイン領域１２に接続されるコンタクトプラグ３１と、コンタクトプラグ３１に接続される下部電極４２と、下部電極４２上に配置される強誘電体膜４３と、強誘電体膜４３上に配置される上部電極４４と、第２層間絶縁膜６１と、上部電極４４と接続されるキャパシタコンタクトプラグ７１と、ソース/ドレイン領域に接続される基板コンタクトプラグ７２と、キャパシタコンタクトプラグ７１,及び基板コンタクトプラグ７２に接続される配線層８０,８１とを備え、強誘電体膜４３は、強誘電体の微小結晶を含むゾルゲル液を堆積して形成する強誘電体メモリセル及びその製造方法。 （もっと読む）

【課題】金属酸化物絶縁膜内に電荷保存ナノクリスタルを有する集積回路メモリ装置のゲート構造物及びその形成方法を提供する。
【解決手段】集積回路メモリ装置のゲート構造を形成する方法は、集積回路基板１００上に金属酸化物絶縁膜１５０を形成することを含む。絶縁膜内に周期律表のＩＶ族から選択され、０．５ｃｍ^２／ｓ以下の熱拡散度を有するＧｅ等の元素のイオンを注入して絶縁膜内に電荷保存領域を形成するが、電荷保存領域の下部にトンネル絶縁膜１３５を、電荷保存領域の上部にキャッピング絶縁膜１４０を有するように形成する。絶縁膜１５０を含む基板１００は、熱処理されて電荷保存領域内に複数の分離された電荷保存ナノクリスタル１３０＿ＮＣが形成される。ゲート電極層１６０は、絶縁膜１５０上に形成される。 （もっと読む）

メモリ（１５０）は、分離領域（１７０）により第２電荷格納領域（１６４Ｂ）から分離された第１電荷格納領域（１６４Ａ）を備える。メモリ（１５０）の少なくとも一つの電荷格納領域の消去を行うため、電荷格納領域（１６４Ａ，Ｂ）のうち少なくとも一つの電荷格納領域から基板（１５４）へ電子がＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ（ＦＮ）トンネリングする、メモリ１５０の消去技術を提供する。単一の電荷格納領域の異なるレベルや状態にプログラムことができるほかの技術を提供する。 （もっと読む）

【課題】基準電流の変動を防止することができるスプリットゲート型の不揮発性メモリを提供すること。
【解決手段】本発明に係る不揮発性メモリは、基板１と、基板１上に形成されたスプリットゲート型のメモリセルトランジスタＭＣと、基板１上に形成されたリファレンストランジスタＲＴとを備える。リファレンストランジスタＲＴは、メモリセルトランジスタＭＣに記憶されたデータのセンスに用いられる基準電流Ｉｒｅｆを生成する。メモリセルトランジスタＭＣは、浮遊ゲート２０と制御ゲート５０を有する。一方、リファレンストランジスタＲＴは、単一のゲート電極１５０を有するＭＩＳトランジスタである。 （もっと読む）

【課題】粒状結晶シリコン膜の長所である小さなグレイン、良好な界面平坦性、ボロンのシリコン基板への拡散防止効果を維持しつつ、柱状結晶シリコン膜単層で形成した場合に匹敵する良好なカバレッジ特性を実現することが可能なように改良されたシリコン膜を有する半導体装置を提供することを主要な目的とする。
【解決手段】本発明にかかる半導体装置は、積層シリコン膜を有する半導体装置であって、上記積層シリコン膜は、粒状結晶のシリコン膜で形成された最上層２及び最下層１と、上記最上層２と上記最下層１との間に設けられ、柱状結晶のシリコン膜３ａを含む中間層３とを備える。 （もっと読む）

【課題】閾値電圧のばらつきの防止と短チャネル効果の改善を図る。
【解決手段】本発明の例に関わる半導体装置は、第１導電型の第１半導体領域１１と、第１半導体領域１１内に形成される第２導電型の第１ＭＩＳトランジスタＨＶ−ＮＭＯＳと、第２導電型の第２半導体領域１４と、第２半導体領域１４内に形成される第１導電型の第２ＭＩＳトランジスタＬＶ−ＰＭＯＳとを備え、第１ＭＩＳトランジスタＨＶ−ＮＭＯＳの第１ゲート絶縁層１６は、第２ＭＩＳトランジスタＬＶ−ＰＭＯＳの第２ゲート絶縁層２３よりも厚く、第２ＭＩＳトランジスタＬＶ−ＰＭＯＳのチャネル領域２５における第１導電型の不純物のプロファイルは、複数のピークを有する。 （もっと読む）

【課題】 ゲートエッチング工程を同一のチャンバ内で行い、コントロールゲートとフローティングゲート間のゲート幅比を改善してデバイスの特性を向上させるフラッシュメモリ素子のゲート形成方法を提供する。
【解決手段】 半導体基板上にトンネル酸化膜、フローティングゲート用第１ポリシリコン膜、誘電体膜、コントロールゲート用第２ポリシリコン膜、タングステンシリサイド膜およびハードマスク膜を順次形成する工程と、前記ハードマスク膜、タングステンシリサイド膜、第２ポリシリコン膜および誘電体膜の一部をエッチングして第１ポリシリコン膜を露出させる工程と、前記露出した第１ポリシリコン膜およびトンネル酸化膜をエッチングしてゲートを形成するが、前記第１ポリシリコン膜のエッチング工程の際、前記ゲートを成す第１ポリシリコン膜の側壁が所定の幅エッチングされるようにして前記第１ポリシリコン膜と第２ポリシリコン膜間のゲート幅比を増加させる工程とを含む。 （もっと読む）

マルチレベルセルメモリアレイはシングルレベルセルとしてプログラム可能な領域を有する。このプログラムされるセルは、最初に所望のデータをセルの最下位ビット、もしくは最上位ビットのどちらかにプログラムする。次に、第2のプログラミング動作は、セルの閾値レベルを所望のデータのための適切なレベルに調節する補強データをプログラムする。 （もっと読む）

【課題】製造が容易であり、低電圧下で動作し、データ保持時間に優れた強誘電体メモリ装置及びその製造方法を提供する。本発明においてはシリコン基板１のチャネル領域（４）に対応する部分上に強誘電体層（６０）が形成される。この強誘電体層（６０）は、例えばＰＶＤＦなどの有機物よりなる。この有機物強誘電体層（６０）は１Ｖ以下の低電圧下で分極特性を示し、この分極特性は経時的に変動せず一定時間以上持続される。従って、低電圧下で動作が可能であり、また簡単な構造および製造方法をもって製造できる強誘電体メモリ装置が具現される。 （もっと読む）

【課題】フラッシュメモリの製造方法を提供する。
【解決手段】基板上にマスクパターンを形成し、マスクパターンをエッチングマスクとして利用して基板をエッチングすることによって、トレンチを形成し、トレンチの所定深さほど第１絶縁膜を埋め込み、マスクパターンの側壁にスペーサを形成し、トレンチが埋め込まれるように第１絶縁膜上に第２絶縁膜を埋め込んで素子分離膜を形成し、マスクパターン及びスペーサを除去し、マスクパターン及びスペーサが除去された空間に浮遊ゲートを形成するフラッシュメモリの製造方法である。 （もっと読む）

【課題】ＳＡＣによる集積度の向上と、高耐圧素子の耐圧の確保を図る。
【解決手段】ゲート電極２３ａ，２３ｂの側壁には、側壁膜２４ａ，２４ｂ，２５ａ，２５ｂが配置され、その上部には、キャップ絶縁膜３２ａ，３２ｂが配置される。側壁膜２４ａ，２４ｂ及びキャップ絶縁膜３２ａ，３２ｂは、層間絶縁膜２８に対してエッチング選択比を有し、側壁膜２５ａ，２５ｂは、層間絶縁膜２８と実質的に同じエッチング速度を有する。通常トランジスタでは、ゲート電極２３ａとコンタクトホール２９ａの間には、側壁膜２５ａは存在せず、側壁膜２４ａが存在する。高耐圧トランジスタでは、ゲート電極２３ｂとコンタクトホール２９ｂの間には、側壁膜２４ａ，２５ａが共に存在する。 （もっと読む）

【課題】ＮＡＮＤ型フラッシュメモリ装置及びその製造方法を提供する。
【解決手段】この装置は、メモリトランジスタ領域及び選択トランジスタ領域を含む半導体基板、半導体基板のメモリトランジスタ領域上に配置されるワードライン、半導体基板の選択トランジスタ領域上に配置される第１及び第２選択ライン、ワードラインと半導体基板との間に介在されるトンネル絶縁膜及び第１及び第２選択ラインと半導体基板との間に介在される選択ゲート絶縁膜を含む。この時、選択ゲート絶縁膜は前記トンネル絶縁膜より薄い。このような厚さの差はプログラム撹乱の問題を減らすのに寄与する。 （もっと読む）

【課題】 半導体装置及びその製造方法
【解決手段】 非対称のゲート電極構造を有する選択トランジスタ及び略凸形を示すフローティングゲートを有するメモリトランジスタ、その製造方法が提供される。メモリトランジスタに隣接する選択トランジスタのゲート電極部はその断面が略凸形であり、メモリトランジスタの向かい側の選択トランジスタのゲート電極部はその断面が略箱形である。メモリトランジスタのフローティングゲートを凸形で形成するためにメモリトランジスタが形成される領域を開放する場合、選択トランジスタが形成される領域を閉鎖する。 （もっと読む）

【課題】電源電圧の急激な変化（電源ノイズ）による誤動作を防止できる検知回路を提供すること。
【解決手段】固定電位点と、パワーオン時、固定電位点からの電位差が変化していく可変電位点との電位差が所定の電位差となったことを検知する、半導体基板に形成される検知回路であって、可変電位点の電位にバイアスされる第１の半導体領域に形成され、可変電位点に接続される第１の抵抗体（ｒ３）と、固定電位点の電位にバイアスされる第２の半導体領域に形成され、可変電位点に接続されない第２の抵抗体（ｒ１）とを具備する。 （もっと読む）