ナノ構造に基づく電荷蓄積領域は、不揮発性メモリ装置に備えられており、選択ゲートおよび周辺回路の製造と一体に製造される。１つ以上のナノ構造コーティングは、メモリアレイ領域および周辺回路領域の基板に塗布される。選択ゲートや周辺トランジスタについての目標領域などの基板の不要な領域から、ナノ構造コーティングを除去するための様々な工程が、行われる。一例では、基盤のアクティブ領域にナノ構造を選択的に形成するために、自己組織化に基づく工程を用いて、１つ以上のナノ構造コーティングが形成される。自己組織化によって、ナノ構造コーティングのパターニングやエッチングを行うことなく、互いに電気的に分離されているナノ構造の個別のライン群を形成することができる。
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【課題】 電荷捕獲量の調節を容易且つ確実に行い、情報ばけ等の不都合の発生を防止して所望の多値情報を記憶する。
【解決手段】 ソース領域３−ドレイン領域４間のチャネル領域Ｃとゲート電極６との間に、ゲート酸化膜１１、シリコン窒化膜１２、シリコン酸化膜１３、シリコン窒化膜１４、シリコン酸化膜１５、シリコン窒化膜１６及びシリコン酸化膜１７が順次積層されてなる電荷捕獲膜５が配されて半導体記憶装置が構成される。ここで、各窒化膜１２，１４，１６とその下層の各酸化膜１１，１３，１５，１７との間に存するトラップに電荷を蓄積することで、４値（"００"，"０１"，"１０"，"１１"）の情報が記憶される。 （もっと読む）

【課題】メモリセルのしきい値電圧の分布幅の拡大を抑制することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１の絶縁膜、電荷保持層、第２の絶縁膜、および、制御ゲートを含み、電荷保持層に保持された電荷量に応じた情報を記憶するメモリセルが直列に複数接続されたＮＡＮＤストリングと、制御ゲートおよび半導体ウェルに印加する電圧を制御する制御回路とを備え、書き込み動作後、選択メモリセルにデータが書き込まれたか否かを検証するベリファイリード動作を行う前に、制御回路は、選択メモリセルの制御ゲートに、半導体ウェルの電位と同電位または書き込み電圧と同極性である第１の電圧を印加し、書き込み対象ではない非選択メモリセルの制御ゲートには、書き込み電圧と同極性であり第１の電圧よりも絶対値として大きい第２の電圧を印加するデトラップ動作を行う。 （もっと読む）

【課題】非ヒステリシストランジスタとヒステリシストランジスタとを混載する場合において、欠陥や不純物混入リスクの少ない良好な基板界面を保ったまま、同一材料の絶縁膜を用いて、ヒステリシストランジスタと非ヒステリシストランジスタとを同一基板上に混載することができる絶縁ゲート型半導体装置の製造方法を提供する。
【解決手段】第１及び第２のトランジスタ形成領域上に第１のトランジスタにヒステリシス特性を与える絶縁膜１を形成し、これを第１のトランジスタのゲート絶縁１膜とする工程、及び、第２のトランジスタ形成領域上の絶縁膜１を部分的にエッチング除去することにより、第２のトランジスタにヒステリシス特性を与えない絶縁膜とし、これを第２のトランジスタのゲート絶縁膜とする工程を含む。 （もっと読む）

【課題】デプレッションタイプＮＡＮＤの読み出し時のセル閾値変動を防止する。
【解決手段】本発明の例に係わるデプレッションタイプＮＡＮＤフラッシュメモリは、ＮＡＮＤストリングを構成する複数のデプレッションタイプＦＥＴの各々が、電荷蓄積層内の電荷量に応じて閾値が変化するトランジスタであり、隣接メモリセル記憶部が、選択されたデプレッションタイプＦＥＴのソース線側に隣接するソース線側デプレッションタイプＦＥＴの閾値を記憶する。制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプＦＥＴのゲート電位に加える。 （もっと読む）

【課題】 不揮発性半導体装置のデータ書き込み後のしきい値の分布幅を狭くして、メモリセルの多値化を容易にする。
【解決手段】 第１の書き込み動作の後にしきい値検証電圧を変更して第２の書き込み動作を行う。この際、第1のしきい値検証電圧Ｖｅｒｉｆｙ（ｂ）と第2のしきい値検証電圧Ｖｅｒｉｆｙ（ａ）との間に、第1の書き込み動作後のしきい値の分布幅をｗとして、Ｖｅｒｉｆｙ（ｂ）＝Ｖｅｒｉｆｙ（ａ）−ｗ／２の関係があるので、第２の書き込み動作後のしきい値の分布幅はｗ／２となる。 （もっと読む）

プログラミング技法は、プログラム外乱を回避するために阻止されたチャネルのクランプブースト電位を上昇させる選択ビットラインパターンを使用してプログラミングすることによって、不揮発性記憶素子のセットでのプログラム外乱を削減する。１つの態様では、隣接するビットラインの交互のペアを第１のセット及び第２のセットにグループ化する。二重プログラミングパルスが、選択されたワードラインに印加される。ビットラインの第１のセットは、第１のパルスの間にプログラミングされ、ビットラインの第２のセットは、第２のパルスの間にプログラミングされる。次に、全てのビットラインに検証動作が実行される。ある特定のビットラインが阻止されると、その隣接ビットラインの少なくとも１つも阻止され、その特定のビットラインのチャネルが十分にブーストされる。別の態様は、２ビットラインおきに別々にプログラミングする。修正されたレイアウトによって、ビットラインの隣接するペアは、奇数−偶数検出回路を使用して検出できる。
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【課題】動作信頼性を向上させる半導体記憶装置を提供すること。
【解決手段】電荷蓄積層２５と制御ゲート２７とを含み、閾値に応じて２値以上のデータを保持可能な複数のメモリセルと、前記メモリセルのゲート２７または電流経路の一端に電気的にそれぞれ接続され、隣接する前記メモリセル間で線幅の異なる信号線と、前記信号線に印加される電圧を前記信号線の線幅に応じて制御する制御部２とを具備する。 （もっと読む）

【課題】受光量に十分に対応（ばらつきの少ない線形又は非線形）したデータを不揮発性メモリセルから読み出すことができる固体撮像装置を実現すること。
【解決手段】入射光を受け信号電荷を発生させる受光素子と、一端が受光素子に接続され、他端が検出ノードに接続された第１のトランジスタと、一端が検出ノードに接続された第２のトランジスタと、検出ノードに制御ゲート又は一端が接続された電荷蓄積層を有するメモリセルトランジスタと、を具備することを特徴とする固体撮像装置。 （もっと読む）

【課題】周辺トランジスタの駆動特性の劣化を抑制できる半導体装置を提供すること。
【解決手段】半導体基板と、前記半導体基板の素子形成領域を取り囲むよう形成された素子分離絶縁膜と、前記素子形成領域内に配置されたトランジスタと、を備え、前記トランジスタは、前記素子形成領域内に設けられた第１および第２の拡散層と、前記第１および第２の拡散層の間に設けられたチャネル領域と、前記チャネル領域の表面に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に配置されたゲート電極と、を有し、前記素子形成領域と前記素子分離絶縁膜との境界部における前記ゲート電極のゲート長が前記素子形成領域の中央部における前記ゲート電極のゲート長よりも長い。 （もっと読む）

【課題】メモリセルの結晶性の向上を図ることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】シリコン基板上に形成され、２つの選択ゲートトランジスタ間に直列に複数個接続されたメモリセルを備えた、ＮＡＮＤ型フラッシュメモリであって、上面に垂直な方向が第１の結晶面方位＜００１＞方向であるシリコン基板と、シリコン基板上に形成され、第１の溝が第２の結晶面方位＜１００＞または＜０１０＞方向に沿って延びかつシリコン基板の上面を露出させるように貫通して形成された、埋め込み絶縁膜と、第１の溝内および埋め込み絶縁膜上に固相エピタキシャル成長により形成されシリコン基板と同じ面方位を有する結晶状のシリコン膜と、シリコン膜上に形成されたトンネル絶縁膜上に形成されメモリセルを構成する電荷蓄積層と、を備える。 （もっと読む）

スプリット・ゲート・メモリ・デバイス（１０）は、第１の仕事関数を有する選択ゲート（４６）を基板（１２）の第１の部分の上に有する。第２の仕事関数を有する制御ゲート（４４）は、第１の部分に隣接する基板の第２の部分の上にある。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアが電子であるとき、第１の仕事関数は第２の仕事関数よりも大きい。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアがホールであるとき、第１の仕事関数は第２の仕事関数よりも小さい。基板（１２）内の第１の電流電極（６２）および第２の電流電極（６４）は、制御ゲートおよび選択ゲートの下にあるチャネルによって分離される。制御ゲートおよび選択ゲートの異なる仕事関数は、デバイス性能を最適化するために各ゲートに対して異なる閾値電圧をもたらす。ｎチャネルデバイスでは、選択ゲートはｐ導電型であり、制御ゲートはｎ導電型である。
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【課題】データの消去時間を早めると共に、過剰消去が抑制された不揮発性半導体記憶装置を提供する。
【解決手段】第１制御電極に、半導体基板に対して０Ｖ以下の電圧を印加した状態で、ドレインと半導体基板との間にアバランシェ降状を起こすことによって生じるホットキャリアを浮遊ゲート電極に注入することにより消去を行う不揮発性半導体記憶装置であって、ドレインに隣接し、且つ、チャネル形成領域を除く領域に、半導体基板よりも不純物濃度が高い第１導電型の拡散領域が形成されており、該拡散領域とドレインとの界面に形成されたＰＮ接合ダイオードのアバランシェ降状電圧の大きさが、浮遊ゲート電極直下における、消去開始時のドレインと半導体基板との間のアバランシェ降状電圧よりも大きく、消去終了時のドレインと半導体基板との間のアバランシェ降状電圧よりも小さい。 （もっと読む）

【課題】大容量の書き換えが必要なプログラムと小容量の頻繁な書き換えが必要なデータの記憶を１種類のメモリマットで両立させることができ、小型でソフト開発が容易な不揮発性半導体記憶装置を提供する。
【解決手段】書き換え可能な不揮発性メモリトランジスタＴｒが行列状に配置されてメモリマットが構成され、ワード線ＬＧ１〜ＬＧ４とビット線ＬＤ１〜ＬＤ４とで各不揮発性メモリトランジスタＴｒの書き込み、読み出しおよび消去が行われる不揮発性半導体記憶装置１００であって、ワード線ＬＧ１〜ＬＧ４に連結される不揮発性メモリトランジスタＴｒが、当該不揮発性半導体記憶装置１００を制御するＯＳの使用するワードの単位に分けられて、該ワード単位毎に半導体基板３０に分割形成されたウエルからなるワード領域Ｗ１〜Ｗ４内に配置されてなる不揮発性半導体記憶装置１００とする。 （もっと読む）

【課題】書き込み・消去を高速化したり、或いはデータの保持特性を向上させる不揮発性半導体記憶装置の駆動方法及び不揮発性半導体記憶装置を提供する。
【解決手段】チャネルと前記チャネルの両側に設けられたソース・ドレイン領域を有する半導体層と、前記チャネルの上に設けられた第１の絶縁膜と、浮遊電極と、第２の絶縁膜と、ゲート電極と、を有する不揮発性半導体記憶装置の駆動方法であって、前記浮遊電極に第１の極性の電荷が注入された状態とするために、前記半導体層と前記ゲート電極との間に、前記第１の極性の電荷を前記第２の絶縁膜に注入する第１の電位差を与え、その後、前記第１の極性と逆極性の第２の極性の電荷を前記第２の絶縁膜に注入する第２の電位差を与え、その後、前記第１の極性の電荷を前記浮遊電極に注入する第３の電位差を与えることを特徴とする不揮発性半導体記憶装置の駆動方法。 （もっと読む）

【課題】電荷をトラップする絶縁膜を具えた半導体装置において、前記絶縁膜中での電荷の荷電中心位置を簡易かつ正確に評価する方法、装置及びプログラムを提供する。
【解決方法】電荷をトラップする絶縁膜を具えた半導体装置の、初期C-V特性を測定し、次いで、前記半導体装置に対して電圧を印加し、前記半導体装置の前記絶縁膜中に電荷注入を行う。その後、前記半導体装置内に注入された電荷の量を測定し、さらに前記半導体装置内に前記電荷が注入された後において、前記半導体装置の終期C-V特性を測定する。そして、前記初期C-V特性、前記終期C-V特性及び測定した前記電荷の量から前記電荷の前記絶縁膜中における前記荷電中心位置を評価する。 （もっと読む）

【課題】３０ｎｍ以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板１０１に接続された上部にスペーサ絶縁膜１１６を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をＦとするとき、独立に書き込み／消去可能なビットライン２本が対になって４Ｆ周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。 （もっと読む）

【課題】 ゲート絶縁膜にかかる電界を増大させるとともに、ホットエレクトロン発生数を増加させることにより、書き込み効率の向上を実現することができる。
【解決手段】 本発明の不揮発性半導体記憶装置は、第１導電型の半導体基板１内に互いに離間して形成された第２導電型のソース領域２及びドレイン領域３の間に、ソース領域２及びドレイン領域３と離間形成されるように第２導電型の半導体領域４を備える。そして、このソース領域２と半導体領域４との間、及びドレイン領域３と半導体領域４との間の半導体基板１上には、第１及び第２の浮遊ゲート６ａ、６ｂが互いに隔てられ、かつ第１のゲート絶縁膜５を介してそれぞれ形成されている。また、第１及び第２の浮遊ゲート６上、並びに第１及び第２の浮遊ゲート６ａ、６ｂ間の第１のゲート絶縁膜５上に、ゲート間絶縁膜７及び第２のゲート絶縁膜８をそれぞれ介して制御ゲート９が設けられている。 （もっと読む）

【課題】不揮発性メモリの消去動作における基板電流の最大値を低減すること。
【解決手段】本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。不揮発性メモリは、ソース電極とゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を備える。前記消去モードにおいて、ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。 （もっと読む）

【課題】読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子を提供する。
【解決手段】ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 （もっと読む）