スプリット・ゲート・メモリ・デバイスの形成方法および装置
スプリット・ゲート・メモリ・デバイス（１０）は、第１の仕事関数を有する選択ゲート（４６）を基板（１２）の第１の部分の上に有する。第２の仕事関数を有する制御ゲート（４４）は、第１の部分に隣接する基板の第２の部分の上にある。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアが電子であるとき、第１の仕事関数は第２の仕事関数よりも大きい。スプリット・ゲート・メモリ・デバイス（１０）の多数キャリアがホールであるとき、第１の仕事関数は第２の仕事関数よりも小さい。基板（１２）内の第１の電流電極（６２）および第２の電流電極（６４）は、制御ゲートおよび選択ゲートの下にあるチャネルによって分離される。制御ゲートおよび選択ゲートの異なる仕事関数は、デバイス性能を最適化するために各ゲートに対して異なる閾値電圧をもたらす。ｎチャネルデバイスでは、選択ゲートはｐ導電型であり、制御ゲートはｎ導電型である。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は一般に半導体に関し、具体的には２つのゲートを有するメモリおよびデータ・ストレージ・デバイス回路に関する。
【背景技術】
【０００２】
特定タイプのメモリセルは、制御ゲートおよび選択ゲートの存在を示すスプリット・ゲート・メモリとして知られる。スプリット・ゲート・メモリ・セルは、不揮発性メモリ（ＮＶＭ）の一形態として機能する。制御ゲート電極および選択ゲート電極はいずれもメモリセルの動作に影響を与える。スプリット・ゲート・メモリ・セルは、誘電体によって電気的に分離された選択ゲートおよび制御ゲートによってそれぞれ制御される２つの識別可能なチャネル領域を有する。選択ゲートチャネルは、読取り動作中やプログラム動作中に制御ゲートの下でメモリセルを選択するためのアクセスデバイスの機能を果たす。スプリット・ゲート・メモリ・セルの一形態では、同じ導電型の制御ゲートおよび選択ゲートが使用される。チャネルの閾値電圧は、典型的に、チャネル領域内の基板ドープ量によって制御される。
【図面の簡単な説明】
【０００３】
【図１】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図２】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図３】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図４】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図５】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図６】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図７】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図８】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図９】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１０】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１１】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１２】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１３】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１４】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１５】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１６】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１７】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【発明を実施するための形態】
【０００４】
本発明は例として示されるもので添付図によって制限されるものではなく、添付図においては、同様の参照番号は同様の要素を示す。図内の要素は、簡単かつ明確にするために示されており、必ずしも一定の縮尺で描かれていない。
【０００５】
薄い制御ゲート誘電体を供えるスプリット・ゲート・メモリ・デバイスを効率的に動作させるためには、制御ゲートチャネルに対して妥当な低振幅固有閾値電圧Ｖｔｎを有することが望ましい。Ｖｔｎが高い場合は読取り中に高い制御ゲートバイアスを必要とし、電荷蓄積領域を取り囲む誘電体に大きい電場を生じるので、低振幅のＶｔｎが望ましい。薄い誘電体層の場合、このような高電場はバイアスされたセル内でプログラムされた電荷を乱す可能性がある。さらに、選択されていないセルに対する漏洩電流を最小化するためには、選択ゲートチャネルに対して十分に高い閾値電圧Ｖｔを有することが望ましい。低電圧を有するメモリセルを読み取ることができかつ選択されたメモリセルのプログラムされた電荷を乱さないためには、制御ゲートに対して低い閾値電圧が望まれる。選択されていないメモリにおいてチャネルを流れる漏洩電流は最小化されるので、選択ゲートに対しては高い閾値電圧が望まれる。スプリット・ゲート・メモリ・セルの制御ゲートおよび選択ゲート部分に使用される妥当な閾値電圧は、概ね、各ゲートと下層チャネル領域の仕事関数の差によって決定される。本明細書では、選択ゲートの仕事関数がｎ型メモリセル（電子多数キャリア）に対する制御ゲートの仕事関数よりも大きい方法と得られるメモリ構造とが提供される。ｐ型（ホール多数キャリア）メモリセルの場合は、仕事関数における逆の関係が実現される。結果として、制御ゲートおよび選択ゲートの下にあって同様の仕事関数のチャネル領域を有するメモリセルの場合、制御ゲート部分はｎ型スプリット・ゲート・メモリ・セルの選択ゲートの閾値電圧に比べて低い閾値電圧を有する。一実施形態において、本明細書に記載される方法は、選択ゲートの下にあるチャネルの仕事関数よりも大きい仕事関数を有する選択ゲートを実現し、制御ゲートの下にあるチャネルの仕事関数よりも小さい仕事関数を有する制御ゲートを実現する。
【０００６】
図１に示されるのは、スプリット・ゲート・メモリ・セルの形成の初期段階における半導体デバイス１０である。半導体デバイス１０は、２つの部分に分岐される。第１の部分は他の回路１１のトランジスタを実現し、第２の部分はメモリ回路１３を実現する。電気的絶縁が２つの部分を分離し、２つの部分は、単一集積回路ダイ表面でごく接近させて実現されてもよく、単一集積回路ダイ表面でさほど接近させずに実現されてもよい。基板１２が提供される。一形態において、基板１２はシリコン基板であるが他の半導体材料が基板１２に使用されてもよい。たとえば、ガリウム砒素基板材料が使用されてもよく、シリコン・オン・インシュレータ（ＳＯＩ）基板が使用されてもよい。基板１２の上にあるのは誘電体層１４である。一形態において、誘電体層１４は、二酸化ケイ素などの酸化物である。この実施形態において、誘電体層１４は、比較的厚い誘電体層であり、他の回路１１における高耐圧トランジスタ用のゲート誘電体として機能するように意図されている。他の回路１１の上にあるのはマスク１８である。一形態において、マスク１８はフォトレジストである。他のマスク材料が使用されてもよい。他の回路１１を保護するためのマスク１８が所定位置にある状態で、ｎ型ドーパント２０がメモリ回路１３の基板１２の中に注入される。ｎ型ドーパント２０として様々なドーパントが使用されてもよい。マスク１８が除去される前に、誘電体層１４がメモリ回路１３の上から除去される。誘電体層１４が除去された時点で、異なる誘電体層、この実施形態においては、より薄い誘電体層２２が基板１２の上に形成される。誘電体層２２は、メモリ回路１３内でメモリセルのゲート誘電体として機能し、一形態において、他の回路１１内の高電圧トランジスタのゲート誘電体よりも薄くすることが意図的に望まれる。
【０００７】
図２に示されるのは、マスク１８が他の回路１１の上方から除去される半導体デバイス１０の追加処理である。ｎ型ドーパント２０の注入によって、基板１２内にカウンタドーピング領域１６が形成される。カウンタドーピング領域１６内のドーピング型は、基板１２のドーピング型と異なり、それゆえに、カウンタドーピングと称される。カウンタドーピングのドーパント型は、ｎチャネル（ｎ型）デバイス（たとえば、シリコン基板用としてリン、砒素、またはアンチモンなどのｎ型ドーパント）のチャネルの仕事関数を下げるために選定され、ｐチャネル（ｐ型）デバイス（たとえば、シリコン基板用としてホウ素またはインジウムなどのｐ型ドーパント）のチャネルの仕事関数を上げるために選定される。カウンタドーピング領域の形成はオプションであって必須ではないことを理解されない。別の形態において、チャネルは、ドーピングなしで実現されてもよい。また、図２に示されるのは、この例では誘電層１４よりも薄い誘電体層２２の形成である。
【０００８】
図３に示されるのは、ゲート材料層２４が基板１２の上方に蒸着され、さらに誘電体層１４および誘電体層２２の各々の表面に蒸着される半導体デバイス１０の追加処理である。一形態において、ゲート材料層２４はドープされていない多結晶シリコン層である。他の形態において、導電性である様々な材料あるいはドープされるときに導電性である様々な材料がゲート材料層２４を実現するために多結晶シリコンの代わりに使用されてもよい。
【０００９】
図４に示されるのは、メモリ回路１３内でゲート材料層２４の部分のドーパントによるドーピングが実施される半導体デバイス１０の追加処理である。他の回路１１を覆うマスク２６が提供される。一形態において、マスク２６はフォトレジストである。マスク２６が所定位置にある状態で、ｐ型ドーパント２８が露出ゲート材料層２４に注入される。ゲート材料層２４は選択ゲートとして使用され、したがって、この材料は所望のｐ導電型にプレドープされ、基板１２は一実施形態においてｐ導電型を有する。ｐ型ドーパント２８として様々なドーパントが使用されてもよい。注入ステップの終了時に、マスク２６は他の回路１１におけるゲート材料層２４の上から除去される。
【００１０】
図５に示されるのは、他の回路１１内でゲート材料層２４の部分のドーパントによるドーピングが実施される半導体デバイス１０の追加処理である。メモリ回路１３の上にマスク３０が提供される。一形態において、マスク３０はフォトレジストである。マスク３０が所定位置にある状態で、ｎ型ドーパントがｎ型注入３２によって露出ゲート材料層２４の中に注入される。ゲート材料層２４の露出部分は、所望のｎ導電型にプレドープされる。ｎ型注入３２の終了時に、マスク３０はメモリ回路１３におけるゲート材料層２４の上から除去される。
【００１１】
図６に示されるのは、反射防止膜（ＡＲＣ）層３４がドープされた露出ゲート材料層２４の所定部分の表面に蒸着される半導体デバイス１０の追加処理である。ＡＲＣ層３４は、注入ブロッキング層３４としての機能を果たし、ゲート材料層２４が後続のイオン注入プロセスによって変更されないようにする。一形態において、ＡＲＣ層３４は窒化ケイ素を備える。他の回路１１のすべての上とメモリ回路１３の所望の所定部分の上に、フォトレジストマスク（図示せず）が形成される。マスクが所定位置にある状態で、メモリ回路１３内のＡＲＣ層３４の露出部分、ゲート材料層２４、および誘電体層２２を除去するためにエッチングが実施される。一形態において、エッチングは反応性イオンエッチング（ＲＩＥ）である。図６において得られる半導体デバイスの構造は、基板１２のカウンタドーピング領域１６の一部分が露出した構造である。
【００１２】
図７に示されるのは、離散電荷蓄積層３６が、基板１２のＡＲＣ層３４の露出部分、ＡＲＣ層３４、ゲート材料層２４、および誘電体層２２の露出側壁部分、ならびにカウンタドーピング領域１６の露出部分に等角的に形成される、半導体デバイス１０の追加処理である。一形態において、離散電荷蓄積層３６は、二酸化ケイ素などの誘電体によって取り囲まれるナノクラスタまたはナノ結晶からなる。ナノクラスタ３８などのナノクラスタは電荷トラップであり、それゆえ、離散電荷蓄積層３６は電荷蓄積層として機能する。別の形態において、離散電荷蓄積層３６は窒化ケイ素などの窒化物層によって実施されてもよい。離散電荷蓄積層３６の上にあるのは、蒸着されかつ等角的であるゲート材料層４０である。一形態において、ゲート材料層４０は、ｎ型材料層を形成するようにその場でドープされる多結晶シリコンである。ゲート材料層４０は、メモリ回路１３内のメモリセルの制御ゲートとして機能する。図７にさらに示されるのは、蒸着された反射防止膜（ＡＲＣ）層４２である。ＡＲＣ層４２は、等角的で、半導体デバイス１０のすべての露出面を覆う。
【００１３】
図８に示されるのは、メモリ回路１３内に制御ゲートを設けることが望まれる場合に、マスク（図示せず）がＡＲＣ層４２の一部分の上に提供される、半導体デバイス１０の追加処理である。マスクが所定位置にある状態で、ＡＲＣ層４２、ゲート材料層４０、および離散電荷蓄積層３６のすべての露出部分がエッチングされて除去される。図８の得られる構造は、以前にその場でドープされたｎ型ゲート材料層４０の残りの部分から形成されるｎ導電型の制御ゲート４４を有する。それゆえ、メモリ回路１３は、ｐ導電型でドープされるゲート材料層２４からの選択ゲートとｎ導電型でドープされる制御ゲート４４とを有するメモリセルを有する。
【００１４】
図９に示されるのは、メモリ回路１３内のメモリセルの左側が規定される半導体デバイス１０の追加処理である。ＡＲＣ層３４、ドープされた露出ゲート材料層２４、および誘電体層２２を除去することが望まれるセクション以外のすべての部分の上にマスク（図示せず）が提供される。従来の乾式エッチングが実施され、メモリ回路１３内ではｐ導電型として以前にドープされた比較的小さい寸法の選択ゲート４６を残してドープされた露出ゲート材料層２４の部分が除去される。
【００１５】
図１０に示されるのは、メモリ回路１３とゲートスタックを形成することが望まれる他の回路１１のトランジスタの一部分とを保護するためにマスク（図示せず）が使用される、半導体デバイス１０の追加処理である。従来の乾式エッチングが実施され、他の回路１１内には誘電体層１４、他の回路１１のトランジスタのゲート４８、およびＡＲＣ層３４を有するゲートスタックが形成される。ゲート４８の長さは、任意であり、マスクパターンによって決定される。トランジスタのゲート４８は、ゲート材料層２４から形成されｎ導電型のままである。
【００１６】
図１１に示されるのは、メモリ回路１３がマスク５０によって保護またはマスクされる半導体デバイス１０の追加処理である。一形態におけるマスク５０は、フォトレジストである。フォトレジストの代わりに他のマスキング材料が使用されてもよい。マスク５０が所定位置にある状態で、ゲートスタックの側面に整列されて基板１２内に拡張領域５２および拡張領域５４を形成するためにイオン注入が実施される。拡張領域５２および拡張領域５４を形成すると、ＡＲＣ層３４はゲートスタックから除去されてｎ導電型ゲート４８が露出する。この後、マスク５０は除去されてもよい。拡張領域５２および拡張領域５４は、それぞれ、他の回路１１のトランジスタの第１の電流電極またはソース、および第２の電流電極またはドレインとして機能する。
【００１７】
図１２に示されるのは、一時的な側壁スペーサーが他の回路１１においてゲート４８および誘電体層１４の側面に隣接し、さらにメモリ回路１３内でメモリセルの側面に隣接して形成される、半導体デバイス１０の追加処理である。メモリ回路１３内で、側壁スペーサー５６は、誘電体層２２、選択ゲート４６、およびＡＲＣ層３４の各々の露出側面、離散電荷蓄積層３６、制御ゲート４４、およびＡＲＣ層４２の露出側面に隣接して形成される。側壁スペーサー５６は、窒化チタンを含む様々な材料のいずれであってもよい。側壁スペーサー５６は、多結晶シリコン、ＡＲＣ層４２、ＡＲＣ層３４などの注入ブロッキング層、誘電体層１４、誘電体層２２、および電荷蓄積層３６に対して選択的にエッチングされうる材料であるべきである。
【００１８】
図１３に示されるのは、ドーパントが基板１２の露出領域の中にイオン注入される半導体デバイス１０の追加処理である。ソース／ドレイン領域内のｎ型ドーパントはｎチャネル・メモリ・デバイスに対応するが、ソース／ドレイン領域内のｐ型ドーパントはｐチャネル・メモリ・デバイスに対応する。深いソース注入およびドレイン注入は、それによって、他の回路１１内にソース注入領域５８およびドレイン注入領域６０を生成するために実施される。また、この注入によって、望まれるゲート４８のｎ型ドーピングが得られる。さらに形成されるのは、メモリ回路１３のメモリセルに対する基板１２内のソース注入領域６２およびドレイン注入領域６４である。さらに、主にｎ型であるソース／ドレイン注入はｎ型メモリセルの実施形態に対応することに留意されたい。メモリ回路１３内では、ＡＲＣ層４２が選択ゲート４４への注入を防止し、それゆえ、選択ゲート４４の電気的特性は変更されない。
【００１９】
図１４に示されるのは、一時的な側壁スペーサー５６が選択的な湿式エッチングによって除去される半導体デバイス１０の追加処理である。側壁スペーサー５６のエッチングは、側壁スペーサー５６が窒化チタンなどの材料からなるとき、図示された他の構造のいずれも除去することなく従来の湿式エッチングで行なわれる可能性がある。
【００２０】
図１５に示されるのは、他の回路１１がマスク６６によってマスクされる半導体デバイス１０の追加処理である。一形式において、マスク６６はフォトレジストである。フォトレジストの代わりに他のマスキング材料が使用されてもよい。イオン注入が実施される。他の回路１１が保護されている場合、ソースおよびドレイン拡張注入物がメモリ回路１３のメモリセル内に形成される。一形態において、カウンタドーピング領域１６と横方向に一致してソース／ドレイン拡張注入領域６８が形成される。また、カウンタドーピング領域１６と横方向に一致してソース／ドレイン拡張注入領域７０が形成される。ソース／ドレイン拡張注入は、ｎチャネル・メモリ・セルに対して主にｎタイプであり、ｐチャネル・メモリ・セルに対して主にｐタイプである。結果として得られるメモリ回路１３のメモリセルのソースおよびドレインは、ここで、選択ゲート４６および制御ゲート４４上のエッジと整列する。それゆえ、メモリセルのソース電極およびドレイン電極の形成は自己整合している。ＡＲＣ層３４は、下層の選択ゲート４６を、ソースおよびドレイン拡張注入物を形成するために使用されるイオン注入のドーピング作用から保護する。
【００２１】
図１６に示されるのは、ＡＲＣ層４２がｎ導電型を有する制御ゲート４４の上から除去される半導体デバイス１０の追加処理である。また、ＡＲＣ層３４の露出部分は、ｐ導電型を有する選択ゲート４６の上から除去される。離散電荷蓄積層３６の下にあるＡＲＣ層３４の非露出部分はそのまま残される。従来のエッチングは、ＡＲＣ層４２およびＡＲＣ層３４の露出部分を除去するように用いられる。
【００２２】
図１７に示されるのは、最終の側壁スペーサーが他の回路１１のトランジスタおよびメモリ回路１３のメモリセルのゲート構造の露出側壁に形成される半導体デバイス１０の追加処理である。特に、側壁スペーサー７２はゲート４８の露出面および誘電体層１４のゲート誘電体に隣接して形成される。側壁スペーサー７４は、誘電体層２２、選択ゲート４６、離散電荷蓄積層３６、および制御ゲート４４の一部分の露出面に隣接して形成される。側壁スペーサー７６は制御ゲート４４、ＡＲＣ層３４、および離散電荷蓄積層３６の残る露出面に隣接して形成される。側壁スペーサー７２、７４、および７６は、主に、その後のケイ素化からゲート構造の特定の表面を保護するように機能し、ソース、ドレイン、制御ゲート、および選択ゲートに低抵抗で電気的に接触（図示せず）しうるように実施される。望ましくないケイ素化は、デバイスの電気的特性を変化させ、場合によっては予期せぬ電気的接続をもたらすおそれがある。
【００２３】
別の実施形態において、スプリット・ゲート・メモリを形成するための工程には、図１〜１０に関連して開示されたステップと同じステップが採用される。しかし、図１１では、露出上面を有するＡＲＣ層４２およびＡＲＣ層３４の一部分は、いずれも構造内に残されている一部分とは対照的に除去される。マスク５０が所定位置にある状態で、図１１で既に論じられたように、ゲートスタックの側面に整列される基板１２内に拡張領域５２および拡張領域５４を形成するためにイオン注入が実施される。図１２の処理は実施されず、図１３の処理は後まで延期される。図１４の処理も実施されない。むしろ、先に変更された図１１の次の処理は図１５の処理である。図１５のこの実施形態においても、深いソース／ドレイン注入の形成はない。図１５では、ソースおよびドレイン拡張領域のみが基板１２内に形成される。この時点で、図１７の側壁スペーサーが形成される。図１７における側壁スペーサーの形成後、深いソース／ドレイン構造が形成されて代替実施形態に従ったスプリット・ゲート・メモリ・セルの形成が終了する。
【００２４】
これまで、ｎチャネル・メモリ・セルに関してｐ導電型の選択ゲートとｎ導電型の制御ゲートを有するスプリット・ゲート・メモリが提供されていることを理解されたい。選択ゲートのｐ導電型は、選択機能に対して高い閾値電圧を供給する。制御ゲートのｎ導電型は、メモリセルを読み取り、かつセルまたは隣接メモリセルへの妨害を回避するためのバイアス機能に対して低い閾値電圧を供給する。換言すると、選択ゲートの仕事関数は制御ゲートの仕事関数よりも大きい。典型的に、選択ゲートの仕事関数と制御ゲートの仕事関数との差異は、およそ３００ｍｅＶに等しいかこれを上回る値である。したがって、ｎチャネル・メモリ・セルの場合、選択ゲートの仕事関数は、制御ゲートの仕事関数よりもおよそ３００ｍｅＶを上回る値だけ大きい。本明細書において使用される「仕事関数」という用語は、電子を固体から固体表面のすぐ外側の点に遷移させるために必要な、典型的に電子ボルト単位で測定される最小エネルギー（あるいは、電子をフェルミエネルギー準位から真空中に移動するために必要なエネルギー）と定義される。ここで、「すぐ」とは、最終的な電子の位置が原子スケールでは表面から遠いが巨視的スケールでは固体に一層近いことを意味する。スプリット・ゲート・メモリ・セルの選択ゲートと制御ゲートの仕事関数の関係は、具体的に調整される。制御ゲートおよび選択ゲートの下にあるチャネル領域の仕事関数が同様である場合に、スプリット・ゲート・メモリのチャネル内の多数キャリアが電子であり、かつ多数キャリアのタイプがｎ導電型であるとき、制御ゲートの閾値電圧は選択ゲートの閾値電圧よりも低い。カウンタドーピングの非存在下でｐ型基板を有するｎ型セルの場合、選択ゲートの仕事関数はその下にあるチャネルの仕事関数よりも高く、制御ゲートの仕事関数はその下にあるチャネルの仕事関数よりも低いので、チャネルのカウンタドーピングは不要であるが任意であってもよい。ここで論じられる実施形態は、ｎチャネルデバイスおよびｐチャネルデバイスを実現するときに相補的な導電型が実現されるｎチャネルトランジスタおよびｐチャネルトランジスタの両方に適用されることを理解されたい。したがって、多数キャリアがホールでかつ多数キャリア型がｐ導電型であるとき、制御ゲートおよび選択ゲートの下にあるチャネル領域の仕事関数が同様である場合に制御ゲートの閾値電圧は選択ゲートの閾値電圧よりも高い。この導電型では、ｎ型がドープされる基板の場合、選択ゲートの仕事関数はその下にるチャネルの仕事関数よりも低く、制御ゲートの仕事関数はその下にあるチャネルの仕事関数よりも高い。本明細書に記載された多くの実施形態は採用される可能性があり、その実施形態の選択は処理要件および所望のトランジスタ仕様に依存する可能性がある。
【００２５】
本発明は具体的な導電型または電位の極性に関して記載されているが、導電型または電位の極性は反転されてもよいことを当業者は理解している。さらに、「前部」、「後部」、「上部」、「下部」、「上に」、「下に」、「上方に」、「下方に」などの用語は、本明細書および特許請求の範囲の中にあれば、説明を目的として使用されるものであり、必ずしも不変の相対位置を示すため使用されるものではない。このように使用される用語は、本明細書に記載された本発明の実施形態が、たとえば、本明細書に図示され、あるいは説明される配向以外の配向で使用できる適当な状況下において置き換え可能であることが理解される。
【００２６】
一形態において、第１の仕事関数を有する選択ゲートが基板の第１の部分の上に形成されるスプリット・ゲート・メモリ・デバイスを形成する方法が本明細書において提供される。第２の仕事関数を有する制御ゲートが第１の部分に隣接する基板の第２の部分の上に形成される。第１の多数キャリア型スプリット・ゲート・メモリ・デバイスでは、第１の多数キャリア型は電子であり、第１の仕事関数は第２の仕事関数よりも大きい。第２の多数キャリア型スプリット・ゲート・メモリ・デバイスでは、第２の多数キャリア型はホールであり、第１の仕事関数は第２の仕事関数よりも小さい。第１の電流電極は基板内に形成され、第２の電流電極は制御ゲートおよび選択ゲートの上にあるチャネルによって第１の電流電極から分離された基板内に形成される。第１の多数キャリア型に関する一形態において、第１の仕事関数は第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ大きい。第２の多数キャリア型に関する別の形態において、第１の仕事関数は第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ小さい。別の形態において、選択ゲートおよび基板は同じ導電型でできている。一形態において、選択ゲートおよび制御ゲートを形成する前に、基板の上面に隣接するカウンタドープされた領域は、少なくとも第１の部分および第２の部分に形成される。カウンタドープされた領域は、基板の第１および第２の部分内のチャネル領域の仕事関数を変更するように構成される。カウンタドープされた領域は、基板の導電型と反対の導電型を含む。別の形態において、カウンタドープされた領域は、第１の多数キャリア型スプリット・ゲート・メモリ・デバイスに対してｎ型ドーパント種を注入することによって形成される。ｎ型スプリット・ゲート・メモリ・デバイスに関する別の形態において、カウンタドープされた領域はチャネル領域の仕事関数を下げるように構成される。ｐ型スプリット・ゲート・メモリ・デバイスの場合、カウンタドープされた領域はチャネル領域の仕事関数を上げるように構成される。別の形態において、選択ゲートは、基板の少なくとも第１の部分の上に選択ゲート誘電体の層を形成することによって形成される。選択ゲート材料の層は、選択ゲート誘電体の層の上に形成される。ドーパントが選択ゲート材料の層の中に注入され、ドーパントは第１の仕事関数を定めるのに適した導電型を備える。別の形態において、選択ゲートを形成することは、選択ゲート材料の層の上に注入ブロッキング層を形成することによって形成される。選択ゲートの第１のエッジは選択ゲート材料の層内に画定され、第１のエッジを画定することは、制御ゲートに関して使用するための基板の少なくとも第２の部分の上にある領域において、注入ブロッキング層と、選択ゲート材料の層と、選択ゲート誘電体の層とを除去するためにエッチングすることを含む。制御ゲートは、（ｉ）注入ブロッキング層と、（ｉｉ）選択ゲート材料の層と、（ｉｉｉ）選択ゲートの第１のエッジと、（ｉｖ）選択ゲートの第１のエッジを画定することによって露出された基板の表面との上に離散電荷蓄積層を形成することによって形成される。制御ゲート材料の層は、離散電荷蓄積層の上に形成される。制御ゲートは制御ゲート材料の層内に定められる。制御ゲートを画定することは、制御ゲート材料の層と少なくとも制御ゲートとしての使用を想定していない領域における離散電荷蓄積層とを除去するためにエッチングすることを含む。制御ゲートの一部分は基板の第２の部分の上にある。別の形態において、注入ブロッキング層は窒化物反射防止膜（ＡＲＣ）層である。また、別の形態において、制御ゲートの一部分は選択ゲートの第１のエッジの上にある。さらに別の形態において、選択ゲートは、選択ゲートの第２のエッジを画定することによって形成される。第２のエッジを画定することは、選択ゲートに関して使用するための基板の第１の部分の上にある領域の外側において、注入ブロッキング層と、選択ゲート材料の層と、選択ゲート誘電体の層との少なくとも一部分を除去するためにエッチングすることを含む。一時的な側壁スペーサーが選択ゲートおよび制御ゲートの露出側壁に沿って形成される。深いソース／ドレイン注入領域が、一時的な側壁スペーサーに位置し、選択ゲートの第２のエッジおよび選択ゲートの第２のエッジと反対の制御ゲートのエッジに隣接する基板内に形成される。一時的な側壁スペーサーが除去される。一時的な側壁スペーサーを除去する前に、ソース／ドレイン拡張注入領域が一時的な側壁スペーサーの下にある少なくとも基板の領域の基板内に形成される。選択ゲートの上にある注入ブロッキング層が除去される。選択ゲートおよび制御ゲートの露出側壁に沿って側壁スペーサーが形成される。別の形態において、選択ゲートの上にある注入ブロッキング層は実質的にすべての部分を除去することによって除去され、注入ブロッキング層の一部分は選択ゲートの第１のエッジに隣接する制御ゲートの離散電荷蓄積層の一部分の下にある選択ゲートの第１のエッジに隣接して残る。別の形態において、離散電荷蓄積層は、トラップ位置を含むナノクラスタ層および窒化物層からなる群から選択されるものである。
【００２７】
別の形態において、カウンタドープされた領域が少なくとも第１および第２の部分において基板の上面に隣接して形成される、スプリット・ゲート・メモリ・デバイスを形成する方法が提供される。カウンタドープされた領域は、基板の第１および第２の部分内のチャネル領域の仕事関数を変更するように構成される。第１の仕事関数を有する選択ゲートは、基板の第１の部分の上に形成される。選択ゲートを形成することは、（ｉ）選択ゲート誘電体の層を基板の少なくとも第１の部分の上に形成すること、（ｉｉ）選択ゲート材料の層を選択ゲート誘電体の層の上に形成すること、（ｉｉｉ）ドーパントを選択ゲート材料の層の中に注入することを含む。ドーパントは、第１の仕事関数を定めるのに適した導電型である。第１の部分に隣接する基板の第２の部分の上に、第２の仕事関数を有する制御ゲートが形成される。第１の多数キャリア型が電子を備える第１の多数キャリア型のスプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも大きい。第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも小さい。第１の電流電極が基板内に形成される。第２の電流電極が、制御電極および選択電極の下にあるチャネルによって第１の電極から分離された基板内に形成される。別の形態において、選択ゲートは、選択ゲート材料の層の上に注入ブロッキング層を形成することによって形成される。選択ゲートの第１のエッジが選択ゲート材料の層内に画定され、第１のエッジを画定することは、制御ゲートに関して使用するための基板の少なくとも第２の部分の上にある領域において、注入ブロッキング層と、選択ゲート材料の層と、選択ゲート誘電体の層とを除去するためにエッチングすることを含む。一形態における制御ゲートは、（ｉ）注入ブロッキング層と、（ｉｉ）選択ゲート材料の層と、（ｉｉｉ）選択ゲートの第１のエッジと、（ｉｖ）選択ゲートの第１のエッジを画定することによって露出する基板の表面との上に離散電荷蓄積層を形成することによって形成される。制御ゲート材料の層が離散電荷蓄積層の上に形成される。制御ゲートは、少なくとも制御ゲートとしての使用を想定していない領域において制御ゲート材料の層と離散電荷蓄積層とを除去するためにエッチングすることによって制御ゲート材料の層内に画定される。制御ゲートの一部分は基板の第２の部分の上にある。
【００２８】
別の形態において、本明細書では第１の仕事関数を有する選択ゲートを基板の第１の部分の上に有するスプリット・ゲート・メモリ・デバイスが提供される。第１の部分に隣接する基板の第２の部分の上にある制御ゲートが第２の仕事関数を有し、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも小さい。基板内の第１の電流電極および基板内の第２の電流電極は、制御ゲートおよび選択ゲートの下にあるチャネルによって第１の電流電極から分離される。別の形態において、カウンタドープされた領域が少なくとも第１および第２の部分において基板の上面に隣接している。カウンタドープされた領域は、基板の第１および第２の部分内のチャネル領域の第３の仕事関数を変更するように構成される。ｎ型スプリット・ゲート・メモリ・デバイスでは、カウンタドープされた領域はチャネル領域の第３の仕事関数を下げるように構成される。ｐ型スプリット・ゲート・メモリ・デバイスでは、カウンタドープされた領域はチャネル領域の仕事関数を上げるように構成される。別の形態において、選択ゲートは、基板の少なくとも第１の部分の上に選択ゲート誘電体の層を有する。選択ゲート材料の層は選択ゲート誘電体の層の上にあり、選択ゲート材料の層はドーパント層を含み、ドーパントは第１の仕事関数を定めるのに適した導電型を備える。
【００２９】
本発明は本明細書において具体的な実施形態に関して説明されているが、以下の特許請求の範囲に明記される本発明の範囲から逸脱することなく様々な修正および変更がなされうる。たとえば、選択ゲートおよび制御ゲートの形成に至るエッチングの順序は修正または反転されてもよい。制御ゲートに対する選択ゲートの形状および正確な位置は、修正されてもよい。傾斜注入またはハロー注入を含む様々な形態のイオン注入が採用されてもよい。スプリット・ゲート・メモリ・セルを実現するために、ガリウムヒ素および金属酸化膜半導体（ＭＯＳ）を含む様々な半導体技術が採用されてもよい。
【００３０】
したがって、明細書および図は、限定的意味でなくむしろ例示的意味で考えられるべきであり、かかるすべての修正は本発明の範囲内に含まれるよう意図されている。具体的な実施形態に関して本明細書に記載される諸問題に対する便益、利点、または解決策は、一部または全部の請求項の範囲の重要な、必要とされる、あるいは基本的な特徴または要素であると解釈されることを意図しない。
【００３１】
特に明記しない限り、「第１の」および「第２の」などの用語は、かかる用語が表す要素を適宜区別するために使用される。それゆえ、これらの用語は、必ずしもかかる要素の一時的あるいはその他の優先順位付けを示すことを意図しない。
【技術分野】
【０００１】
本開示は一般に半導体に関し、具体的には２つのゲートを有するメモリおよびデータ・ストレージ・デバイス回路に関する。
【背景技術】
【０００２】
特定タイプのメモリセルは、制御ゲートおよび選択ゲートの存在を示すスプリット・ゲート・メモリとして知られる。スプリット・ゲート・メモリ・セルは、不揮発性メモリ（ＮＶＭ）の一形態として機能する。制御ゲート電極および選択ゲート電極はいずれもメモリセルの動作に影響を与える。スプリット・ゲート・メモリ・セルは、誘電体によって電気的に分離された選択ゲートおよび制御ゲートによってそれぞれ制御される２つの識別可能なチャネル領域を有する。選択ゲートチャネルは、読取り動作中やプログラム動作中に制御ゲートの下でメモリセルを選択するためのアクセスデバイスの機能を果たす。スプリット・ゲート・メモリ・セルの一形態では、同じ導電型の制御ゲートおよび選択ゲートが使用される。チャネルの閾値電圧は、典型的に、チャネル領域内の基板ドープ量によって制御される。
【図面の簡単な説明】
【０００３】
【図１】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図２】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図３】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図４】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図５】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図６】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図７】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図８】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図９】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１０】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１１】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１２】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１３】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１４】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１５】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１６】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【図１７】本発明に従ってスプリット・ゲート・メモリ・デバイスを形成する方法を断面構造で示す。
【発明を実施するための形態】
【０００４】
本発明は例として示されるもので添付図によって制限されるものではなく、添付図においては、同様の参照番号は同様の要素を示す。図内の要素は、簡単かつ明確にするために示されており、必ずしも一定の縮尺で描かれていない。
【０００５】
薄い制御ゲート誘電体を供えるスプリット・ゲート・メモリ・デバイスを効率的に動作させるためには、制御ゲートチャネルに対して妥当な低振幅固有閾値電圧Ｖｔｎを有することが望ましい。Ｖｔｎが高い場合は読取り中に高い制御ゲートバイアスを必要とし、電荷蓄積領域を取り囲む誘電体に大きい電場を生じるので、低振幅のＶｔｎが望ましい。薄い誘電体層の場合、このような高電場はバイアスされたセル内でプログラムされた電荷を乱す可能性がある。さらに、選択されていないセルに対する漏洩電流を最小化するためには、選択ゲートチャネルに対して十分に高い閾値電圧Ｖｔを有することが望ましい。低電圧を有するメモリセルを読み取ることができかつ選択されたメモリセルのプログラムされた電荷を乱さないためには、制御ゲートに対して低い閾値電圧が望まれる。選択されていないメモリにおいてチャネルを流れる漏洩電流は最小化されるので、選択ゲートに対しては高い閾値電圧が望まれる。スプリット・ゲート・メモリ・セルの制御ゲートおよび選択ゲート部分に使用される妥当な閾値電圧は、概ね、各ゲートと下層チャネル領域の仕事関数の差によって決定される。本明細書では、選択ゲートの仕事関数がｎ型メモリセル（電子多数キャリア）に対する制御ゲートの仕事関数よりも大きい方法と得られるメモリ構造とが提供される。ｐ型（ホール多数キャリア）メモリセルの場合は、仕事関数における逆の関係が実現される。結果として、制御ゲートおよび選択ゲートの下にあって同様の仕事関数のチャネル領域を有するメモリセルの場合、制御ゲート部分はｎ型スプリット・ゲート・メモリ・セルの選択ゲートの閾値電圧に比べて低い閾値電圧を有する。一実施形態において、本明細書に記載される方法は、選択ゲートの下にあるチャネルの仕事関数よりも大きい仕事関数を有する選択ゲートを実現し、制御ゲートの下にあるチャネルの仕事関数よりも小さい仕事関数を有する制御ゲートを実現する。
【０００６】
図１に示されるのは、スプリット・ゲート・メモリ・セルの形成の初期段階における半導体デバイス１０である。半導体デバイス１０は、２つの部分に分岐される。第１の部分は他の回路１１のトランジスタを実現し、第２の部分はメモリ回路１３を実現する。電気的絶縁が２つの部分を分離し、２つの部分は、単一集積回路ダイ表面でごく接近させて実現されてもよく、単一集積回路ダイ表面でさほど接近させずに実現されてもよい。基板１２が提供される。一形態において、基板１２はシリコン基板であるが他の半導体材料が基板１２に使用されてもよい。たとえば、ガリウム砒素基板材料が使用されてもよく、シリコン・オン・インシュレータ（ＳＯＩ）基板が使用されてもよい。基板１２の上にあるのは誘電体層１４である。一形態において、誘電体層１４は、二酸化ケイ素などの酸化物である。この実施形態において、誘電体層１４は、比較的厚い誘電体層であり、他の回路１１における高耐圧トランジスタ用のゲート誘電体として機能するように意図されている。他の回路１１の上にあるのはマスク１８である。一形態において、マスク１８はフォトレジストである。他のマスク材料が使用されてもよい。他の回路１１を保護するためのマスク１８が所定位置にある状態で、ｎ型ドーパント２０がメモリ回路１３の基板１２の中に注入される。ｎ型ドーパント２０として様々なドーパントが使用されてもよい。マスク１８が除去される前に、誘電体層１４がメモリ回路１３の上から除去される。誘電体層１４が除去された時点で、異なる誘電体層、この実施形態においては、より薄い誘電体層２２が基板１２の上に形成される。誘電体層２２は、メモリ回路１３内でメモリセルのゲート誘電体として機能し、一形態において、他の回路１１内の高電圧トランジスタのゲート誘電体よりも薄くすることが意図的に望まれる。
【０００７】
図２に示されるのは、マスク１８が他の回路１１の上方から除去される半導体デバイス１０の追加処理である。ｎ型ドーパント２０の注入によって、基板１２内にカウンタドーピング領域１６が形成される。カウンタドーピング領域１６内のドーピング型は、基板１２のドーピング型と異なり、それゆえに、カウンタドーピングと称される。カウンタドーピングのドーパント型は、ｎチャネル（ｎ型）デバイス（たとえば、シリコン基板用としてリン、砒素、またはアンチモンなどのｎ型ドーパント）のチャネルの仕事関数を下げるために選定され、ｐチャネル（ｐ型）デバイス（たとえば、シリコン基板用としてホウ素またはインジウムなどのｐ型ドーパント）のチャネルの仕事関数を上げるために選定される。カウンタドーピング領域の形成はオプションであって必須ではないことを理解されない。別の形態において、チャネルは、ドーピングなしで実現されてもよい。また、図２に示されるのは、この例では誘電層１４よりも薄い誘電体層２２の形成である。
【０００８】
図３に示されるのは、ゲート材料層２４が基板１２の上方に蒸着され、さらに誘電体層１４および誘電体層２２の各々の表面に蒸着される半導体デバイス１０の追加処理である。一形態において、ゲート材料層２４はドープされていない多結晶シリコン層である。他の形態において、導電性である様々な材料あるいはドープされるときに導電性である様々な材料がゲート材料層２４を実現するために多結晶シリコンの代わりに使用されてもよい。
【０００９】
図４に示されるのは、メモリ回路１３内でゲート材料層２４の部分のドーパントによるドーピングが実施される半導体デバイス１０の追加処理である。他の回路１１を覆うマスク２６が提供される。一形態において、マスク２６はフォトレジストである。マスク２６が所定位置にある状態で、ｐ型ドーパント２８が露出ゲート材料層２４に注入される。ゲート材料層２４は選択ゲートとして使用され、したがって、この材料は所望のｐ導電型にプレドープされ、基板１２は一実施形態においてｐ導電型を有する。ｐ型ドーパント２８として様々なドーパントが使用されてもよい。注入ステップの終了時に、マスク２６は他の回路１１におけるゲート材料層２４の上から除去される。
【００１０】
図５に示されるのは、他の回路１１内でゲート材料層２４の部分のドーパントによるドーピングが実施される半導体デバイス１０の追加処理である。メモリ回路１３の上にマスク３０が提供される。一形態において、マスク３０はフォトレジストである。マスク３０が所定位置にある状態で、ｎ型ドーパントがｎ型注入３２によって露出ゲート材料層２４の中に注入される。ゲート材料層２４の露出部分は、所望のｎ導電型にプレドープされる。ｎ型注入３２の終了時に、マスク３０はメモリ回路１３におけるゲート材料層２４の上から除去される。
【００１１】
図６に示されるのは、反射防止膜（ＡＲＣ）層３４がドープされた露出ゲート材料層２４の所定部分の表面に蒸着される半導体デバイス１０の追加処理である。ＡＲＣ層３４は、注入ブロッキング層３４としての機能を果たし、ゲート材料層２４が後続のイオン注入プロセスによって変更されないようにする。一形態において、ＡＲＣ層３４は窒化ケイ素を備える。他の回路１１のすべての上とメモリ回路１３の所望の所定部分の上に、フォトレジストマスク（図示せず）が形成される。マスクが所定位置にある状態で、メモリ回路１３内のＡＲＣ層３４の露出部分、ゲート材料層２４、および誘電体層２２を除去するためにエッチングが実施される。一形態において、エッチングは反応性イオンエッチング（ＲＩＥ）である。図６において得られる半導体デバイスの構造は、基板１２のカウンタドーピング領域１６の一部分が露出した構造である。
【００１２】
図７に示されるのは、離散電荷蓄積層３６が、基板１２のＡＲＣ層３４の露出部分、ＡＲＣ層３４、ゲート材料層２４、および誘電体層２２の露出側壁部分、ならびにカウンタドーピング領域１６の露出部分に等角的に形成される、半導体デバイス１０の追加処理である。一形態において、離散電荷蓄積層３６は、二酸化ケイ素などの誘電体によって取り囲まれるナノクラスタまたはナノ結晶からなる。ナノクラスタ３８などのナノクラスタは電荷トラップであり、それゆえ、離散電荷蓄積層３６は電荷蓄積層として機能する。別の形態において、離散電荷蓄積層３６は窒化ケイ素などの窒化物層によって実施されてもよい。離散電荷蓄積層３６の上にあるのは、蒸着されかつ等角的であるゲート材料層４０である。一形態において、ゲート材料層４０は、ｎ型材料層を形成するようにその場でドープされる多結晶シリコンである。ゲート材料層４０は、メモリ回路１３内のメモリセルの制御ゲートとして機能する。図７にさらに示されるのは、蒸着された反射防止膜（ＡＲＣ）層４２である。ＡＲＣ層４２は、等角的で、半導体デバイス１０のすべての露出面を覆う。
【００１３】
図８に示されるのは、メモリ回路１３内に制御ゲートを設けることが望まれる場合に、マスク（図示せず）がＡＲＣ層４２の一部分の上に提供される、半導体デバイス１０の追加処理である。マスクが所定位置にある状態で、ＡＲＣ層４２、ゲート材料層４０、および離散電荷蓄積層３６のすべての露出部分がエッチングされて除去される。図８の得られる構造は、以前にその場でドープされたｎ型ゲート材料層４０の残りの部分から形成されるｎ導電型の制御ゲート４４を有する。それゆえ、メモリ回路１３は、ｐ導電型でドープされるゲート材料層２４からの選択ゲートとｎ導電型でドープされる制御ゲート４４とを有するメモリセルを有する。
【００１４】
図９に示されるのは、メモリ回路１３内のメモリセルの左側が規定される半導体デバイス１０の追加処理である。ＡＲＣ層３４、ドープされた露出ゲート材料層２４、および誘電体層２２を除去することが望まれるセクション以外のすべての部分の上にマスク（図示せず）が提供される。従来の乾式エッチングが実施され、メモリ回路１３内ではｐ導電型として以前にドープされた比較的小さい寸法の選択ゲート４６を残してドープされた露出ゲート材料層２４の部分が除去される。
【００１５】
図１０に示されるのは、メモリ回路１３とゲートスタックを形成することが望まれる他の回路１１のトランジスタの一部分とを保護するためにマスク（図示せず）が使用される、半導体デバイス１０の追加処理である。従来の乾式エッチングが実施され、他の回路１１内には誘電体層１４、他の回路１１のトランジスタのゲート４８、およびＡＲＣ層３４を有するゲートスタックが形成される。ゲート４８の長さは、任意であり、マスクパターンによって決定される。トランジスタのゲート４８は、ゲート材料層２４から形成されｎ導電型のままである。
【００１６】
図１１に示されるのは、メモリ回路１３がマスク５０によって保護またはマスクされる半導体デバイス１０の追加処理である。一形態におけるマスク５０は、フォトレジストである。フォトレジストの代わりに他のマスキング材料が使用されてもよい。マスク５０が所定位置にある状態で、ゲートスタックの側面に整列されて基板１２内に拡張領域５２および拡張領域５４を形成するためにイオン注入が実施される。拡張領域５２および拡張領域５４を形成すると、ＡＲＣ層３４はゲートスタックから除去されてｎ導電型ゲート４８が露出する。この後、マスク５０は除去されてもよい。拡張領域５２および拡張領域５４は、それぞれ、他の回路１１のトランジスタの第１の電流電極またはソース、および第２の電流電極またはドレインとして機能する。
【００１７】
図１２に示されるのは、一時的な側壁スペーサーが他の回路１１においてゲート４８および誘電体層１４の側面に隣接し、さらにメモリ回路１３内でメモリセルの側面に隣接して形成される、半導体デバイス１０の追加処理である。メモリ回路１３内で、側壁スペーサー５６は、誘電体層２２、選択ゲート４６、およびＡＲＣ層３４の各々の露出側面、離散電荷蓄積層３６、制御ゲート４４、およびＡＲＣ層４２の露出側面に隣接して形成される。側壁スペーサー５６は、窒化チタンを含む様々な材料のいずれであってもよい。側壁スペーサー５６は、多結晶シリコン、ＡＲＣ層４２、ＡＲＣ層３４などの注入ブロッキング層、誘電体層１４、誘電体層２２、および電荷蓄積層３６に対して選択的にエッチングされうる材料であるべきである。
【００１８】
図１３に示されるのは、ドーパントが基板１２の露出領域の中にイオン注入される半導体デバイス１０の追加処理である。ソース／ドレイン領域内のｎ型ドーパントはｎチャネル・メモリ・デバイスに対応するが、ソース／ドレイン領域内のｐ型ドーパントはｐチャネル・メモリ・デバイスに対応する。深いソース注入およびドレイン注入は、それによって、他の回路１１内にソース注入領域５８およびドレイン注入領域６０を生成するために実施される。また、この注入によって、望まれるゲート４８のｎ型ドーピングが得られる。さらに形成されるのは、メモリ回路１３のメモリセルに対する基板１２内のソース注入領域６２およびドレイン注入領域６４である。さらに、主にｎ型であるソース／ドレイン注入はｎ型メモリセルの実施形態に対応することに留意されたい。メモリ回路１３内では、ＡＲＣ層４２が選択ゲート４４への注入を防止し、それゆえ、選択ゲート４４の電気的特性は変更されない。
【００１９】
図１４に示されるのは、一時的な側壁スペーサー５６が選択的な湿式エッチングによって除去される半導体デバイス１０の追加処理である。側壁スペーサー５６のエッチングは、側壁スペーサー５６が窒化チタンなどの材料からなるとき、図示された他の構造のいずれも除去することなく従来の湿式エッチングで行なわれる可能性がある。
【００２０】
図１５に示されるのは、他の回路１１がマスク６６によってマスクされる半導体デバイス１０の追加処理である。一形式において、マスク６６はフォトレジストである。フォトレジストの代わりに他のマスキング材料が使用されてもよい。イオン注入が実施される。他の回路１１が保護されている場合、ソースおよびドレイン拡張注入物がメモリ回路１３のメモリセル内に形成される。一形態において、カウンタドーピング領域１６と横方向に一致してソース／ドレイン拡張注入領域６８が形成される。また、カウンタドーピング領域１６と横方向に一致してソース／ドレイン拡張注入領域７０が形成される。ソース／ドレイン拡張注入は、ｎチャネル・メモリ・セルに対して主にｎタイプであり、ｐチャネル・メモリ・セルに対して主にｐタイプである。結果として得られるメモリ回路１３のメモリセルのソースおよびドレインは、ここで、選択ゲート４６および制御ゲート４４上のエッジと整列する。それゆえ、メモリセルのソース電極およびドレイン電極の形成は自己整合している。ＡＲＣ層３４は、下層の選択ゲート４６を、ソースおよびドレイン拡張注入物を形成するために使用されるイオン注入のドーピング作用から保護する。
【００２１】
図１６に示されるのは、ＡＲＣ層４２がｎ導電型を有する制御ゲート４４の上から除去される半導体デバイス１０の追加処理である。また、ＡＲＣ層３４の露出部分は、ｐ導電型を有する選択ゲート４６の上から除去される。離散電荷蓄積層３６の下にあるＡＲＣ層３４の非露出部分はそのまま残される。従来のエッチングは、ＡＲＣ層４２およびＡＲＣ層３４の露出部分を除去するように用いられる。
【００２２】
図１７に示されるのは、最終の側壁スペーサーが他の回路１１のトランジスタおよびメモリ回路１３のメモリセルのゲート構造の露出側壁に形成される半導体デバイス１０の追加処理である。特に、側壁スペーサー７２はゲート４８の露出面および誘電体層１４のゲート誘電体に隣接して形成される。側壁スペーサー７４は、誘電体層２２、選択ゲート４６、離散電荷蓄積層３６、および制御ゲート４４の一部分の露出面に隣接して形成される。側壁スペーサー７６は制御ゲート４４、ＡＲＣ層３４、および離散電荷蓄積層３６の残る露出面に隣接して形成される。側壁スペーサー７２、７４、および７６は、主に、その後のケイ素化からゲート構造の特定の表面を保護するように機能し、ソース、ドレイン、制御ゲート、および選択ゲートに低抵抗で電気的に接触（図示せず）しうるように実施される。望ましくないケイ素化は、デバイスの電気的特性を変化させ、場合によっては予期せぬ電気的接続をもたらすおそれがある。
【００２３】
別の実施形態において、スプリット・ゲート・メモリを形成するための工程には、図１〜１０に関連して開示されたステップと同じステップが採用される。しかし、図１１では、露出上面を有するＡＲＣ層４２およびＡＲＣ層３４の一部分は、いずれも構造内に残されている一部分とは対照的に除去される。マスク５０が所定位置にある状態で、図１１で既に論じられたように、ゲートスタックの側面に整列される基板１２内に拡張領域５２および拡張領域５４を形成するためにイオン注入が実施される。図１２の処理は実施されず、図１３の処理は後まで延期される。図１４の処理も実施されない。むしろ、先に変更された図１１の次の処理は図１５の処理である。図１５のこの実施形態においても、深いソース／ドレイン注入の形成はない。図１５では、ソースおよびドレイン拡張領域のみが基板１２内に形成される。この時点で、図１７の側壁スペーサーが形成される。図１７における側壁スペーサーの形成後、深いソース／ドレイン構造が形成されて代替実施形態に従ったスプリット・ゲート・メモリ・セルの形成が終了する。
【００２４】
これまで、ｎチャネル・メモリ・セルに関してｐ導電型の選択ゲートとｎ導電型の制御ゲートを有するスプリット・ゲート・メモリが提供されていることを理解されたい。選択ゲートのｐ導電型は、選択機能に対して高い閾値電圧を供給する。制御ゲートのｎ導電型は、メモリセルを読み取り、かつセルまたは隣接メモリセルへの妨害を回避するためのバイアス機能に対して低い閾値電圧を供給する。換言すると、選択ゲートの仕事関数は制御ゲートの仕事関数よりも大きい。典型的に、選択ゲートの仕事関数と制御ゲートの仕事関数との差異は、およそ３００ｍｅＶに等しいかこれを上回る値である。したがって、ｎチャネル・メモリ・セルの場合、選択ゲートの仕事関数は、制御ゲートの仕事関数よりもおよそ３００ｍｅＶを上回る値だけ大きい。本明細書において使用される「仕事関数」という用語は、電子を固体から固体表面のすぐ外側の点に遷移させるために必要な、典型的に電子ボルト単位で測定される最小エネルギー（あるいは、電子をフェルミエネルギー準位から真空中に移動するために必要なエネルギー）と定義される。ここで、「すぐ」とは、最終的な電子の位置が原子スケールでは表面から遠いが巨視的スケールでは固体に一層近いことを意味する。スプリット・ゲート・メモリ・セルの選択ゲートと制御ゲートの仕事関数の関係は、具体的に調整される。制御ゲートおよび選択ゲートの下にあるチャネル領域の仕事関数が同様である場合に、スプリット・ゲート・メモリのチャネル内の多数キャリアが電子であり、かつ多数キャリアのタイプがｎ導電型であるとき、制御ゲートの閾値電圧は選択ゲートの閾値電圧よりも低い。カウンタドーピングの非存在下でｐ型基板を有するｎ型セルの場合、選択ゲートの仕事関数はその下にあるチャネルの仕事関数よりも高く、制御ゲートの仕事関数はその下にあるチャネルの仕事関数よりも低いので、チャネルのカウンタドーピングは不要であるが任意であってもよい。ここで論じられる実施形態は、ｎチャネルデバイスおよびｐチャネルデバイスを実現するときに相補的な導電型が実現されるｎチャネルトランジスタおよびｐチャネルトランジスタの両方に適用されることを理解されたい。したがって、多数キャリアがホールでかつ多数キャリア型がｐ導電型であるとき、制御ゲートおよび選択ゲートの下にあるチャネル領域の仕事関数が同様である場合に制御ゲートの閾値電圧は選択ゲートの閾値電圧よりも高い。この導電型では、ｎ型がドープされる基板の場合、選択ゲートの仕事関数はその下にるチャネルの仕事関数よりも低く、制御ゲートの仕事関数はその下にあるチャネルの仕事関数よりも高い。本明細書に記載された多くの実施形態は採用される可能性があり、その実施形態の選択は処理要件および所望のトランジスタ仕様に依存する可能性がある。
【００２５】
本発明は具体的な導電型または電位の極性に関して記載されているが、導電型または電位の極性は反転されてもよいことを当業者は理解している。さらに、「前部」、「後部」、「上部」、「下部」、「上に」、「下に」、「上方に」、「下方に」などの用語は、本明細書および特許請求の範囲の中にあれば、説明を目的として使用されるものであり、必ずしも不変の相対位置を示すため使用されるものではない。このように使用される用語は、本明細書に記載された本発明の実施形態が、たとえば、本明細書に図示され、あるいは説明される配向以外の配向で使用できる適当な状況下において置き換え可能であることが理解される。
【００２６】
一形態において、第１の仕事関数を有する選択ゲートが基板の第１の部分の上に形成されるスプリット・ゲート・メモリ・デバイスを形成する方法が本明細書において提供される。第２の仕事関数を有する制御ゲートが第１の部分に隣接する基板の第２の部分の上に形成される。第１の多数キャリア型スプリット・ゲート・メモリ・デバイスでは、第１の多数キャリア型は電子であり、第１の仕事関数は第２の仕事関数よりも大きい。第２の多数キャリア型スプリット・ゲート・メモリ・デバイスでは、第２の多数キャリア型はホールであり、第１の仕事関数は第２の仕事関数よりも小さい。第１の電流電極は基板内に形成され、第２の電流電極は制御ゲートおよび選択ゲートの上にあるチャネルによって第１の電流電極から分離された基板内に形成される。第１の多数キャリア型に関する一形態において、第１の仕事関数は第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ大きい。第２の多数キャリア型に関する別の形態において、第１の仕事関数は第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ小さい。別の形態において、選択ゲートおよび基板は同じ導電型でできている。一形態において、選択ゲートおよび制御ゲートを形成する前に、基板の上面に隣接するカウンタドープされた領域は、少なくとも第１の部分および第２の部分に形成される。カウンタドープされた領域は、基板の第１および第２の部分内のチャネル領域の仕事関数を変更するように構成される。カウンタドープされた領域は、基板の導電型と反対の導電型を含む。別の形態において、カウンタドープされた領域は、第１の多数キャリア型スプリット・ゲート・メモリ・デバイスに対してｎ型ドーパント種を注入することによって形成される。ｎ型スプリット・ゲート・メモリ・デバイスに関する別の形態において、カウンタドープされた領域はチャネル領域の仕事関数を下げるように構成される。ｐ型スプリット・ゲート・メモリ・デバイスの場合、カウンタドープされた領域はチャネル領域の仕事関数を上げるように構成される。別の形態において、選択ゲートは、基板の少なくとも第１の部分の上に選択ゲート誘電体の層を形成することによって形成される。選択ゲート材料の層は、選択ゲート誘電体の層の上に形成される。ドーパントが選択ゲート材料の層の中に注入され、ドーパントは第１の仕事関数を定めるのに適した導電型を備える。別の形態において、選択ゲートを形成することは、選択ゲート材料の層の上に注入ブロッキング層を形成することによって形成される。選択ゲートの第１のエッジは選択ゲート材料の層内に画定され、第１のエッジを画定することは、制御ゲートに関して使用するための基板の少なくとも第２の部分の上にある領域において、注入ブロッキング層と、選択ゲート材料の層と、選択ゲート誘電体の層とを除去するためにエッチングすることを含む。制御ゲートは、（ｉ）注入ブロッキング層と、（ｉｉ）選択ゲート材料の層と、（ｉｉｉ）選択ゲートの第１のエッジと、（ｉｖ）選択ゲートの第１のエッジを画定することによって露出された基板の表面との上に離散電荷蓄積層を形成することによって形成される。制御ゲート材料の層は、離散電荷蓄積層の上に形成される。制御ゲートは制御ゲート材料の層内に定められる。制御ゲートを画定することは、制御ゲート材料の層と少なくとも制御ゲートとしての使用を想定していない領域における離散電荷蓄積層とを除去するためにエッチングすることを含む。制御ゲートの一部分は基板の第２の部分の上にある。別の形態において、注入ブロッキング層は窒化物反射防止膜（ＡＲＣ）層である。また、別の形態において、制御ゲートの一部分は選択ゲートの第１のエッジの上にある。さらに別の形態において、選択ゲートは、選択ゲートの第２のエッジを画定することによって形成される。第２のエッジを画定することは、選択ゲートに関して使用するための基板の第１の部分の上にある領域の外側において、注入ブロッキング層と、選択ゲート材料の層と、選択ゲート誘電体の層との少なくとも一部分を除去するためにエッチングすることを含む。一時的な側壁スペーサーが選択ゲートおよび制御ゲートの露出側壁に沿って形成される。深いソース／ドレイン注入領域が、一時的な側壁スペーサーに位置し、選択ゲートの第２のエッジおよび選択ゲートの第２のエッジと反対の制御ゲートのエッジに隣接する基板内に形成される。一時的な側壁スペーサーが除去される。一時的な側壁スペーサーを除去する前に、ソース／ドレイン拡張注入領域が一時的な側壁スペーサーの下にある少なくとも基板の領域の基板内に形成される。選択ゲートの上にある注入ブロッキング層が除去される。選択ゲートおよび制御ゲートの露出側壁に沿って側壁スペーサーが形成される。別の形態において、選択ゲートの上にある注入ブロッキング層は実質的にすべての部分を除去することによって除去され、注入ブロッキング層の一部分は選択ゲートの第１のエッジに隣接する制御ゲートの離散電荷蓄積層の一部分の下にある選択ゲートの第１のエッジに隣接して残る。別の形態において、離散電荷蓄積層は、トラップ位置を含むナノクラスタ層および窒化物層からなる群から選択されるものである。
【００２７】
別の形態において、カウンタドープされた領域が少なくとも第１および第２の部分において基板の上面に隣接して形成される、スプリット・ゲート・メモリ・デバイスを形成する方法が提供される。カウンタドープされた領域は、基板の第１および第２の部分内のチャネル領域の仕事関数を変更するように構成される。第１の仕事関数を有する選択ゲートは、基板の第１の部分の上に形成される。選択ゲートを形成することは、（ｉ）選択ゲート誘電体の層を基板の少なくとも第１の部分の上に形成すること、（ｉｉ）選択ゲート材料の層を選択ゲート誘電体の層の上に形成すること、（ｉｉｉ）ドーパントを選択ゲート材料の層の中に注入することを含む。ドーパントは、第１の仕事関数を定めるのに適した導電型である。第１の部分に隣接する基板の第２の部分の上に、第２の仕事関数を有する制御ゲートが形成される。第１の多数キャリア型が電子を備える第１の多数キャリア型のスプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも大きい。第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも小さい。第１の電流電極が基板内に形成される。第２の電流電極が、制御電極および選択電極の下にあるチャネルによって第１の電極から分離された基板内に形成される。別の形態において、選択ゲートは、選択ゲート材料の層の上に注入ブロッキング層を形成することによって形成される。選択ゲートの第１のエッジが選択ゲート材料の層内に画定され、第１のエッジを画定することは、制御ゲートに関して使用するための基板の少なくとも第２の部分の上にある領域において、注入ブロッキング層と、選択ゲート材料の層と、選択ゲート誘電体の層とを除去するためにエッチングすることを含む。一形態における制御ゲートは、（ｉ）注入ブロッキング層と、（ｉｉ）選択ゲート材料の層と、（ｉｉｉ）選択ゲートの第１のエッジと、（ｉｖ）選択ゲートの第１のエッジを画定することによって露出する基板の表面との上に離散電荷蓄積層を形成することによって形成される。制御ゲート材料の層が離散電荷蓄積層の上に形成される。制御ゲートは、少なくとも制御ゲートとしての使用を想定していない領域において制御ゲート材料の層と離散電荷蓄積層とを除去するためにエッチングすることによって制御ゲート材料の層内に画定される。制御ゲートの一部分は基板の第２の部分の上にある。
【００２８】
別の形態において、本明細書では第１の仕事関数を有する選択ゲートを基板の第１の部分の上に有するスプリット・ゲート・メモリ・デバイスが提供される。第１の部分に隣接する基板の第２の部分の上にある制御ゲートが第２の仕事関数を有し、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、第１の仕事関数は第２の仕事関数よりも小さい。基板内の第１の電流電極および基板内の第２の電流電極は、制御ゲートおよび選択ゲートの下にあるチャネルによって第１の電流電極から分離される。別の形態において、カウンタドープされた領域が少なくとも第１および第２の部分において基板の上面に隣接している。カウンタドープされた領域は、基板の第１および第２の部分内のチャネル領域の第３の仕事関数を変更するように構成される。ｎ型スプリット・ゲート・メモリ・デバイスでは、カウンタドープされた領域はチャネル領域の第３の仕事関数を下げるように構成される。ｐ型スプリット・ゲート・メモリ・デバイスでは、カウンタドープされた領域はチャネル領域の仕事関数を上げるように構成される。別の形態において、選択ゲートは、基板の少なくとも第１の部分の上に選択ゲート誘電体の層を有する。選択ゲート材料の層は選択ゲート誘電体の層の上にあり、選択ゲート材料の層はドーパント層を含み、ドーパントは第１の仕事関数を定めるのに適した導電型を備える。
【００２９】
本発明は本明細書において具体的な実施形態に関して説明されているが、以下の特許請求の範囲に明記される本発明の範囲から逸脱することなく様々な修正および変更がなされうる。たとえば、選択ゲートおよび制御ゲートの形成に至るエッチングの順序は修正または反転されてもよい。制御ゲートに対する選択ゲートの形状および正確な位置は、修正されてもよい。傾斜注入またはハロー注入を含む様々な形態のイオン注入が採用されてもよい。スプリット・ゲート・メモリ・セルを実現するために、ガリウムヒ素および金属酸化膜半導体（ＭＯＳ）を含む様々な半導体技術が採用されてもよい。
【００３０】
したがって、明細書および図は、限定的意味でなくむしろ例示的意味で考えられるべきであり、かかるすべての修正は本発明の範囲内に含まれるよう意図されている。具体的な実施形態に関して本明細書に記載される諸問題に対する便益、利点、または解決策は、一部または全部の請求項の範囲の重要な、必要とされる、あるいは基本的な特徴または要素であると解釈されることを意図しない。
【００３１】
特に明記しない限り、「第１の」および「第２の」などの用語は、かかる用語が表す要素を適宜区別するために使用される。それゆえ、これらの用語は、必ずしもかかる要素の一時的あるいはその他の優先順位付けを示すことを意図しない。
【特許請求の範囲】
【請求項１】
スプリット・ゲート・メモリ・デバイスを形成する方法であって、
基板の第１の部分の上に第１の仕事関数を有する選択ゲートを形成すること、
前記第１の部分に隣接する前記基板の第２の部分の上に第２の仕事関数を有する制御ゲートを形成することであって、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも小さい、前記制御ゲートを形成すること、
前記基板内に第１の電流電極を形成すること、
前記制御ゲートおよび前記選択ゲートの下にあるチャネルによって前記第１の電流電極から分離された前記基板内に第２の電流電極を形成すること、
を備える、方法。
【請求項２】
前記第１の多数キャリア型の場合、前記第１の仕事関数は前記第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ大きい、請求項１に記載の方法。
【請求項３】
前記第２の多数キャリア型の場合、前記第１の仕事関数は前記第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ小さい、請求項１に記載の方法。
【請求項４】
前記選択ゲートと前記基板は同じ導電型でできている、請求項１に記載の方法。
【請求項５】
前記選択ゲートおよび前記制御ゲートを形成することの前に、少なくとも前記第１および第２の部分において前記基板の上面に隣接するカウンタドープされた領域を形成することであって、前記カウンタドープされた領域は前記基板の前記第１および第２の部分内のチャネル領域の仕事関数を修正するように構成される、前記領域を形成することを備える、請求項１に記載の方法。
【請求項６】
前記カウンタドープされた領域は、前記基板の導電型と反対の導電型を含む、請求項５に記載の方法。
【請求項７】
前記カウンタドープされた領域を形成することは、前記第１の多数キャリア型スプリット・ゲート・メモリ・デバイスに対してｎ型ドーパント種を注入することを備える、請求項５に記載の方法。
【請求項８】
さらにｎ型スプリット・ゲート・メモリ・デバイスに対して前記カウンタドープされた領域は、前記チャネル領域の仕事関数を下げるように構成され、さらにｐ型スプリット・ゲート・メモリ・デバイスに対して前記カウンタドープされた領域は、前記チャネル領域の仕事関数を上げるように構成される、請求項５に記載の方法。
【請求項９】
前記選択ゲートを形成することは、
前記基板の少なくとも前記第１の部分の上に選択ゲート誘電体の層を形成すること、
前記選択ゲート誘電体の層の上に選択ゲート材料の層を形成すること、
前記選択ゲート材料の層にドーパントを注入することであって、前記ドーパントは前記第１の仕事関数を定めるのに適した導電型を備える、前記ドーパントを注入すること、
をさらに備える、請求項１に記載の方法。
【請求項１０】
前記選択ゲートを形成することは、
前記選択ゲート材料の層の上に注入ブロッキング層を形成すること、
前記選択ゲート材料の層内に前記選択ゲートの第１のエッジを画定することであって、前記制御ゲートに関して使用するための前記基板の少なくとも第２の部分の上にある領域において、前記注入ブロッキング層と、前記選択ゲート材料の層と、前記選択ゲート誘電体の層とを除去するためにエッチングすることを含む、前記第１のエッジを画定すること、
をなおさらに備え、前記制御ゲートを形成することは、
（ｉ）前記注入ブロッキング層と、（ｉｉ）前記選択ゲート材料の層と、（ｉｉｉ）前記選択ゲートの第１のエッジと、（ｉｖ）前記選択ゲートの第１のエッジを定めることによって露出された前記基板の表面との上に離散電荷蓄積層を形成すること、
前記離散電荷蓄積層の上に制御ゲート材料の層を形成すること、
前記制御ゲート材料の層内に前記制御ゲートを画定することであって、前記制御ゲートを定めることは前記制御ゲート材料の層と少なくとも前記制御ゲートとしての使用を想定していない領域における前記離散電荷蓄積層とを除去するためにエッチングすることを含み、前記制御ゲートの一部分は前記基板の第２の部分の上にある、前記制御ゲートを画定すること、
をさらに備える、請求項９に記載の方法。
【請求項１１】
前記注入ブロッキング層は、窒化物反射防止膜層を備える、請求項１０に記載の方法。
【請求項１２】
前記制御ゲートの一部分はさらに前記選択ゲートの第１のエッジの上にある、請求項１０に記載の方法。
【請求項１３】
前記選択ゲートを形成することは、
前記選択ゲートの第２のエッジを画定することであって、前記選択ゲートに関して使用するための前記基板の第１の部分の上にある領域の外側において前記注入ブロッキング層と、前記選択ゲート材料の層と、前記選択ゲート誘電体の層との少なくとも一部分を除去するためにエッチングする、前記選択ゲートの第２のエッジを画定することを含むこと、
前記選択ゲートおよび前記制御ゲートの露出側壁に沿って一時的な側壁スペーサーを形成すること、
前記一時的な側壁スペーサーに位置し、前記選択ゲートの第２のエッジおよび前記選択ゲートの第２のエッジと反対の前記制御ゲートのエッジに隣接する前記基板内に深いソース／ドレイン注入領域を形成すること、
前記一時的な側壁スペーサーを除去すること、
前記一時的な側壁スペーサーを除去する前に前記一時的な側壁スペーサーの下にある少なくとも前記基板の領域における前記基板内にソース／ドレイン拡張注入領域を形成すること、
前記選択ゲートの上にある前記注入ブロッキング層を除去すること、
前記選択ゲートおよび前記制御ゲートの露出側壁に沿って側壁スペーサーを形成すること、
をなおさらに備える、請求項１０に記載の方法。
【請求項１４】
前記選択ゲートの上にある前記注入ブロッキング層を除去することは、実質的にすべての部分を除去することを備え、前記注入ブロッキング層の一部分は、前記選択ゲートの第１のエッジに隣接する前記制御ゲートの前記離散電荷蓄積層の一部分の下にある前記選択ゲートの第１のエッジに隣接したままである、請求項１３に記載の方法。
【請求項１５】
前記離散電荷蓄積層は、ナノクラスタ層およびトラップ位置を含む窒化物層からなる群から選択される１つを備える、請求項１３に記載の方法。
【請求項１６】
スプリット・ゲート・メモリ・デバイスを形成する方法であって、
少なくとも第１および第２の部分において基板の上面に隣接するカウンタドープされた領域を形成することであって、前記カウンタドープされた領域は前記基板の第１および第２の部分内のチャネル領域の仕事関数を修正するように構成される、前記カウンタドープされた領域を形成すること、
基板の第１の部分の上に第１の仕事関数を有する選択ゲートを形成することであって、（ｉ）前記基板の少なくとも第１の部分の上に選択ゲート誘電体の層を形成すること、（ｉｉ）前記選択ゲート誘電体の層の上に選択ゲート材料の層を形成すること、（ｉｉｉ）前記選択ゲート材料の層の中にドーパントを注入することを含み、前記ドーパントは前記第１の仕事関数を定めるのに適した導電型を備える、前記選択ゲートを形成すること、
第２の仕事関数を有する制御ゲートを前記第１の部分に隣接する前記基板の第２の部分の上に形成することであって、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも小さい、前記基板の第２の部分の上に形成すること、
前記基板内に第１の電流電極を形成すること、
前記制御ゲートおよび選択ゲートの下にあるチャネルによって前記第１の電流電極から分離された前記基板内に第２の電流電極を形成すること、
を備える、方法。
【請求項１７】
前記選択ゲートを形成することは、
選択ゲート材料の層の上に注入ブロッキング層を形成すること、
前記選択ゲート材料の層内に前記選択ゲートの第１のエッジを画定することであって、前記制御ゲートに関して使用するための前記基板の少なくとも第２の部分の上にある領域において、前記注入ブロッキング層と、前記選択ゲート材料の層と、前記選択ゲート誘電体の層とを除去するためにエッチングすることとを含む、前記選択ゲートの第１のエッジを画定すること、
をさらに備え、前記制御ゲートを形成することは、
（ｉ）前記注入ブロッキング層と、（ｉｉ）前記選択ゲート材料の層と、（ｉｉｉ）前記選択ゲートの第１のエッジと、（ｉｖ）前記選択ゲートの第１のエッジを画定することによって露出された基板の表面との上に離散電荷蓄積層を形成することと、
前記離散電荷蓄積層の上に制御ゲート材料の層を形成すること、
制御ゲート材料の層内に前記制御ゲートを画定することであって、少なくとも前記制御ゲートとしての使用を想定していない領域において前記制御ゲート材料の層および前記離散電荷蓄積層を除去するためにエッチングすることを含み、前記制御ゲートの一部分は前記基板の第２の部分の上にある、前記制御ゲートを画定すること、
をさらに備える、請求項１６に記載の方法。
【請求項１８】
基板の第１の部分の上にあり第１の仕事関数を有する選択ゲートと、
前記第１の部分に隣接する前記基板の第２の部分の上にあり第２の仕事関数を有する制御ゲートであって、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型のスプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型のスプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも小さい、前記制御ゲートと、
前記基板内の第１の電流電極と、
前記制御ゲートおよび前記選択ゲートの下にあるチャネルによって前記第１の電流電極から分離された前記基板内の第２の電流電極と、
を備える、スプリット・ゲート・メモリ・デバイス。
【請求項１９】
少なくとも前記第１および第２の部分において前記基板の上面に隣接するカウンタドープされた領域であって、前記カウンタドープされた領域は前記基板の第１および第２の部分内のチャネル領域の第３の仕事関数を修正するように構成され、さらに、ｎ型スプリット・ゲート・メモリ・デバイスの場合、前記カウンタドープされた領域は前記チャネル領域の第３の仕事関数を下げるように構成され、ｐ型スプリット・ゲート・メモリ・デバイスの場合、前記カウンタドープされた領域は前記チャネル領域の第３の仕事関数を上げるように構成される、前記カウンタドープされた領域をさらに備える、請求項１８に記載のスプリット・ゲート・メモリ・デバイス。
【請求項２０】
前記選択ゲートは、
前記基板の少なくとも前記第１の部分の上にある選択ゲート誘電体の層と、
前記選択ゲート誘電体の層の上にある選択ゲート材料の層であって、該選択ゲート材料の層はドーパントを有するドーパント層を含み、前記ドーパントは前記第１の仕事関数を定めるのに適した導電型を備える、前記選択ゲート材料の層と、
をさらに備える、請求項１９に記載のスプリット・ゲート・メモリ・デバイス。
【請求項１】
スプリット・ゲート・メモリ・デバイスを形成する方法であって、
基板の第１の部分の上に第１の仕事関数を有する選択ゲートを形成すること、
前記第１の部分に隣接する前記基板の第２の部分の上に第２の仕事関数を有する制御ゲートを形成することであって、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも小さい、前記制御ゲートを形成すること、
前記基板内に第１の電流電極を形成すること、
前記制御ゲートおよび前記選択ゲートの下にあるチャネルによって前記第１の電流電極から分離された前記基板内に第２の電流電極を形成すること、
を備える、方法。
【請求項２】
前記第１の多数キャリア型の場合、前記第１の仕事関数は前記第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ大きい、請求項１に記載の方法。
【請求項３】
前記第２の多数キャリア型の場合、前記第１の仕事関数は前記第２の仕事関数よりもおよそ３００ｍｅＶを上回る値だけ小さい、請求項１に記載の方法。
【請求項４】
前記選択ゲートと前記基板は同じ導電型でできている、請求項１に記載の方法。
【請求項５】
前記選択ゲートおよび前記制御ゲートを形成することの前に、少なくとも前記第１および第２の部分において前記基板の上面に隣接するカウンタドープされた領域を形成することであって、前記カウンタドープされた領域は前記基板の前記第１および第２の部分内のチャネル領域の仕事関数を修正するように構成される、前記領域を形成することを備える、請求項１に記載の方法。
【請求項６】
前記カウンタドープされた領域は、前記基板の導電型と反対の導電型を含む、請求項５に記載の方法。
【請求項７】
前記カウンタドープされた領域を形成することは、前記第１の多数キャリア型スプリット・ゲート・メモリ・デバイスに対してｎ型ドーパント種を注入することを備える、請求項５に記載の方法。
【請求項８】
さらにｎ型スプリット・ゲート・メモリ・デバイスに対して前記カウンタドープされた領域は、前記チャネル領域の仕事関数を下げるように構成され、さらにｐ型スプリット・ゲート・メモリ・デバイスに対して前記カウンタドープされた領域は、前記チャネル領域の仕事関数を上げるように構成される、請求項５に記載の方法。
【請求項９】
前記選択ゲートを形成することは、
前記基板の少なくとも前記第１の部分の上に選択ゲート誘電体の層を形成すること、
前記選択ゲート誘電体の層の上に選択ゲート材料の層を形成すること、
前記選択ゲート材料の層にドーパントを注入することであって、前記ドーパントは前記第１の仕事関数を定めるのに適した導電型を備える、前記ドーパントを注入すること、
をさらに備える、請求項１に記載の方法。
【請求項１０】
前記選択ゲートを形成することは、
前記選択ゲート材料の層の上に注入ブロッキング層を形成すること、
前記選択ゲート材料の層内に前記選択ゲートの第１のエッジを画定することであって、前記制御ゲートに関して使用するための前記基板の少なくとも第２の部分の上にある領域において、前記注入ブロッキング層と、前記選択ゲート材料の層と、前記選択ゲート誘電体の層とを除去するためにエッチングすることを含む、前記第１のエッジを画定すること、
をなおさらに備え、前記制御ゲートを形成することは、
（ｉ）前記注入ブロッキング層と、（ｉｉ）前記選択ゲート材料の層と、（ｉｉｉ）前記選択ゲートの第１のエッジと、（ｉｖ）前記選択ゲートの第１のエッジを定めることによって露出された前記基板の表面との上に離散電荷蓄積層を形成すること、
前記離散電荷蓄積層の上に制御ゲート材料の層を形成すること、
前記制御ゲート材料の層内に前記制御ゲートを画定することであって、前記制御ゲートを定めることは前記制御ゲート材料の層と少なくとも前記制御ゲートとしての使用を想定していない領域における前記離散電荷蓄積層とを除去するためにエッチングすることを含み、前記制御ゲートの一部分は前記基板の第２の部分の上にある、前記制御ゲートを画定すること、
をさらに備える、請求項９に記載の方法。
【請求項１１】
前記注入ブロッキング層は、窒化物反射防止膜層を備える、請求項１０に記載の方法。
【請求項１２】
前記制御ゲートの一部分はさらに前記選択ゲートの第１のエッジの上にある、請求項１０に記載の方法。
【請求項１３】
前記選択ゲートを形成することは、
前記選択ゲートの第２のエッジを画定することであって、前記選択ゲートに関して使用するための前記基板の第１の部分の上にある領域の外側において前記注入ブロッキング層と、前記選択ゲート材料の層と、前記選択ゲート誘電体の層との少なくとも一部分を除去するためにエッチングする、前記選択ゲートの第２のエッジを画定することを含むこと、
前記選択ゲートおよび前記制御ゲートの露出側壁に沿って一時的な側壁スペーサーを形成すること、
前記一時的な側壁スペーサーに位置し、前記選択ゲートの第２のエッジおよび前記選択ゲートの第２のエッジと反対の前記制御ゲートのエッジに隣接する前記基板内に深いソース／ドレイン注入領域を形成すること、
前記一時的な側壁スペーサーを除去すること、
前記一時的な側壁スペーサーを除去する前に前記一時的な側壁スペーサーの下にある少なくとも前記基板の領域における前記基板内にソース／ドレイン拡張注入領域を形成すること、
前記選択ゲートの上にある前記注入ブロッキング層を除去すること、
前記選択ゲートおよび前記制御ゲートの露出側壁に沿って側壁スペーサーを形成すること、
をなおさらに備える、請求項１０に記載の方法。
【請求項１４】
前記選択ゲートの上にある前記注入ブロッキング層を除去することは、実質的にすべての部分を除去することを備え、前記注入ブロッキング層の一部分は、前記選択ゲートの第１のエッジに隣接する前記制御ゲートの前記離散電荷蓄積層の一部分の下にある前記選択ゲートの第１のエッジに隣接したままである、請求項１３に記載の方法。
【請求項１５】
前記離散電荷蓄積層は、ナノクラスタ層およびトラップ位置を含む窒化物層からなる群から選択される１つを備える、請求項１３に記載の方法。
【請求項１６】
スプリット・ゲート・メモリ・デバイスを形成する方法であって、
少なくとも第１および第２の部分において基板の上面に隣接するカウンタドープされた領域を形成することであって、前記カウンタドープされた領域は前記基板の第１および第２の部分内のチャネル領域の仕事関数を修正するように構成される、前記カウンタドープされた領域を形成すること、
基板の第１の部分の上に第１の仕事関数を有する選択ゲートを形成することであって、（ｉ）前記基板の少なくとも第１の部分の上に選択ゲート誘電体の層を形成すること、（ｉｉ）前記選択ゲート誘電体の層の上に選択ゲート材料の層を形成すること、（ｉｉｉ）前記選択ゲート材料の層の中にドーパントを注入することを含み、前記ドーパントは前記第１の仕事関数を定めるのに適した導電型を備える、前記選択ゲートを形成すること、
第２の仕事関数を有する制御ゲートを前記第１の部分に隣接する前記基板の第２の部分の上に形成することであって、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型スプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも小さい、前記基板の第２の部分の上に形成すること、
前記基板内に第１の電流電極を形成すること、
前記制御ゲートおよび選択ゲートの下にあるチャネルによって前記第１の電流電極から分離された前記基板内に第２の電流電極を形成すること、
を備える、方法。
【請求項１７】
前記選択ゲートを形成することは、
選択ゲート材料の層の上に注入ブロッキング層を形成すること、
前記選択ゲート材料の層内に前記選択ゲートの第１のエッジを画定することであって、前記制御ゲートに関して使用するための前記基板の少なくとも第２の部分の上にある領域において、前記注入ブロッキング層と、前記選択ゲート材料の層と、前記選択ゲート誘電体の層とを除去するためにエッチングすることとを含む、前記選択ゲートの第１のエッジを画定すること、
をさらに備え、前記制御ゲートを形成することは、
（ｉ）前記注入ブロッキング層と、（ｉｉ）前記選択ゲート材料の層と、（ｉｉｉ）前記選択ゲートの第１のエッジと、（ｉｖ）前記選択ゲートの第１のエッジを画定することによって露出された基板の表面との上に離散電荷蓄積層を形成することと、
前記離散電荷蓄積層の上に制御ゲート材料の層を形成すること、
制御ゲート材料の層内に前記制御ゲートを画定することであって、少なくとも前記制御ゲートとしての使用を想定していない領域において前記制御ゲート材料の層および前記離散電荷蓄積層を除去するためにエッチングすることを含み、前記制御ゲートの一部分は前記基板の第２の部分の上にある、前記制御ゲートを画定すること、
をさらに備える、請求項１６に記載の方法。
【請求項１８】
基板の第１の部分の上にあり第１の仕事関数を有する選択ゲートと、
前記第１の部分に隣接する前記基板の第２の部分の上にあり第２の仕事関数を有する制御ゲートであって、（ｉ）第１の多数キャリア型が電子を備える第１の多数キャリア型のスプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも大きく、（ｉｉ）第２の多数キャリア型がホールを備える第２の多数キャリア型のスプリット・ゲート・メモリ・デバイスの場合、前記第１の仕事関数は前記第２の仕事関数よりも小さい、前記制御ゲートと、
前記基板内の第１の電流電極と、
前記制御ゲートおよび前記選択ゲートの下にあるチャネルによって前記第１の電流電極から分離された前記基板内の第２の電流電極と、
を備える、スプリット・ゲート・メモリ・デバイス。
【請求項１９】
少なくとも前記第１および第２の部分において前記基板の上面に隣接するカウンタドープされた領域であって、前記カウンタドープされた領域は前記基板の第１および第２の部分内のチャネル領域の第３の仕事関数を修正するように構成され、さらに、ｎ型スプリット・ゲート・メモリ・デバイスの場合、前記カウンタドープされた領域は前記チャネル領域の第３の仕事関数を下げるように構成され、ｐ型スプリット・ゲート・メモリ・デバイスの場合、前記カウンタドープされた領域は前記チャネル領域の第３の仕事関数を上げるように構成される、前記カウンタドープされた領域をさらに備える、請求項１８に記載のスプリット・ゲート・メモリ・デバイス。
【請求項２０】
前記選択ゲートは、
前記基板の少なくとも前記第１の部分の上にある選択ゲート誘電体の層と、
前記選択ゲート誘電体の層の上にある選択ゲート材料の層であって、該選択ゲート材料の層はドーパントを有するドーパント層を含み、前記ドーパントは前記第１の仕事関数を定めるのに適した導電型を備える、前記選択ゲート材料の層と、
をさらに備える、請求項１９に記載のスプリット・ゲート・メモリ・デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公表番号】特表２０１１−５１９４８９（Ｐ２０１１−５１９４８９Ａ）
【公表日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願番号】特願２０１１−５０７４９８（Ｐ２０１１−５０７４９８）
【出願日】平成２１年２月２６日（２００９．２．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３５２９９
【国際公開番号】ＷＯ２００９／１５４８１３
【国際公開日】平成２１年１２月２３日（２００９．１２．２３）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
【公表日】平成２３年７月７日（２０１１．７．７）
【国際特許分類】
【出願日】平成２１年２月２６日（２００９．２．２６）
【国際出願番号】ＰＣＴ／ＵＳ２００９／０３５２９９
【国際公開番号】ＷＯ２００９／１５４８１３
【国際公開日】平成２１年１２月２３日（２００９．１２．２３）
【出願人】（５０４１９９１２７）フリースケール セミコンダクター インコーポレイテッド (806)
【Ｆターム（参考）】
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