フラッシュメモリ及びその製造方法
【課題】30nm以下の微細化に適応できるフラッシュメモリ及びその製造方法を提供する。
【解決手段】基板101に接続された上部にスペーサ絶縁膜116を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をFとするとき、独立に書き込み/消去可能なビットライン2本が対になって4F周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。
【解決手段】基板101に接続された上部にスペーサ絶縁膜116を有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をFとするとき、独立に書き込み/消去可能なビットライン2本が対になって4F周期に配置されてメモリセル部が形成され、一対のフィンの上部を覆うように記憶絶縁膜が形成されている。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、フィン構造のMONOS型フラッシュメモリ及びその製造方法に関する。
【背景技術】
【0002】
フラッシュメモリの微細化は、高集積化による素子の性能向上(動作速度向上及び低消費電力化)と製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が50nmのNAND型フラッシュメモリが量産されるようになってきており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。既に研究段階では、ハーフピッチ(half pitch)を40nm程度まで微細化したフラッシュメモリが試作されている。
【0003】
このような急激なフラッシュメモリの微細化に伴い、微細なデバイスを動作させるために多くの課題が発生している。例えば、制御ゲート電極の微細化に伴うチャネル長の短縮は、強いショートチャネル効果を引き起こし、オフリーク電流の増大を引き起こす。また、アクティヴエリアの微細化は、チャネル幅の減少に伴うナローチャネル効果によるオン電流の低下、あるいはシャロートレンチアイソレーション(STI)の固定電荷の影響による逆ナローチャネル効果により、書き込み/読み出し電流制御を困難にする。
【0004】
更に、隣接セル間の寄生容量によるセル間干渉は、非選択セルの誤書き込みや書き込み速度の遅延等を引き起こす。特にセル間干渉の抑制は、急激な微細化の進むNAND型フラッシュメモリでは特に重要な課題であり、従来は隣接セル間のSTIを意図的に掘り下げて、コントロールゲート(CG)電極によって隣接するフローティングゲート(FG)電極間をシールドすることでセル間干渉を抑制してきた。
【0005】
しかし、最小加工寸法(=F)が40nm以下になると、隣接セル間のスペースが狭くなりすぎて、隣接セル間に電極間絶縁膜(IPD)とコントロールゲート電極を埋め込むことが物理的に困難になってしまうという問題があった。
【0006】
このため、40nm以下のフラッシュメモリは、従来のフローティングゲート型に代えてMONOS型が本命になると考えられているが、実際にはMONOS型においてもセル間干渉がやはり無視できなくなる。これは30nm以下まで微細化を進めていくと、隣接セルとの距離が電荷蓄積層(CTL)の膜厚と同等になってしまうために、選択されたセルのコントロールゲート電極に印加される電界が電荷蓄積層内をはみ出して、隣接セルの電荷蓄積層にも電荷を書き込んでしまうからである。
【0007】
また、トランジスタのショートチャネル効果の対策としては、フィン構造のセルトランジスタの利用が効果的であり、例えば特許文献1にはフィン構造のNAND型フラッシュメモリが提案されている。しかし、フィン構造のセルの場合、フィン状のアクティヴエリア(AA)を記憶層で挟む必要があるため、スペースの制約から微細化が困難であるという問題があった。例えばフローティングゲート型のフィン構造フラッシュメモリの場合にはAA(フィンの薄膜限界は8nm程度)をトンネル絶縁膜(薄膜限界は6nm程度)、フローティングゲート電極(薄膜限界は10nm程度)、電極間絶縁膜(薄膜限界は10nm程度)、及びコントロールゲート電極(薄膜限界は6nm程度)で挟む必要がある。
【0008】
このため、微細化の限界となるFは、F=8+2×(6+10+10)+6となり、66nm程度である。よって、特許文献2に示されるようにフィンの片側側面のみを利用する場合でも、F=10/2+8+(6+10+10)+6/2、すなわち42nm程度であった。
【0009】
また、フィン構造のMONOS型フラッシュメモリの場合にも、AA(フィンの薄膜限界は8nm程度)をトンネル絶縁膜/電荷蓄積膜/ブロック膜の三層膜(薄膜限界は15nm程度)とコントロールゲート電極(薄膜限界は6nm程度)で挟む必要がある。このため、微細化の限界となるFは、上記特許文献1に示されるフィンの両側を用いる場合で、F=8+15×2+6、すなわち44nm程度である。従って、上記特許文献2に示されるようなフィンの片側側面のみを利用する場合でもF=10/2+8+15+6/2であり、31nm程度が微細化限界になってしまい、F=30nm以下までの微細化には対応できないという問題があった。
【特許文献1】特開2005−243709号公報
【特許文献2】特開2007−36242号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明の一態様によると、基板に接続されたフィン構造で、2本ずつが対になり、最小加工寸法をFとするとき4F周期で配置され、各々が独立に書き込み/消去可能なビットラインと、前記2本ずつが対になったビットラインの上端に設けられたスペーサ絶縁膜と、一対のフィン構造の上部を覆うように形成された記憶絶縁膜と、前記ビットラインと交差する方向に配置されたワードラインとを具備し、前記各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、前記ワードラインによって独立に書き込むフラッシュメモリが提供される。
【0012】
また、本発明の一態様によると、半導体基板上にスペーサ絶縁膜を形成する工程と、リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と、前記マスクパターンの側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、2本が対になって4F周期に配置されたメモリセルのビットラインを形成する工程と、前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、少なくとも前記ビットライン対の外側を覆うように電荷記憶層を形成する工程とを具備するフラッシュメモリの製造方法が提供される。
【発明の効果】
【0013】
本発明によれば、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施形態について図面を参照して説明する。
[第一の実施形態]
本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について、図1(a),(b)乃至図4(a),(b)、図5、図6及び図7(a),(b)を用いて説明する。図1(a),(b)乃至図4(a),(b)及び図7(a),(b)において、それぞれ(a)図はアクティヴエリアの延設(ビットライン)方向に沿った断面図、(b)図はコントロールゲートの延設(ワードライン)方向に沿った断面図である。本実施形態は最小加工寸法が25nm(F=25nm)のフローティングゲート型のフラッシュメモリへの適用例である。
【0015】
まず、図1(a),(b)に示すように、半導体基板(シリコン基板)101にイオン注入によりウェル及びチャネル領域(図示せず)を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により約25nmリセスする。更に基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を32nm程度の厚さに形成する。
【0016】
次に公知のリソグラフィ技術及びウエットエッチング技術により、周辺回路部における高電圧回路領域以外の上記シリコン熱酸化膜を除去する。その後、周辺回路部における低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜102を6nm程度の厚さに形成する。この際、周辺回路部の高電圧回路領域のシリコン熱酸化膜の膜厚が厚くなり、厚さが38nm程度のゲート絶縁膜103が形成されることになる。更に、トランジスタのゲート電極の一部となるPドープ多結晶シリコン膜104を形成する。次に公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により周辺回路部以外の上記Pドープ多結晶シリコン膜104を除去する。
【0017】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜105、RIE加工のハードマスクとなるシリコン酸化膜106を形成する。次に公知のリソグラフィ技術(例えばNA=1.2のArF液浸リソグラフィ)及び反応性イオンエッチング(RIE)技術により、周辺回路部のシリコン酸化膜106を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜106で幅が50nm程度の縞状パターン(図示せず)を形成する。
【0018】
次にウエットエッチングを行い、上記縞状パターンを約15nmまで細くする。次にアモルファスシリコン膜を15nmの厚さに形成し、反応性イオンエッチングで上記縞状パターンの側壁にのみ残存せしめる。次に公知のリソグラフィ技術及びRIE技術によりセル部の縞状パターン106のみを除去し、セル部に幅が9nmのアモルファスシリコンでハードマスク107を形成する。このハードマスク107は2本が対になっており、100nm周期で形成される。
【0019】
次に、図2(a),(b)に示すように、上記アモルファスシリコンのハードマスク107、及び周辺回路のハードマスク106を用いてRIEでシリコン窒化膜/シリコン基板を順次加工して、シリコン基板に深さ250nmのアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅が15nmのハードマスク106は完全に除去される。セル部ではフラッシュメモリのビットラインとなる一対の幅15nmのアクティヴエリアが形成される。これらのアクティヴエリアは15nm離れている。
【0020】
次に基板全面にTEOS/O3膜108を10nmの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。次に850℃の窒素アニールを行い、TEOS/O3膜のシームを融合させる。次に基板全面にSOG膜109としてポリシラザン膜を形成する。ポリシラザン膜の形成は以下のように行う。
【0021】
まず、平均分子量が3000〜6000の過水素化シラザン(パーハイドロシラザン)重合体[(SiH2NH)n]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。そして、その過水素化シラザン重合体溶液をスピンコーティング法により、上記半導体基板101表面に塗布する。本工程は、液体の塗布であるために、狭いアイソレーション溝内部にもボイド(未充填)やシーム(継ぎ目状の未充填)を生じることなく、過水素化シラザン重合体が埋め込まれる。上記スピンコーティング法の条件は、例えば半導体基板101の回転速度が1200rpm、回転時間が30秒、過水素化シラザン重合体溶液の滴下量が2ccで、狙い塗布膜厚はベーク直後で450nmである。
【0022】
次に塗膜を形成した半導体基板101をホットプレート上で150℃に加熱し、不活性ガス雰囲気中で3分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では、塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存しており、過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【0023】
上記過水素化ポリシラザン膜に対して温度250℃から昇温して水蒸気酸化を行うことで、膜中に残存したC、Nを除去する。そして、800℃から1000℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜108を緻密化する。
【0024】
その後、CMPでSOG膜109及びTEOS/O3膜108を平坦化してアイソレーション溝内部にのみ残存せしめる。
【0025】
次に、図3(a),(b)に示すように、公知のリソグラフィ技術及びウエットエッチング技術により周辺回路部のSTI及びシリコン窒化膜105を50nm程度リセスする。次に熱燐酸により、全面でシリコン窒化膜105を30nm程度エッチングする。
【0026】
以上のようにして周辺回路部のシリコン窒化膜105が完全に除去される。続いて、セル部のアイソレーション溝内部のSOG膜109を選択的に100nm程度リセスし、このリセス領域101R内に半導体基板101を露出させる。この時、TEOS/O3膜とSOG膜とのウエットエッチングレートの差により、TEOS/O3膜108はテーパー形状にエッチングされる。一対のビットライン間に埋め込まれたTEOS/O3膜はSOG膜に比べてウエットエッチングレートが低いために30nmしかエッチングされない。このようにしてセル部のSTIが形成される。セル部のチャネル領域の深さは30nm程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたTEOS/O3膜上にチャネルシリコンが形成され実質的なSOI構造となる。
【0027】
次に、図4(a),(b)に示すように、セル部のトンネル絶縁膜となるシリコン熱酸窒化膜110をリセス領域の側壁及びPドープ多結晶シリコン膜104の表面に6nm程度の厚さに形成する。その後、全面にフローティングゲート電極となるPドープ多結晶シリコン膜111を10nm程度の厚さに形成し、反応性イオンエッチングにより側壁残し加工することでセル部ビットラインの側壁部にのみ残存せしめる。周辺回路部のPドープ多結晶シリコン膜は側壁残しRIEにより完全に除去される。以上で隣接するフローティングゲート電極間のスペース(space)は35nmとなる。
【0028】
次にIPD膜としてONO膜112を形成する。ONO膜の全膜厚は14nmである。次にコントロールゲート電極及び周辺回路部を構成するトランジスタのゲート電極の一部となるPドープ多結晶シリコン膜113を約60nmの厚さに形成する。そして、公知のリソグラフィ技術及びRIE技術によって、周辺回路部のPドープ多結晶シリコン膜113、ONO膜112及び周辺回路部のシリコン熱酸窒化膜110を開口する。次に基板全面にPドープ多結晶シリコン膜114を形成し、この多結晶シリコン膜114上にシリコン窒化膜115を形成する。
【0029】
次に公知のリソグラフィ技術及びRIE技術によって、シリコン窒化膜115、Pドープ多結晶シリコン膜114,113、ONO膜112、Pドープ多結晶シリコン膜111を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路部を構成するトランジスタのゲート電極を形成する。
【0030】
このようにしてセル部のトランジスタが形成される。既に述べたように、セル部には一様にチャネルドープが施されているが、ビットラインの幅は15nmしかないために、コントロールゲート電極に電圧を印加することによってチャネル領域を完全に空乏化することができる。このようなデプリーション(depletion)型トランジスタにすることでセル部のソース/ドレイン領域の形成が不要である。
【0031】
次に、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのLDD領域(図示せず)を形成する。更に周辺回路部を構成するトランジスタのゲート電極にスペーサ絶縁膜116を形成し、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのソース/ドレイン領域117を形成する。
【0032】
次に基板全面にシリコン窒化膜118を形成し、更にPMD膜としてTEOS/O3膜119を全面に形成してシリコン窒化膜118,115をCMPストッパーとして平坦化する。その後、上記シリコン窒化膜118,115を剥離し、ゲート電極のシリサイデーションを行い、ニッケルシリサイド電極120を形成する。引き続き、層間絶縁膜(ILD)121を形成し、コンタクトプラグ122を形成する。ビットラインに接続するソース側及びドレイン側のコンタクトプラグでは、特にドレイン側のコンタクトプラグはそれぞれの一対をなすビットラインそれぞれに対して独立に形成する必要がある。ビットラインの形成方法としては、図5に示すようにダミーパターンを柄杓型に形成しておく、あるいは図6に示すように主にビットラインの側面において千鳥配置でコンタクトを取る等の方法がある。
【0033】
以降の工程では、層間絶縁膜(ILD)123,124,125を形成し、配線126,127,128、コンタクトプラグ129,130を形成する多層配線工程を行うことになるが詳細は省略し、デバイスの最終構造のみを示す(図7(a),(b))。
【0034】
本実施形態では、通常F=25nmの場合、2F=50nm毎に1本形成するビットラインを2本対にして4F=100nm毎に形成する。2F=50nm毎にビットラインを形成する場合、隣接するビットラインとの間は最大で50nmしかとれないので、厚さ6nmのゲート絶縁膜、厚さ10nmのフローティングゲート電極と厚さ14nmのIPD膜を2層ずつ形成するだけで全膜厚が60nmになってしまい、膜形成が物理的に不可能である。これに対して、本実施形態の構成並びに製造方法ではコントロールゲート電極を形成するスペースを確保することができる。
【0035】
このようにビットライン1本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する製造方法によれば、ビットライン1本おきにスペースを変えることは容易である。
【0036】
また、セル間干渉についても、対になったビットラインの側面に形成されたフローティングゲート電極は基板に接続された2本のビットラインでシールドされるので容量干渉は起こし得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも隣り合ったビットライン対の側面に形成されたフローティングゲート電極はコントロールゲート電極によってシールドされるので、結果としてフローティングゲート電極の容量干渉は完全に抑制することができる。
【0037】
更に、本実施形態では、シリコン窒化膜の膜厚とPドープ多結晶シリコン膜の側壁残しRIE時の削り量で、カップリング比(基板/フローティングゲート電極間の容量とフローティングゲート電極/コントロールゲート電極間の容量の比)を自由に設定することができる(通常のフィン構造のフローティングゲート型フラッシュメモリでは、図8に示すように基板/フローティングゲート電極で形成するキャパシタの面積とフローティングゲート電極/コントロールゲート電極で形成するキャパシタの面積比はほぼ等しくなるので、カップリング比はトンネル酸化膜のEOTとIPDのEOTとの比で決定されてしまい、調整は非常に難しい)ので、書き込み消去特性の良好なフラッシュメモリを実現することが可能になるという利点もある。
【0038】
なお、図8において、11は半導体基板、12はシャロートレンチアイソレーション(STI)、13はゲート絶縁膜となるシリコン熱酸化膜、14はフローティングゲート電極となる多結晶シリコン膜、15はIPD膜としてONO膜、及び16はコントロールゲート電極である。
【0039】
以上のように本実施形態によれば、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【0040】
なお、本実施形態ではポリシラザン膜を用いたが、別種のSOG膜、例えばHSQ[Hydrogen Silises Quioxane:水素シルセスキオサン:(HSiO3/2)n]膜を用いてSTI部を埋め込むことも可能である。また、本実施形態ではIPD膜としてONO膜を用いたが、この代わりにhigh−k膜を含む膜、例えばSiO2/Al2O3/SiO2、SiO2/HfO2/SiO2、SiO2/ZrO2/SiO2、SiO2/La2O3/SiO2、SiO2/Pr2O3/SiO2、SiN/SiO2/SiN等の膜を用いても問題なく同様の効果が得られる。
【0041】
[第二の実施形態]
本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について、図9(a),(b)乃至図13(a),(b)、図14及び図15(a),(b)を用いて説明する。図9(a),(b)乃至図13(a),(b)及び図15(a),(b)において、それぞれ(a)図はアクティヴエリアの延設(ビットライン)方向に沿った断面図、(b)図はコントロールゲートの延設(ワードライン)方向に沿った断面図である。本実施形態は最小加工寸法が21nmのMONOS型のフラッシュメモリの場合の例である。
【0042】
図9(a),(b)に示すように、半導体基板(シリコン基板)201にイオン注入によりウェル及びチャネル領域(図示せず)を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により約25nmリセスする。更に基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を32nm程度の厚さに形成する。次に公知のリソグラフィ技術及びウエットエッチング技術により周辺回路部における高電圧回路領域以外の上記シリコン熱酸化膜を除去する。引き続き、周辺回路部における低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜202を約6nmの厚さに形成する。これにより周辺回路部の高電圧回路領域では厚さが38nm程度のゲート絶縁膜203が形成されることになる。その後、基板全面にPドープ多結晶シリコン膜204を形成する。そして、公知のリソグラフィ技術及びエッチング技術によりセル部の上記Pドープ多結晶シリコン膜204を除去する。
【0043】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜205、RIE加工のハードマスクとなるシリコン酸化膜206を形成する。そして、公知のリソグラフィ技術(例えばNA=1.3のArF液浸リソグラフィ)及び反応性イオンエッチング(RIE)技術により、周辺回路部のシリコン酸化膜206を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜206に幅が42nm程度の縞状パターンを形成する。続いて、ウエットエッチングを施して上記縞状パターンの幅を約13nmまで細くする。
【0044】
次にアモルファスシリコン膜を15nmの厚さに形成し、反応性イオンエッチングで上記縞状パターンの側壁にのみ残存せしめる。次に公知のリソグラフィ技術及びRIE技術によりセル部の縞状パターンのみを除去し、アモルファスシリコンでセル部に幅が約15nmのハードマスク207を形成する。このハードマスクは2本が対になっており、84nm周期で形成される。
【0045】
次に、上記アモルファスシリコンのハードマスク207、及び周辺回路のシリコン酸化膜206のハードマスクを用いて、RIEでシリコン窒化膜205/ゲート絶縁膜203/シリコン基板201を順次加工して、シリコン基板201に深さが250nm程度のアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅15nmのハードマスク207は完全に除去される。セル部では、フラッシュメモリのビットラインとなる幅15nmの一対のアクティヴエリアが形成される。これらのアクティヴエリアは、約13nm離れている。
【0046】
次に、図10(a),(b)に示すように、基板全面にTEOS/O3膜208を8nmの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。その後、850℃の窒素アニールを行い、TEOS/O3膜のシームを融合させる。次に基板全面にSOG膜209として、ポリシラザン膜を形成する。ポリシラザン膜の形成は、上記第一の実施形態と同様である。次にシリコン窒化膜205をストッパーとして、SOG膜209及びTEOS/O3膜208を平坦化してアイソレーション溝内部にのみ残存せしめる。
【0047】
その後、図11(a),(b)に示すように、公知のリソグラフィ技術及びRIE技術とウエットエッチング技術により、周辺回路部のシリコン窒化膜205、SOG膜209及びTEOS/O3膜208をエッチバックして、周辺回路部のPドープ多結晶シリコン膜表面を露出させると共に周辺回路部のSTIの高さを調節する。次に公知のリソグラフィ技術及びウエットエッチング技術により、セル部のアイソレーション溝内部のSOG膜209を選択的に100nm程度リセスする。この時、TEOS/O3膜208とSOG膜209とのウエットエッチングレートの差により、TEOS/O3膜208はテーパー形状にエッチングされる。以上のようにしてセル部のSTIが形成される。ここでは、セル部のチャネル領域の深さは30nm程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたTEOS/O3膜上にチャネルシリコンが形成された実質的なSOI構造となる。
【0048】
次に、図12(a),(b)に示すように、電荷蓄積層210として、セル部のトンネル絶縁膜となるシリコン酸窒化膜を約4nmの厚さ、更に電荷蓄積膜となるシリコン窒化膜を約6nmの厚さ、及びブロック膜としてアルミナ膜を約4nmの厚さにそれぞれLPCVD、ALDで形成する。対を形成するビットライン間はTEOS/O3膜で埋め込まれているので、電荷蓄積層210は主にビットライン対の外側の側面に形成される。以上のようにして、隣接する電荷蓄積層210の間には13nm程度のスペースが残ることになる。
【0049】
次に上記スペースにゲート電極の一部となるPドープ多結晶シリコン膜211を40nm埋め込む。そして、公知のリソグラフィ技術及びRIE技術によって、周辺回路部のPドープ多結晶シリコン膜に連通する開口部を形成し、基板全面にゲート電極の一部となるPドープ多結晶シリコン膜212を形成することによって、周辺回路部を構成するトランジスタのゲート電極が形成される。
【0050】
次に、図13(a),(b)に示すように、上記Pドープ多結晶シリコン膜212上に、CMPのマスクとなるシリコン窒化膜213を形成し、公知のリソグラフィ技術及びRIE技術によって、シリコン窒化膜213、Pドープ多結晶シリコン膜212、Pドープ多結晶シリコン膜211を順次加工して、図14に示すようなコントロールゲート電極及び周辺回路部を構成するトランジスタのゲート電極を形成する。
【0051】
次に、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのLDD領域を形成する。更に上記コントロールゲート電極及び周辺回路部のゲート電極の側面にLPCVD法でシリコン酸化膜を形成し、エッチバックすることによりスペーサ絶縁膜213を形成する。その後、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのソース/ドレイン領域214を形成する。
【0052】
次に、基板全面にシリコン窒化膜215を形成し、更にPMD膜としてBPSG膜216を全面に形成して平坦化した後に、シリコン窒化膜215,213を剥離し、ゲート電極のシリサイデーションを行い、ニッケル白金シリサイド電極217を形成する。続いて層間絶縁膜(ILD)218を形成し、ビットラインに接続するソース側及びドレイン側のコンタクトプラグ219を形成する。ドレイン側コンタクトプラグの形成方法は第一の実施形態と同様である。以降の工程では層間絶縁膜(ILD)220,221,222を形成し、配線223,224,225、コンタクトプラグ226,227を形成する多層配線工程を行うことになるが詳細は省略し、デバイスの最終構造のみを示す(図15(a),(b))。
【0053】
上述したように、本実施形態では、通常F=21nmの場合、2F=42nm毎に1本形成するビットラインを2本対にして4F=84nm毎に形成する。2F=42nm毎にビットラインを形成する場合、隣接するビットラインとの間は最大で42nmしかとれないので、AA幅を15nmとすると14nmの電荷蓄積層をAAの両側に形成すると全膜厚が43nmになってしまいコントロールゲート電極を形成するスペースがなくなってしまうのに対して、本実施形態の方法によればコントロールゲート電極を形成するスペースを確保することができる。このようにビットライン1本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する方法ではビットライン1本おきにスペースを変えることは容易である。
【0054】
また、セル間干渉についても、対になったビットラインの側面に形成された電荷蓄積層は基板に接続された2本のビットラインでシールドされ、且つこの電荷蓄積層はビットライン対の上部を迂回する形で接続され距離が十分離れているので、容量干渉や電荷が横方向に移動して失われる電荷ロスは起こり得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも、隣り合ったビットライン対の側面に形成された電荷蓄積層は、コントロールゲートによってシールドされるので、結果として隣接ビットライン間の容量干渉は完全に抑制することができる。
【0055】
更に、本実施形態も前述した第一の実施形態と同様に、セルは実質的な部分SOI構造になっているために、ショートチャネルに強い良好なトランジスタ特性が実現可能である。よって、良好な書き込み特性が実現可能であると共に、消去時には基板バイアスを印加して電荷蓄積層に蓄積された電荷を引き抜くことができるので良好な消去特性も実現可能である。
【0056】
従って、本実施形態によれば、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【0057】
なお、本実施形態では電荷蓄積層としては、電荷蓄積膜にシリコン窒化膜、ブロック膜としてAl2O3膜を用いたが、電荷蓄積膜としてはTiO2膜、Ta2O5膜、(Hf,Al)Ox膜、等のトラップの多い膜を用いることが可能であり、またブロック膜としてはHfO2膜、ZrO2膜、Al2O3/ZrO2積層膜、(Hf,Si)Ox膜、La2O3膜等の高誘電率で絶縁性の高い膜を用いることも可能である。
【0058】
[第三の実施形態]
本発明の第三の実施形態について、図16乃至図18を用いて説明する。本実施形態は、最小加工寸法が16nmのMONOS型のフラッシュメモリの場合を例にとっている。なお、説明が煩雑化するのを避け、セル部の製造方法をわかりやすく記述するために、ワードライン(WL)方向からのセル形状と周辺回路部の形状は第二の実施形態と同じなので図は省略し、以下ではビットライン(BL)方向から見たセル図のみ掲載し、詳細を説明する。
【0059】
図16に示すように、半導体基板(シリコン基板)301にイオン注入によりウェル及びチャネル領域(図示せず)を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により約25nmリセスする。更に、基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を32nm程度の厚さに形成する。続いて、公知のリソグラフィ技術及びウエットエッチング技術により、周辺回路部の高電圧回路領域以外の上記シリコン熱酸化膜を除去する。そして、周辺回路部の低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜302を約6nmの厚さに形成する。これにより、周辺回路部における高電圧回路領域では、厚さが38nm程度のゲート絶縁膜が形成されることになる。次に、基板全面にPドープ多結晶シリコン膜を形成する。その後、公知のリソグラフィ技術及びエッチング技術によりセル部の上記Pドープ多結晶シリコン膜を除去する。
【0060】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜303、及びRIE加工のハードマスクとなるシリコン酸化膜を形成する。引き続き、公知のリソグラフィ技術(例えばNA=0.9のArFドライリソグラフィ)及び反応性イオンエッチング(RIE)技術により、周辺回路部のシリコン酸化膜を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜に幅が64nm程度の縞状パターン304を形成する。続いて、ウエットエッチングで上記縞状パターン304の幅を38nm程度まで細くする。
【0061】
次に、アモルファスシリコン膜を8nmの厚さに形成し、反応性イオンエッチングで上記縞状パターン305の側壁にのみアモルファスシリコンのハードマスク305を残存せしめる。次にTEOS膜を約10nmの厚さに形成し、反応性イオンエッチングで上記ハードマスク305の側壁にのみ縞状パターン306を残存せしめる。次にアモルファスシリコン膜を約8nmの厚さに形成し、反応性イオンエッチングで上記縞状パターン306の側壁にのみアモルファスシリコンのハードマスク307を残存せしめる。
【0062】
その後、図17に示すように、公知のリソグラフィ技術及びRIE技術によりハードマスク305,307の不要な部分を除去し、更に公知のリソグラフィ技術及びRIE技術により、縞状パターン304,306のみを除去し、セル部にアモルファスシリコンで幅が約8nmのハードマスク305,307を形成する。このハードマスクは2本が対になっており、32nm周期で形成される。
【0063】
次に、アモルファスシリコンのハードマスク、及び周辺回路のハードマスクを用いてRIEでシリコン窒化膜/シリコン基板を順次加工して、シリコン基板に深さが200nm程度のアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅約8nmのハードマスク305,307は完全に除去される。セル部ではフラッシュメモリのビットラインとなる一対の幅8nmのアクティヴエリアが形成される。これらのアクティヴエリアは、約10nm離れている。
【0064】
次に、基板全面にTEOS/O3/H2O膜308を約6nmの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。引き続き、850℃の窒素アニールを行い、TEOS/O3/H2O膜308のシームを融合させる。次に基板全面にSOG膜309としてポリシラザン膜を形成する。ポリシラザン膜の形成方法は第一の実施形態と同様である。
【0065】
その後、CMPでSOG膜309及びTEOS/O3/H2O膜308を平坦化して、アイソレーション溝内部にのみ残存せしめる。
【0066】
次に、公知のリソグラフィ技術及びRIE技術とウエットエッチング技術により、セル部のアイソレーション溝内部のSOG膜309を選択的に100nmリセスする。この時、TEOS/O3/H2O膜308とSOG膜309とのウエットエッチングレートの差により、TEOS/O3/H2O膜はテーパー形状にエッチングされる。以上のようにしてセル部のSTIが形成される。上記セル部のチャネル領域の深さは20nm程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたTEOS/O3/H2O膜上にチャネルシリコンが形成された実質的なSOI構造となる。
【0067】
次に、電荷蓄積層310を形成する。この電荷蓄積層310の形成方法は、以下の通りである。セル部のトンネル絶縁膜となるシリコン酸窒化膜を4nmの厚さに形成し、更に電荷蓄積膜となるシリコン窒化膜を約6nmの厚さ、及びハフニウムオキサイド膜を約4nmの厚さにそれぞれLPCVD、ALDで形成する。対を形成するビットライン間はTEOS/O3/H2O膜で埋め込まれているので、電荷蓄積層はビットラインの対の外側側面に主に形成される。以上のようにして、隣接する電荷蓄積層310の間には10nm程度のスペースが残ることになる。続いて、このスペースに、ゲート電極の一部となるPドープ多結晶シリコン膜311を40nm程度埋め込み、メモリセルを完成させる(図18)。
【0068】
以後は第二の実施形態と同様に、周辺回路のPドープ多結晶シリコン膜303への開口部を形成し、Pドープ多結晶シリコン膜/シリコン窒化膜を形成して、ゲート電極加工、トランジスタ形成、層間絶縁膜形成、多層配線形成を進めていくことになるが、第二の実施形態と同様であるので省略する。
【0069】
本実施形態では、通常F=16nmの場合、2F=32nm毎に1本形成するビットラインを2本対にして4F=64nm毎に形成する。2F=32nm毎にビットラインを形成する場合、隣接するビットラインとの間は最大で32nmしかとれない。よって、AA幅を8nmとしても、14nmの電荷蓄積層をAAの両側に形成するスペースは存在しない。これに対して、本実施形態の製造方法では、コントロールゲートを形成するスペースを十分に確保することができる。このようにビットライン1本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する方法では、容易にビットライン1本おきにスペースを変えることができる。
【0070】
また、セル間干渉についても、対になったビットラインの側面に形成された記憶絶縁膜層は基板に接続された2本のビットラインでシールドされ、且つ記憶絶縁膜はビットライン対の上部を迂回する形で接続され距離が十分離れているので、容量干渉や電荷が横方向に移動して失われる電荷ロスは起こり得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも、隣り合ったビットライン対の側面に形成された記憶絶縁膜層は、コントロールゲートによってシールドされるので、結果として隣接ビットライン間の容量干渉は完全に抑制することができる。
【0071】
更に、本実施形態も第一、第二の実施形態と同様にセルは実質的な部分SOI構造になっているために、ショートチャネルに強い良好なトランジスタ特性が実現可能である。これによって、良好な書き込み特性が実現可能であると共に、消去時には基板バイアスを印加して記憶蓄積層に蓄積された電荷を引き抜くことができるので良好な消去特性も実現可能である。
【0072】
上述したように、本発明の第一の態様に係るフラッシュメモリは、基板に接続された上部に絶縁膜のスペーサを有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をFとするとき、独立に書き込み/消去可能なビットライン2本が対になって4F周期に配置されて前記メモリセル部が形成されている。
【0073】
更に、本発明の望ましい実施の態様としては、次のものがあげられる。
【0074】
(a)前記独立に書き込み/消去可能なビットライン対の対になったビットライン間は絶縁膜が埋め込まれており、ビットライン対の外側にのみ電荷記憶層が存在する。
【0075】
(b)前記独立に書き込み/消去可能なビットライン対の対になったビットラインは、上部に均一に不純物がドーピングされており、ゲート電極に電圧を印加することによって、空乏層を制御するデプリーション型トランジスタによって制御される。
【0076】
本発明の第二の態様に係るフラッシュメモリの製造方法は、半導体基板上に、スペーサ絶縁膜を形成する工程と、リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と前記マスクパターン側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、2本が対になって4F周期に配置されたメモリセルのビットラインを形成する工程と、前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、少なくとも前記ビットライン対の外側に電荷記憶層を形成する工程とを具備する。
【0077】
更に、本発明の望ましい実施の態様としては、次のものがあげられる。
【0078】
(c)前記ビットライン対のビットライン間を埋め込む絶縁膜としてTEOS/O3膜、またはTEOS/O3/H2O膜を用いる。
【0079】
上記のような構成並びに製造方法によれば、下記のような効果が得られる。
【0080】
(1)従来の2F毎にビットラインを1本形成する方法と異なり、ビットライン間のスペースを広くとることができるので、ビットライン側壁への電荷蓄積層/コントロールゲート電極形成が比較的容易である。
【0081】
(2)上記(1)と同様にビットライン間のスペースを広くとることができるので、対向するビットラインの記憶膜層間にコントロールゲート電極を残すことができるのでセル間干渉を抑制することが可能になる。
【0082】
(3)フィン構造を採用することで、書き込み特性向上、ショートチャネル効果抑制が容易である。
【0083】
(4)基板に接続されたフィン構造とすることで、消去時に基板にバイアス電圧を印加して、記憶膜から電荷を引き抜くことが可能になる。
【0084】
また、上記(a)の構成によれば、下記のような効果も得られる。
【0085】
(5)ビットライン間に絶縁膜を埋め込み、ビットライン対の外側にのみ電荷蓄積層を形成することで対を形成するビットラインの記憶膜層間の干渉をビットライン2本でシールドすることで抑制することが可能になる。
【0086】
(6)実質的に各ビットラインをSOI構造にできることで、ゲート電極の支配力を高め書き込み特性改善、ショートチャネル効果抑制が容易になる。また、セルトランジスタを微細化に有利なデプリーション型のトランジスタにすることが容易である。
【0087】
上記(b)の構成によれば、デプリーション型のトランジスタとすることで、ゲート電極形成後に微細なソースドレイン領域を形成することが不要になる。
【0088】
上記(c)の製造方法によれば、TEOS/O3、あるいはTEOS/O3H2O膜800℃程度の比較的低温でも継ぎ目(seam)を結合させることができるので、ビットライン間にウエット処理時にスペースやボイドが起きることを抑制することができる。
【0089】
本発明の各実施形態によれば、従来2F周期で形成されていたフラッシュメモリのビットラインを4F周期で2本ずつ対になったフィン構造上に絶縁膜のスペーサを設けた構造として形成し、対になった各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、上記ビットラインに交差(直交)するワードラインによって独立に書き込む。本構造では隣接セル間のスペースを広く確保することができるので、20nm以下のF(最小加工寸法)においてもフィン構造の形成が可能である。また、フラッシュメモリの記憶領域をコントロールゲート電極、及びビットラインによってシールドすることができるのでセル間干渉の抑制に有利である。更に、セルをフィン構造とすることができるので、コントロールゲート電極の制御性を向上させてショートチャネル効果を抑制できるという効果も得られる。本発明の各実施形態によって、フラッシュメモリの最小加工寸法20nm以下までの微細化による集積度向上と性能劣化抑制が可能になる。
【0090】
上述したように、本発明の実施形態に係るフラッシュメモリはMONOS型であり、4F周期で形成された2本ずつ対になったフィン構造のビットラインを有し、対になった各ビットラインは上端に絶縁膜のスペーサを有し、外側の側面の上部をトランジスタのチャネルとして用い上記ビットラインに直交するワードラインによって独立に書き込みできる。また、本発明の実施形態に係るフラッシュメモリの製造方法は、側壁残しによって形成されたハードマスクを利用して上記フィン構造のビットラインを有するMONOS型のフラッシュメモリを形成する。
【0091】
従って、本発明の各実施形態によれば、30nm以下の微細化に適応できるフラッシュメモリ及びその製造方法が得られる。
【0092】
以上第一乃至第三の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0093】
【図1】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図2】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図3】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図4】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図5】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、ビットラインの形成方法としてダミーパターンを柄杓型に形成した例を示すパターン平面図。
【図6】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、ビットラインの側面において千鳥配置でコンタクトを取った例を示すパターン平面図。
【図7】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図8】通常のフィン構造のフローティングゲート型フラッシュメモリにおける、基板/フローティングゲート電極で形成するキャパシタの面積とフローティングゲート電極/コントロールゲート電極で形成するキャパシタの面積比について説明するための断面図。
【図9】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図10】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図11】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図12】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図13】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図14】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、上記第五の製造工程におけるメモリセル部の斜視図。
【図15】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第六の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図16】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示す断面図。
【図17】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示す断面図。
【図18】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示す断面図。
【符号の説明】
【0094】
101,201,301…半導体基板、102,202,302…シリコン熱酸化膜、103,203…ゲート絶縁膜、104,111,113,114,204,211,212,213,303,312…Pドープ多結晶シリコン膜、105,115,118,205,213,215,304…シリコン窒化膜、106,206…シリコン酸化膜、112…ONO膜、210,311…電荷蓄積層、108,119…TEOS/O3膜、208,309…TEOS/O3/H2O膜、216…BPSG膜、109,209,310…ポリシラザン膜、120…ニッケルシリサイド膜、217…ニッケル白金シリサイド膜、121,123,124,125,218,220,221,222…層間絶縁膜(ILD)、126,127,128,223,224,225…配線、122,129,130,219,226,227…コンタクトプラグ。
【技術分野】
【0001】
本発明は、フィン構造のMONOS型フラッシュメモリ及びその製造方法に関する。
【背景技術】
【0002】
フラッシュメモリの微細化は、高集積化による素子の性能向上(動作速度向上及び低消費電力化)と製造コストの抑制を目的として積極的に進められている。近年、量産レベルでも最小加工寸法が50nmのNAND型フラッシュメモリが量産されるようになってきており、技術的難度は高まってきてはいるものの、今後も一層の微細化が進展していくことが予測されている。既に研究段階では、ハーフピッチ(half pitch)を40nm程度まで微細化したフラッシュメモリが試作されている。
【0003】
このような急激なフラッシュメモリの微細化に伴い、微細なデバイスを動作させるために多くの課題が発生している。例えば、制御ゲート電極の微細化に伴うチャネル長の短縮は、強いショートチャネル効果を引き起こし、オフリーク電流の増大を引き起こす。また、アクティヴエリアの微細化は、チャネル幅の減少に伴うナローチャネル効果によるオン電流の低下、あるいはシャロートレンチアイソレーション(STI)の固定電荷の影響による逆ナローチャネル効果により、書き込み/読み出し電流制御を困難にする。
【0004】
更に、隣接セル間の寄生容量によるセル間干渉は、非選択セルの誤書き込みや書き込み速度の遅延等を引き起こす。特にセル間干渉の抑制は、急激な微細化の進むNAND型フラッシュメモリでは特に重要な課題であり、従来は隣接セル間のSTIを意図的に掘り下げて、コントロールゲート(CG)電極によって隣接するフローティングゲート(FG)電極間をシールドすることでセル間干渉を抑制してきた。
【0005】
しかし、最小加工寸法(=F)が40nm以下になると、隣接セル間のスペースが狭くなりすぎて、隣接セル間に電極間絶縁膜(IPD)とコントロールゲート電極を埋め込むことが物理的に困難になってしまうという問題があった。
【0006】
このため、40nm以下のフラッシュメモリは、従来のフローティングゲート型に代えてMONOS型が本命になると考えられているが、実際にはMONOS型においてもセル間干渉がやはり無視できなくなる。これは30nm以下まで微細化を進めていくと、隣接セルとの距離が電荷蓄積層(CTL)の膜厚と同等になってしまうために、選択されたセルのコントロールゲート電極に印加される電界が電荷蓄積層内をはみ出して、隣接セルの電荷蓄積層にも電荷を書き込んでしまうからである。
【0007】
また、トランジスタのショートチャネル効果の対策としては、フィン構造のセルトランジスタの利用が効果的であり、例えば特許文献1にはフィン構造のNAND型フラッシュメモリが提案されている。しかし、フィン構造のセルの場合、フィン状のアクティヴエリア(AA)を記憶層で挟む必要があるため、スペースの制約から微細化が困難であるという問題があった。例えばフローティングゲート型のフィン構造フラッシュメモリの場合にはAA(フィンの薄膜限界は8nm程度)をトンネル絶縁膜(薄膜限界は6nm程度)、フローティングゲート電極(薄膜限界は10nm程度)、電極間絶縁膜(薄膜限界は10nm程度)、及びコントロールゲート電極(薄膜限界は6nm程度)で挟む必要がある。
【0008】
このため、微細化の限界となるFは、F=8+2×(6+10+10)+6となり、66nm程度である。よって、特許文献2に示されるようにフィンの片側側面のみを利用する場合でも、F=10/2+8+(6+10+10)+6/2、すなわち42nm程度であった。
【0009】
また、フィン構造のMONOS型フラッシュメモリの場合にも、AA(フィンの薄膜限界は8nm程度)をトンネル絶縁膜/電荷蓄積膜/ブロック膜の三層膜(薄膜限界は15nm程度)とコントロールゲート電極(薄膜限界は6nm程度)で挟む必要がある。このため、微細化の限界となるFは、上記特許文献1に示されるフィンの両側を用いる場合で、F=8+15×2+6、すなわち44nm程度である。従って、上記特許文献2に示されるようなフィンの片側側面のみを利用する場合でもF=10/2+8+15+6/2であり、31nm程度が微細化限界になってしまい、F=30nm以下までの微細化には対応できないという問題があった。
【特許文献1】特開2005−243709号公報
【特許文献2】特開2007−36242号公報
【発明の開示】
【発明が解決しようとする課題】
【0010】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法を提供することにある。
【課題を解決するための手段】
【0011】
本発明の一態様によると、基板に接続されたフィン構造で、2本ずつが対になり、最小加工寸法をFとするとき4F周期で配置され、各々が独立に書き込み/消去可能なビットラインと、前記2本ずつが対になったビットラインの上端に設けられたスペーサ絶縁膜と、一対のフィン構造の上部を覆うように形成された記憶絶縁膜と、前記ビットラインと交差する方向に配置されたワードラインとを具備し、前記各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、前記ワードラインによって独立に書き込むフラッシュメモリが提供される。
【0012】
また、本発明の一態様によると、半導体基板上にスペーサ絶縁膜を形成する工程と、リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と、前記マスクパターンの側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、2本が対になって4F周期に配置されたメモリセルのビットラインを形成する工程と、前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、少なくとも前記ビットライン対の外側を覆うように電荷記憶層を形成する工程とを具備するフラッシュメモリの製造方法が提供される。
【発明の効果】
【0013】
本発明によれば、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【発明を実施するための最良の形態】
【0014】
以下、本発明の実施形態について図面を参照して説明する。
[第一の実施形態]
本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について、図1(a),(b)乃至図4(a),(b)、図5、図6及び図7(a),(b)を用いて説明する。図1(a),(b)乃至図4(a),(b)及び図7(a),(b)において、それぞれ(a)図はアクティヴエリアの延設(ビットライン)方向に沿った断面図、(b)図はコントロールゲートの延設(ワードライン)方向に沿った断面図である。本実施形態は最小加工寸法が25nm(F=25nm)のフローティングゲート型のフラッシュメモリへの適用例である。
【0015】
まず、図1(a),(b)に示すように、半導体基板(シリコン基板)101にイオン注入によりウェル及びチャネル領域(図示せず)を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により約25nmリセスする。更に基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を32nm程度の厚さに形成する。
【0016】
次に公知のリソグラフィ技術及びウエットエッチング技術により、周辺回路部における高電圧回路領域以外の上記シリコン熱酸化膜を除去する。その後、周辺回路部における低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜102を6nm程度の厚さに形成する。この際、周辺回路部の高電圧回路領域のシリコン熱酸化膜の膜厚が厚くなり、厚さが38nm程度のゲート絶縁膜103が形成されることになる。更に、トランジスタのゲート電極の一部となるPドープ多結晶シリコン膜104を形成する。次に公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により周辺回路部以外の上記Pドープ多結晶シリコン膜104を除去する。
【0017】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜105、RIE加工のハードマスクとなるシリコン酸化膜106を形成する。次に公知のリソグラフィ技術(例えばNA=1.2のArF液浸リソグラフィ)及び反応性イオンエッチング(RIE)技術により、周辺回路部のシリコン酸化膜106を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜106で幅が50nm程度の縞状パターン(図示せず)を形成する。
【0018】
次にウエットエッチングを行い、上記縞状パターンを約15nmまで細くする。次にアモルファスシリコン膜を15nmの厚さに形成し、反応性イオンエッチングで上記縞状パターンの側壁にのみ残存せしめる。次に公知のリソグラフィ技術及びRIE技術によりセル部の縞状パターン106のみを除去し、セル部に幅が9nmのアモルファスシリコンでハードマスク107を形成する。このハードマスク107は2本が対になっており、100nm周期で形成される。
【0019】
次に、図2(a),(b)に示すように、上記アモルファスシリコンのハードマスク107、及び周辺回路のハードマスク106を用いてRIEでシリコン窒化膜/シリコン基板を順次加工して、シリコン基板に深さ250nmのアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅が15nmのハードマスク106は完全に除去される。セル部ではフラッシュメモリのビットラインとなる一対の幅15nmのアクティヴエリアが形成される。これらのアクティヴエリアは15nm離れている。
【0020】
次に基板全面にTEOS/O3膜108を10nmの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。次に850℃の窒素アニールを行い、TEOS/O3膜のシームを融合させる。次に基板全面にSOG膜109としてポリシラザン膜を形成する。ポリシラザン膜の形成は以下のように行う。
【0021】
まず、平均分子量が3000〜6000の過水素化シラザン(パーハイドロシラザン)重合体[(SiH2NH)n]をキシレン、ジブチルエーテル等に分散して過水素化シラザン重合体溶液を生成する。そして、その過水素化シラザン重合体溶液をスピンコーティング法により、上記半導体基板101表面に塗布する。本工程は、液体の塗布であるために、狭いアイソレーション溝内部にもボイド(未充填)やシーム(継ぎ目状の未充填)を生じることなく、過水素化シラザン重合体が埋め込まれる。上記スピンコーティング法の条件は、例えば半導体基板101の回転速度が1200rpm、回転時間が30秒、過水素化シラザン重合体溶液の滴下量が2ccで、狙い塗布膜厚はベーク直後で450nmである。
【0022】
次に塗膜を形成した半導体基板101をホットプレート上で150℃に加熱し、不活性ガス雰囲気中で3分間ベークすることにより、過水素化シラザン重合体溶液中の溶媒を揮発させる。この状態では、塗膜中には溶媒起因の炭素あるいは炭化水素が不純物として数パーセントから十数パーセント程度残存しており、過水素化ポリシラザン膜は残留溶媒を含んだ密度の低いシリコン窒化膜に近い状態にある。
【0023】
上記過水素化ポリシラザン膜に対して温度250℃から昇温して水蒸気酸化を行うことで、膜中に残存したC、Nを除去する。そして、800℃から1000℃の不活性ガス雰囲気中でアニールを行うことにより、ポリシラザン膜108を緻密化する。
【0024】
その後、CMPでSOG膜109及びTEOS/O3膜108を平坦化してアイソレーション溝内部にのみ残存せしめる。
【0025】
次に、図3(a),(b)に示すように、公知のリソグラフィ技術及びウエットエッチング技術により周辺回路部のSTI及びシリコン窒化膜105を50nm程度リセスする。次に熱燐酸により、全面でシリコン窒化膜105を30nm程度エッチングする。
【0026】
以上のようにして周辺回路部のシリコン窒化膜105が完全に除去される。続いて、セル部のアイソレーション溝内部のSOG膜109を選択的に100nm程度リセスし、このリセス領域101R内に半導体基板101を露出させる。この時、TEOS/O3膜とSOG膜とのウエットエッチングレートの差により、TEOS/O3膜108はテーパー形状にエッチングされる。一対のビットライン間に埋め込まれたTEOS/O3膜はSOG膜に比べてウエットエッチングレートが低いために30nmしかエッチングされない。このようにしてセル部のSTIが形成される。セル部のチャネル領域の深さは30nm程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたTEOS/O3膜上にチャネルシリコンが形成され実質的なSOI構造となる。
【0027】
次に、図4(a),(b)に示すように、セル部のトンネル絶縁膜となるシリコン熱酸窒化膜110をリセス領域の側壁及びPドープ多結晶シリコン膜104の表面に6nm程度の厚さに形成する。その後、全面にフローティングゲート電極となるPドープ多結晶シリコン膜111を10nm程度の厚さに形成し、反応性イオンエッチングにより側壁残し加工することでセル部ビットラインの側壁部にのみ残存せしめる。周辺回路部のPドープ多結晶シリコン膜は側壁残しRIEにより完全に除去される。以上で隣接するフローティングゲート電極間のスペース(space)は35nmとなる。
【0028】
次にIPD膜としてONO膜112を形成する。ONO膜の全膜厚は14nmである。次にコントロールゲート電極及び周辺回路部を構成するトランジスタのゲート電極の一部となるPドープ多結晶シリコン膜113を約60nmの厚さに形成する。そして、公知のリソグラフィ技術及びRIE技術によって、周辺回路部のPドープ多結晶シリコン膜113、ONO膜112及び周辺回路部のシリコン熱酸窒化膜110を開口する。次に基板全面にPドープ多結晶シリコン膜114を形成し、この多結晶シリコン膜114上にシリコン窒化膜115を形成する。
【0029】
次に公知のリソグラフィ技術及びRIE技術によって、シリコン窒化膜115、Pドープ多結晶シリコン膜114,113、ONO膜112、Pドープ多結晶シリコン膜111を順次加工して、コントロールゲート電極及びフローティングゲート電極及び周辺回路部を構成するトランジスタのゲート電極を形成する。
【0030】
このようにしてセル部のトランジスタが形成される。既に述べたように、セル部には一様にチャネルドープが施されているが、ビットラインの幅は15nmしかないために、コントロールゲート電極に電圧を印加することによってチャネル領域を完全に空乏化することができる。このようなデプリーション(depletion)型トランジスタにすることでセル部のソース/ドレイン領域の形成が不要である。
【0031】
次に、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのLDD領域(図示せず)を形成する。更に周辺回路部を構成するトランジスタのゲート電極にスペーサ絶縁膜116を形成し、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのソース/ドレイン領域117を形成する。
【0032】
次に基板全面にシリコン窒化膜118を形成し、更にPMD膜としてTEOS/O3膜119を全面に形成してシリコン窒化膜118,115をCMPストッパーとして平坦化する。その後、上記シリコン窒化膜118,115を剥離し、ゲート電極のシリサイデーションを行い、ニッケルシリサイド電極120を形成する。引き続き、層間絶縁膜(ILD)121を形成し、コンタクトプラグ122を形成する。ビットラインに接続するソース側及びドレイン側のコンタクトプラグでは、特にドレイン側のコンタクトプラグはそれぞれの一対をなすビットラインそれぞれに対して独立に形成する必要がある。ビットラインの形成方法としては、図5に示すようにダミーパターンを柄杓型に形成しておく、あるいは図6に示すように主にビットラインの側面において千鳥配置でコンタクトを取る等の方法がある。
【0033】
以降の工程では、層間絶縁膜(ILD)123,124,125を形成し、配線126,127,128、コンタクトプラグ129,130を形成する多層配線工程を行うことになるが詳細は省略し、デバイスの最終構造のみを示す(図7(a),(b))。
【0034】
本実施形態では、通常F=25nmの場合、2F=50nm毎に1本形成するビットラインを2本対にして4F=100nm毎に形成する。2F=50nm毎にビットラインを形成する場合、隣接するビットラインとの間は最大で50nmしかとれないので、厚さ6nmのゲート絶縁膜、厚さ10nmのフローティングゲート電極と厚さ14nmのIPD膜を2層ずつ形成するだけで全膜厚が60nmになってしまい、膜形成が物理的に不可能である。これに対して、本実施形態の構成並びに製造方法ではコントロールゲート電極を形成するスペースを確保することができる。
【0035】
このようにビットライン1本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する製造方法によれば、ビットライン1本おきにスペースを変えることは容易である。
【0036】
また、セル間干渉についても、対になったビットラインの側面に形成されたフローティングゲート電極は基板に接続された2本のビットラインでシールドされるので容量干渉は起こし得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも隣り合ったビットライン対の側面に形成されたフローティングゲート電極はコントロールゲート電極によってシールドされるので、結果としてフローティングゲート電極の容量干渉は完全に抑制することができる。
【0037】
更に、本実施形態では、シリコン窒化膜の膜厚とPドープ多結晶シリコン膜の側壁残しRIE時の削り量で、カップリング比(基板/フローティングゲート電極間の容量とフローティングゲート電極/コントロールゲート電極間の容量の比)を自由に設定することができる(通常のフィン構造のフローティングゲート型フラッシュメモリでは、図8に示すように基板/フローティングゲート電極で形成するキャパシタの面積とフローティングゲート電極/コントロールゲート電極で形成するキャパシタの面積比はほぼ等しくなるので、カップリング比はトンネル酸化膜のEOTとIPDのEOTとの比で決定されてしまい、調整は非常に難しい)ので、書き込み消去特性の良好なフラッシュメモリを実現することが可能になるという利点もある。
【0038】
なお、図8において、11は半導体基板、12はシャロートレンチアイソレーション(STI)、13はゲート絶縁膜となるシリコン熱酸化膜、14はフローティングゲート電極となる多結晶シリコン膜、15はIPD膜としてONO膜、及び16はコントロールゲート電極である。
【0039】
以上のように本実施形態によれば、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【0040】
なお、本実施形態ではポリシラザン膜を用いたが、別種のSOG膜、例えばHSQ[Hydrogen Silises Quioxane:水素シルセスキオサン:(HSiO3/2)n]膜を用いてSTI部を埋め込むことも可能である。また、本実施形態ではIPD膜としてONO膜を用いたが、この代わりにhigh−k膜を含む膜、例えばSiO2/Al2O3/SiO2、SiO2/HfO2/SiO2、SiO2/ZrO2/SiO2、SiO2/La2O3/SiO2、SiO2/Pr2O3/SiO2、SiN/SiO2/SiN等の膜を用いても問題なく同様の効果が得られる。
【0041】
[第二の実施形態]
本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について、図9(a),(b)乃至図13(a),(b)、図14及び図15(a),(b)を用いて説明する。図9(a),(b)乃至図13(a),(b)及び図15(a),(b)において、それぞれ(a)図はアクティヴエリアの延設(ビットライン)方向に沿った断面図、(b)図はコントロールゲートの延設(ワードライン)方向に沿った断面図である。本実施形態は最小加工寸法が21nmのMONOS型のフラッシュメモリの場合の例である。
【0042】
図9(a),(b)に示すように、半導体基板(シリコン基板)201にイオン注入によりウェル及びチャネル領域(図示せず)を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により約25nmリセスする。更に基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を32nm程度の厚さに形成する。次に公知のリソグラフィ技術及びウエットエッチング技術により周辺回路部における高電圧回路領域以外の上記シリコン熱酸化膜を除去する。引き続き、周辺回路部における低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜202を約6nmの厚さに形成する。これにより周辺回路部の高電圧回路領域では厚さが38nm程度のゲート絶縁膜203が形成されることになる。その後、基板全面にPドープ多結晶シリコン膜204を形成する。そして、公知のリソグラフィ技術及びエッチング技術によりセル部の上記Pドープ多結晶シリコン膜204を除去する。
【0043】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜205、RIE加工のハードマスクとなるシリコン酸化膜206を形成する。そして、公知のリソグラフィ技術(例えばNA=1.3のArF液浸リソグラフィ)及び反応性イオンエッチング(RIE)技術により、周辺回路部のシリコン酸化膜206を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜206に幅が42nm程度の縞状パターンを形成する。続いて、ウエットエッチングを施して上記縞状パターンの幅を約13nmまで細くする。
【0044】
次にアモルファスシリコン膜を15nmの厚さに形成し、反応性イオンエッチングで上記縞状パターンの側壁にのみ残存せしめる。次に公知のリソグラフィ技術及びRIE技術によりセル部の縞状パターンのみを除去し、アモルファスシリコンでセル部に幅が約15nmのハードマスク207を形成する。このハードマスクは2本が対になっており、84nm周期で形成される。
【0045】
次に、上記アモルファスシリコンのハードマスク207、及び周辺回路のシリコン酸化膜206のハードマスクを用いて、RIEでシリコン窒化膜205/ゲート絶縁膜203/シリコン基板201を順次加工して、シリコン基板201に深さが250nm程度のアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅15nmのハードマスク207は完全に除去される。セル部では、フラッシュメモリのビットラインとなる幅15nmの一対のアクティヴエリアが形成される。これらのアクティヴエリアは、約13nm離れている。
【0046】
次に、図10(a),(b)に示すように、基板全面にTEOS/O3膜208を8nmの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。その後、850℃の窒素アニールを行い、TEOS/O3膜のシームを融合させる。次に基板全面にSOG膜209として、ポリシラザン膜を形成する。ポリシラザン膜の形成は、上記第一の実施形態と同様である。次にシリコン窒化膜205をストッパーとして、SOG膜209及びTEOS/O3膜208を平坦化してアイソレーション溝内部にのみ残存せしめる。
【0047】
その後、図11(a),(b)に示すように、公知のリソグラフィ技術及びRIE技術とウエットエッチング技術により、周辺回路部のシリコン窒化膜205、SOG膜209及びTEOS/O3膜208をエッチバックして、周辺回路部のPドープ多結晶シリコン膜表面を露出させると共に周辺回路部のSTIの高さを調節する。次に公知のリソグラフィ技術及びウエットエッチング技術により、セル部のアイソレーション溝内部のSOG膜209を選択的に100nm程度リセスする。この時、TEOS/O3膜208とSOG膜209とのウエットエッチングレートの差により、TEOS/O3膜208はテーパー形状にエッチングされる。以上のようにしてセル部のSTIが形成される。ここでは、セル部のチャネル領域の深さは30nm程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたTEOS/O3膜上にチャネルシリコンが形成された実質的なSOI構造となる。
【0048】
次に、図12(a),(b)に示すように、電荷蓄積層210として、セル部のトンネル絶縁膜となるシリコン酸窒化膜を約4nmの厚さ、更に電荷蓄積膜となるシリコン窒化膜を約6nmの厚さ、及びブロック膜としてアルミナ膜を約4nmの厚さにそれぞれLPCVD、ALDで形成する。対を形成するビットライン間はTEOS/O3膜で埋め込まれているので、電荷蓄積層210は主にビットライン対の外側の側面に形成される。以上のようにして、隣接する電荷蓄積層210の間には13nm程度のスペースが残ることになる。
【0049】
次に上記スペースにゲート電極の一部となるPドープ多結晶シリコン膜211を40nm埋め込む。そして、公知のリソグラフィ技術及びRIE技術によって、周辺回路部のPドープ多結晶シリコン膜に連通する開口部を形成し、基板全面にゲート電極の一部となるPドープ多結晶シリコン膜212を形成することによって、周辺回路部を構成するトランジスタのゲート電極が形成される。
【0050】
次に、図13(a),(b)に示すように、上記Pドープ多結晶シリコン膜212上に、CMPのマスクとなるシリコン窒化膜213を形成し、公知のリソグラフィ技術及びRIE技術によって、シリコン窒化膜213、Pドープ多結晶シリコン膜212、Pドープ多結晶シリコン膜211を順次加工して、図14に示すようなコントロールゲート電極及び周辺回路部を構成するトランジスタのゲート電極を形成する。
【0051】
次に、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのLDD領域を形成する。更に上記コントロールゲート電極及び周辺回路部のゲート電極の側面にLPCVD法でシリコン酸化膜を形成し、エッチバックすることによりスペーサ絶縁膜213を形成する。その後、公知のリソグラフィ技術及びイオン注入技術を用いてトランジスタのソース/ドレイン領域214を形成する。
【0052】
次に、基板全面にシリコン窒化膜215を形成し、更にPMD膜としてBPSG膜216を全面に形成して平坦化した後に、シリコン窒化膜215,213を剥離し、ゲート電極のシリサイデーションを行い、ニッケル白金シリサイド電極217を形成する。続いて層間絶縁膜(ILD)218を形成し、ビットラインに接続するソース側及びドレイン側のコンタクトプラグ219を形成する。ドレイン側コンタクトプラグの形成方法は第一の実施形態と同様である。以降の工程では層間絶縁膜(ILD)220,221,222を形成し、配線223,224,225、コンタクトプラグ226,227を形成する多層配線工程を行うことになるが詳細は省略し、デバイスの最終構造のみを示す(図15(a),(b))。
【0053】
上述したように、本実施形態では、通常F=21nmの場合、2F=42nm毎に1本形成するビットラインを2本対にして4F=84nm毎に形成する。2F=42nm毎にビットラインを形成する場合、隣接するビットラインとの間は最大で42nmしかとれないので、AA幅を15nmとすると14nmの電荷蓄積層をAAの両側に形成すると全膜厚が43nmになってしまいコントロールゲート電極を形成するスペースがなくなってしまうのに対して、本実施形態の方法によればコントロールゲート電極を形成するスペースを確保することができる。このようにビットライン1本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する方法ではビットライン1本おきにスペースを変えることは容易である。
【0054】
また、セル間干渉についても、対になったビットラインの側面に形成された電荷蓄積層は基板に接続された2本のビットラインでシールドされ、且つこの電荷蓄積層はビットライン対の上部を迂回する形で接続され距離が十分離れているので、容量干渉や電荷が横方向に移動して失われる電荷ロスは起こり得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも、隣り合ったビットライン対の側面に形成された電荷蓄積層は、コントロールゲートによってシールドされるので、結果として隣接ビットライン間の容量干渉は完全に抑制することができる。
【0055】
更に、本実施形態も前述した第一の実施形態と同様に、セルは実質的な部分SOI構造になっているために、ショートチャネルに強い良好なトランジスタ特性が実現可能である。よって、良好な書き込み特性が実現可能であると共に、消去時には基板バイアスを印加して電荷蓄積層に蓄積された電荷を引き抜くことができるので良好な消去特性も実現可能である。
【0056】
従って、本実施形態によれば、30nm以下の微細化にも対応できるフラッシュメモリ及びその製造方法が得られる。
【0057】
なお、本実施形態では電荷蓄積層としては、電荷蓄積膜にシリコン窒化膜、ブロック膜としてAl2O3膜を用いたが、電荷蓄積膜としてはTiO2膜、Ta2O5膜、(Hf,Al)Ox膜、等のトラップの多い膜を用いることが可能であり、またブロック膜としてはHfO2膜、ZrO2膜、Al2O3/ZrO2積層膜、(Hf,Si)Ox膜、La2O3膜等の高誘電率で絶縁性の高い膜を用いることも可能である。
【0058】
[第三の実施形態]
本発明の第三の実施形態について、図16乃至図18を用いて説明する。本実施形態は、最小加工寸法が16nmのMONOS型のフラッシュメモリの場合を例にとっている。なお、説明が煩雑化するのを避け、セル部の製造方法をわかりやすく記述するために、ワードライン(WL)方向からのセル形状と周辺回路部の形状は第二の実施形態と同じなので図は省略し、以下ではビットライン(BL)方向から見たセル図のみ掲載し、詳細を説明する。
【0059】
図16に示すように、半導体基板(シリコン基板)301にイオン注入によりウェル及びチャネル領域(図示せず)を形成する。次に周辺回路部における高電圧回路領域を公知のリソグラフィ技術及び反応性イオンエッチング(RIE)技術により約25nmリセスする。更に、基板全面に高電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜を32nm程度の厚さに形成する。続いて、公知のリソグラフィ技術及びウエットエッチング技術により、周辺回路部の高電圧回路領域以外の上記シリコン熱酸化膜を除去する。そして、周辺回路部の低電圧回路領域のゲート絶縁膜となるシリコン熱酸化膜302を約6nmの厚さに形成する。これにより、周辺回路部における高電圧回路領域では、厚さが38nm程度のゲート絶縁膜が形成されることになる。次に、基板全面にPドープ多結晶シリコン膜を形成する。その後、公知のリソグラフィ技術及びエッチング技術によりセル部の上記Pドープ多結晶シリコン膜を除去する。
【0060】
次に、基板全面にスペーサ絶縁膜として働くシリコン窒化膜303、及びRIE加工のハードマスクとなるシリコン酸化膜を形成する。引き続き、公知のリソグラフィ技術(例えばNA=0.9のArFドライリソグラフィ)及び反応性イオンエッチング(RIE)技術により、周辺回路部のシリコン酸化膜を加工して周辺回路部のハードマスクを形成すると共に、セル部のシリコン酸化膜に幅が64nm程度の縞状パターン304を形成する。続いて、ウエットエッチングで上記縞状パターン304の幅を38nm程度まで細くする。
【0061】
次に、アモルファスシリコン膜を8nmの厚さに形成し、反応性イオンエッチングで上記縞状パターン305の側壁にのみアモルファスシリコンのハードマスク305を残存せしめる。次にTEOS膜を約10nmの厚さに形成し、反応性イオンエッチングで上記ハードマスク305の側壁にのみ縞状パターン306を残存せしめる。次にアモルファスシリコン膜を約8nmの厚さに形成し、反応性イオンエッチングで上記縞状パターン306の側壁にのみアモルファスシリコンのハードマスク307を残存せしめる。
【0062】
その後、図17に示すように、公知のリソグラフィ技術及びRIE技術によりハードマスク305,307の不要な部分を除去し、更に公知のリソグラフィ技術及びRIE技術により、縞状パターン304,306のみを除去し、セル部にアモルファスシリコンで幅が約8nmのハードマスク305,307を形成する。このハードマスクは2本が対になっており、32nm周期で形成される。
【0063】
次に、アモルファスシリコンのハードマスク、及び周辺回路のハードマスクを用いてRIEでシリコン窒化膜/シリコン基板を順次加工して、シリコン基板に深さが200nm程度のアイソレーション溝を形成する。この際に、アモルファスシリコンで形成した幅約8nmのハードマスク305,307は完全に除去される。セル部ではフラッシュメモリのビットラインとなる一対の幅8nmのアクティヴエリアが形成される。これらのアクティヴエリアは、約10nm離れている。
【0064】
次に、基板全面にTEOS/O3/H2O膜308を約6nmの厚さに形成する。これにより、上記一対のアクティヴエリア間のスペースが完全に埋め込まれる。引き続き、850℃の窒素アニールを行い、TEOS/O3/H2O膜308のシームを融合させる。次に基板全面にSOG膜309としてポリシラザン膜を形成する。ポリシラザン膜の形成方法は第一の実施形態と同様である。
【0065】
その後、CMPでSOG膜309及びTEOS/O3/H2O膜308を平坦化して、アイソレーション溝内部にのみ残存せしめる。
【0066】
次に、公知のリソグラフィ技術及びRIE技術とウエットエッチング技術により、セル部のアイソレーション溝内部のSOG膜309を選択的に100nmリセスする。この時、TEOS/O3/H2O膜308とSOG膜309とのウエットエッチングレートの差により、TEOS/O3/H2O膜はテーパー形状にエッチングされる。以上のようにしてセル部のSTIが形成される。上記セル部のチャネル領域の深さは20nm程度に設定したために、チャネル領域は上記ビットライン間に埋め込まれたTEOS/O3/H2O膜上にチャネルシリコンが形成された実質的なSOI構造となる。
【0067】
次に、電荷蓄積層310を形成する。この電荷蓄積層310の形成方法は、以下の通りである。セル部のトンネル絶縁膜となるシリコン酸窒化膜を4nmの厚さに形成し、更に電荷蓄積膜となるシリコン窒化膜を約6nmの厚さ、及びハフニウムオキサイド膜を約4nmの厚さにそれぞれLPCVD、ALDで形成する。対を形成するビットライン間はTEOS/O3/H2O膜で埋め込まれているので、電荷蓄積層はビットラインの対の外側側面に主に形成される。以上のようにして、隣接する電荷蓄積層310の間には10nm程度のスペースが残ることになる。続いて、このスペースに、ゲート電極の一部となるPドープ多結晶シリコン膜311を40nm程度埋め込み、メモリセルを完成させる(図18)。
【0068】
以後は第二の実施形態と同様に、周辺回路のPドープ多結晶シリコン膜303への開口部を形成し、Pドープ多結晶シリコン膜/シリコン窒化膜を形成して、ゲート電極加工、トランジスタ形成、層間絶縁膜形成、多層配線形成を進めていくことになるが、第二の実施形態と同様であるので省略する。
【0069】
本実施形態では、通常F=16nmの場合、2F=32nm毎に1本形成するビットラインを2本対にして4F=64nm毎に形成する。2F=32nm毎にビットラインを形成する場合、隣接するビットラインとの間は最大で32nmしかとれない。よって、AA幅を8nmとしても、14nmの電荷蓄積層をAAの両側に形成するスペースは存在しない。これに対して、本実施形態の製造方法では、コントロールゲートを形成するスペースを十分に確保することができる。このようにビットライン1本おきにスペースを変えるのは従来のリソグラフィ技術では難しかったが、上述した実施形態に記載したように側壁残しでハードマスクを形成する方法では、容易にビットライン1本おきにスペースを変えることができる。
【0070】
また、セル間干渉についても、対になったビットラインの側面に形成された記憶絶縁膜層は基板に接続された2本のビットラインでシールドされ、且つ記憶絶縁膜はビットライン対の上部を迂回する形で接続され距離が十分離れているので、容量干渉や電荷が横方向に移動して失われる電荷ロスは起こり得ない。ビットライン同士もフローティングしないでそれぞれ基板に接続されているので、電気的な干渉は最低限に抑止可能である。しかも、隣り合ったビットライン対の側面に形成された記憶絶縁膜層は、コントロールゲートによってシールドされるので、結果として隣接ビットライン間の容量干渉は完全に抑制することができる。
【0071】
更に、本実施形態も第一、第二の実施形態と同様にセルは実質的な部分SOI構造になっているために、ショートチャネルに強い良好なトランジスタ特性が実現可能である。これによって、良好な書き込み特性が実現可能であると共に、消去時には基板バイアスを印加して記憶蓄積層に蓄積された電荷を引き抜くことができるので良好な消去特性も実現可能である。
【0072】
上述したように、本発明の第一の態様に係るフラッシュメモリは、基板に接続された上部に絶縁膜のスペーサを有するフィン構造のビットラインから形成されたメモリセル部の最小加工寸法をFとするとき、独立に書き込み/消去可能なビットライン2本が対になって4F周期に配置されて前記メモリセル部が形成されている。
【0073】
更に、本発明の望ましい実施の態様としては、次のものがあげられる。
【0074】
(a)前記独立に書き込み/消去可能なビットライン対の対になったビットライン間は絶縁膜が埋め込まれており、ビットライン対の外側にのみ電荷記憶層が存在する。
【0075】
(b)前記独立に書き込み/消去可能なビットライン対の対になったビットラインは、上部に均一に不純物がドーピングされており、ゲート電極に電圧を印加することによって、空乏層を制御するデプリーション型トランジスタによって制御される。
【0076】
本発明の第二の態様に係るフラッシュメモリの製造方法は、半導体基板上に、スペーサ絶縁膜を形成する工程と、リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と前記マスクパターン側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、2本が対になって4F周期に配置されたメモリセルのビットラインを形成する工程と、前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、少なくとも前記ビットライン対の外側に電荷記憶層を形成する工程とを具備する。
【0077】
更に、本発明の望ましい実施の態様としては、次のものがあげられる。
【0078】
(c)前記ビットライン対のビットライン間を埋め込む絶縁膜としてTEOS/O3膜、またはTEOS/O3/H2O膜を用いる。
【0079】
上記のような構成並びに製造方法によれば、下記のような効果が得られる。
【0080】
(1)従来の2F毎にビットラインを1本形成する方法と異なり、ビットライン間のスペースを広くとることができるので、ビットライン側壁への電荷蓄積層/コントロールゲート電極形成が比較的容易である。
【0081】
(2)上記(1)と同様にビットライン間のスペースを広くとることができるので、対向するビットラインの記憶膜層間にコントロールゲート電極を残すことができるのでセル間干渉を抑制することが可能になる。
【0082】
(3)フィン構造を採用することで、書き込み特性向上、ショートチャネル効果抑制が容易である。
【0083】
(4)基板に接続されたフィン構造とすることで、消去時に基板にバイアス電圧を印加して、記憶膜から電荷を引き抜くことが可能になる。
【0084】
また、上記(a)の構成によれば、下記のような効果も得られる。
【0085】
(5)ビットライン間に絶縁膜を埋め込み、ビットライン対の外側にのみ電荷蓄積層を形成することで対を形成するビットラインの記憶膜層間の干渉をビットライン2本でシールドすることで抑制することが可能になる。
【0086】
(6)実質的に各ビットラインをSOI構造にできることで、ゲート電極の支配力を高め書き込み特性改善、ショートチャネル効果抑制が容易になる。また、セルトランジスタを微細化に有利なデプリーション型のトランジスタにすることが容易である。
【0087】
上記(b)の構成によれば、デプリーション型のトランジスタとすることで、ゲート電極形成後に微細なソースドレイン領域を形成することが不要になる。
【0088】
上記(c)の製造方法によれば、TEOS/O3、あるいはTEOS/O3H2O膜800℃程度の比較的低温でも継ぎ目(seam)を結合させることができるので、ビットライン間にウエット処理時にスペースやボイドが起きることを抑制することができる。
【0089】
本発明の各実施形態によれば、従来2F周期で形成されていたフラッシュメモリのビットラインを4F周期で2本ずつ対になったフィン構造上に絶縁膜のスペーサを設けた構造として形成し、対になった各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、上記ビットラインに交差(直交)するワードラインによって独立に書き込む。本構造では隣接セル間のスペースを広く確保することができるので、20nm以下のF(最小加工寸法)においてもフィン構造の形成が可能である。また、フラッシュメモリの記憶領域をコントロールゲート電極、及びビットラインによってシールドすることができるのでセル間干渉の抑制に有利である。更に、セルをフィン構造とすることができるので、コントロールゲート電極の制御性を向上させてショートチャネル効果を抑制できるという効果も得られる。本発明の各実施形態によって、フラッシュメモリの最小加工寸法20nm以下までの微細化による集積度向上と性能劣化抑制が可能になる。
【0090】
上述したように、本発明の実施形態に係るフラッシュメモリはMONOS型であり、4F周期で形成された2本ずつ対になったフィン構造のビットラインを有し、対になった各ビットラインは上端に絶縁膜のスペーサを有し、外側の側面の上部をトランジスタのチャネルとして用い上記ビットラインに直交するワードラインによって独立に書き込みできる。また、本発明の実施形態に係るフラッシュメモリの製造方法は、側壁残しによって形成されたハードマスクを利用して上記フィン構造のビットラインを有するMONOS型のフラッシュメモリを形成する。
【0091】
従って、本発明の各実施形態によれば、30nm以下の微細化に適応できるフラッシュメモリ及びその製造方法が得られる。
【0092】
以上第一乃至第三の実施形態を用いて本発明の説明を行ったが、本発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも1つが解決でき、発明の効果の欄で述べられている効果の少なくとも1つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【0093】
【図1】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図2】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図3】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図4】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図5】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、ビットラインの形成方法としてダミーパターンを柄杓型に形成した例を示すパターン平面図。
【図6】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、ビットラインの側面において千鳥配置でコンタクトを取った例を示すパターン平面図。
【図7】本発明の第一の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図8】通常のフィン構造のフローティングゲート型フラッシュメモリにおける、基板/フローティングゲート電極で形成するキャパシタの面積とフローティングゲート電極/コントロールゲート電極で形成するキャパシタの面積比について説明するための断面図。
【図9】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図10】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図11】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図12】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第四の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図13】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第五の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図14】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、上記第五の製造工程におけるメモリセル部の斜視図。
【図15】本発明の第二の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第六の製造工程を示しており、(a)図はアクティヴエリアの延設方向に沿った断面図、(b)図はコントロールゲートの延設方向に沿った断面図。
【図16】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第一の製造工程を示す断面図。
【図17】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第二の製造工程を示す断面図。
【図18】本発明の第三の実施形態に係るフラッシュメモリ及びその製造方法について説明するためのもので、第三の製造工程を示す断面図。
【符号の説明】
【0094】
101,201,301…半導体基板、102,202,302…シリコン熱酸化膜、103,203…ゲート絶縁膜、104,111,113,114,204,211,212,213,303,312…Pドープ多結晶シリコン膜、105,115,118,205,213,215,304…シリコン窒化膜、106,206…シリコン酸化膜、112…ONO膜、210,311…電荷蓄積層、108,119…TEOS/O3膜、208,309…TEOS/O3/H2O膜、216…BPSG膜、109,209,310…ポリシラザン膜、120…ニッケルシリサイド膜、217…ニッケル白金シリサイド膜、121,123,124,125,218,220,221,222…層間絶縁膜(ILD)、126,127,128,223,224,225…配線、122,129,130,219,226,227…コンタクトプラグ。
【特許請求の範囲】
【請求項1】
基板に接続されたフィン構造で、2本ずつが対になり、最小加工寸法をFとするとき4F周期で配置され、各々が独立に書き込み/消去可能なビットラインと、
前記2本ずつが対になったビットラインの上端に設けられたスペーサ絶縁膜と、
一対のフィン構造の上部を覆うように形成された記憶絶縁膜と、
前記ビットラインと交差する方向に配置されたワードラインとを具備し、
前記各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、前記ワードラインによって独立に書き込む
ことを特徴とするフラッシュメモリ。
【請求項2】
前記各々が独立に書き込み/消去可能なビットライン間に埋め込まれた絶縁膜と、前記ビットラインの外側に設けられた電荷記憶層とを更に具備することを特徴とする請求項1に記載のフラッシュメモリ。
【請求項3】
前記各々が独立に書き込み/消去可能なビットラインは、上部に一様にドーピングされた不純物層を備え、ゲート電極に電圧を印加することによって、空乏層を制御するデプリーション型トランジスタによって制御されることを特徴とする請求項1に記載のフラッシュメモリ。
【請求項4】
半導体基板上にスペーサ絶縁膜を形成する工程と、
リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と、前記マスクパターンの側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、2本が対になって4F周期に配置されたメモリセルのビットラインを形成する工程と、
前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、
少なくとも前記ビットライン対の外側を覆うように電荷記憶層を形成する工程と
を具備することを特徴とするフラッシュメモリの製造方法。
【請求項5】
前記ビットライン対のビットライン間を埋め込む絶縁膜は、TEOS/O3膜、またはTEOS/O3/H2O膜であることを特徴とする請求項4に記載のフラッシュメモリの製造方法。
【請求項1】
基板に接続されたフィン構造で、2本ずつが対になり、最小加工寸法をFとするとき4F周期で配置され、各々が独立に書き込み/消去可能なビットラインと、
前記2本ずつが対になったビットラインの上端に設けられたスペーサ絶縁膜と、
一対のフィン構造の上部を覆うように形成された記憶絶縁膜と、
前記ビットラインと交差する方向に配置されたワードラインとを具備し、
前記各ビットラインの外側の側面の上部をトランジスタのチャネルとして用い、前記ワードラインによって独立に書き込む
ことを特徴とするフラッシュメモリ。
【請求項2】
前記各々が独立に書き込み/消去可能なビットライン間に埋め込まれた絶縁膜と、前記ビットラインの外側に設けられた電荷記憶層とを更に具備することを特徴とする請求項1に記載のフラッシュメモリ。
【請求項3】
前記各々が独立に書き込み/消去可能なビットラインは、上部に一様にドーピングされた不純物層を備え、ゲート電極に電圧を印加することによって、空乏層を制御するデプリーション型トランジスタによって制御されることを特徴とする請求項1に記載のフラッシュメモリ。
【請求項4】
半導体基板上にスペーサ絶縁膜を形成する工程と、
リソグラフィ技術及び加工技術によりマスクパターンを形成する工程と、前記マスクパターンの側壁にビットラインのハードマスクとなるハードマスク膜を側壁残しにより形成する工程とを有し、一つおきにビットライン間のスペースが異なるマスクパターンを形成することにより、2本が対になって4F周期に配置されたメモリセルのビットラインを形成する工程と、
前記ビットライン対のビットライン間を埋め込む絶縁膜を形成する工程と、
少なくとも前記ビットライン対の外側を覆うように電荷記憶層を形成する工程と
を具備することを特徴とするフラッシュメモリの製造方法。
【請求項5】
前記ビットライン対のビットライン間を埋め込む絶縁膜は、TEOS/O3膜、またはTEOS/O3/H2O膜であることを特徴とする請求項4に記載のフラッシュメモリの製造方法。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【公開番号】特開2009−188204(P2009−188204A)
【公開日】平成21年8月20日(2009.8.20)
【国際特許分類】
【出願番号】特願2008−26788(P2008−26788)
【出願日】平成20年2月6日(2008.2.6)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
【公開日】平成21年8月20日(2009.8.20)
【国際特許分類】
【出願日】平成20年2月6日(2008.2.6)
【出願人】(000003078)株式会社東芝 (54,554)
【Fターム(参考)】
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