不揮発性記憶素子の集合をソフトプログラミング目的の部分集合に分割して、ソフトプログラミング速度の遅い記憶素子をより完全にソフトプログラムする。この素子の全体集合は、ソフトプログラムされたと検証されるまで（または、これら素子の第２の部分集合を検証対象から除外された状態で第１の部分集合がソフトプログラムされたと検証されるまで）ソフトプログラムされる。この集合がソフトプログラムされたと検証されたら、素子の第１部分集合をさらにソフトプログラミングすることを禁止し、一方で、素子の第２部分集合に対して追加のソフトプログラミングを実行する。この第２部分集合には、ソフトプログラミング速度の遅い素子を含まれることがある。この場合には、第１部分集合を検証対象から除外した状態で、この第２部分集合に対してソフトプログラミングの検証を実行すればよい。第２部分集合に対するソフトプログラミングと検証の動作は、これがソフトプログラムされたと検証されるまで継続することが可能である。どちらの部分集合がソフトプログラムと検証動作を受けているかによって、さまざまなステップサイズでソフトプログラミング信号のサイズを増加させるようにすることが可能である。
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【課題】 半導体装置の性能や製造歩留まりを向上させる。
【解決手段】
半導体基板に相変化メモリと相変化メモリ以外の不揮発性メモリとを含む半導体集積回路を形成した（ステップＳ１）後、プローブ検査などの検査工程を行い（ステップＳ２）、検査の結果に応じて、相変化メモリ以外の不揮発性メモリにデータの格納を行う（ステップＳ３）。この際、相変化メモリにはデータを格納しない。それから、ダイシングなどにより半導体基板を切断して半導体チップに個片化し（ステップＳ４）、個片化された半導体チップを半導体パッケージ化する（ステップＳ５）。 （もっと読む）

【課題】ＴＥＧ上のパッド部の浸食を防止し、また、実デバイスのパッド部の半田のぬれ性や半田形成後のシェア強度の向上を図る。
【解決手段】半導体ウエハのチップ領域ＣＡの第３層配線Ｍ３およびスクライブ領域ＳＡの第３層配線Ｍ３を、それぞれ、ＴｉＮ膜Ｍ３ａ、Ａｌ合金膜Ｍ３ｂおよびＴｉＮ膜Ｍ３ｃで構成し、チップ領域ＣＡの再配線４９上の第２パッド部ＰＡＤ２を洗浄し、もしくはその上部に無電界メッキ法でＡｕ膜５３ａを形成する。さらに、Ａｕ膜５３ａ形成後、リテンション検査を行い、その後、さらに、Ａｕ膜５３ｂを形成した後、半田バンプ電極５５を形成する。その結果、ＴｉＮ膜Ｍ３ｃによってＴＥＧであるスクライブ領域ＳＡの第３層配線Ｍ３の第１パッド部ＰＡＤ１のメッキ液等による浸食を防止でき、また、Ａｕ膜５３ａ、５３ｂによって第２パッド部ＰＡＤ２の半田のぬれ性や半田形成後のシェア強度の向上を図ることができる。 （もっと読む）

【課題】 フラッシュメモリセルのカップリング比を高精度で検出する。
【解決手段】 ダミーメモリセルトランジスタ（ＭＣＴ）およびフローティングゲートとコントロールゲートが短絡された参照フローティングゲートトランジスタ（ＤＴ）のゲートを充放電して、直流電流をそれぞれ検出して、これらのトランジスタ（ＭＣＴ，ＤＴ）のゲート容量を算出する。この算出したゲート容量に基づいて、ゲートカップリング比αｃｇを算出する。 （もっと読む）

【課題】各製造工程段階の評価が正確且つ現実的に適用できる工業製品の製造方法を提供する。
【解決手段】工業製品の実マスクによるリソグラフィ工程を利用して、被処理基体の表面に、工業製品の一部をなす実パターン１１２_j-2，１１２_j-1，１１２_j，１１２_j+1，１１２_j+2を形成する工程と、この実パターンの上に配線変更用絶縁膜を形成する工程と、この配線変更用絶縁膜の一部を実パターンの一部が露出するように選択的に除去し、複数の電位抽出用コンタクトホール１１３_j-2，１１３_j-1，１１３_j，１１３_j+1，１１３_j+2；を開口する工程と、電位抽出用コンタクトホールを介して実パターンに電気的に接続される複数の評価用引出し配線１１１_i，１１１_i+1，を形成する工程と、この評価用引出し配線を用いて、実パターンのパターン欠陥を電気的に検出する工程とを含む。 （もっと読む）

【課題】セレクトトランジスタの漏れ電流を調節することが可能なＮＡＮＤフラッシュメモリ素子の製造方法を提供する。
【解決手段】セレクトトランジスタのゲート電極長別に前記セレクトトランジスタの漏れ電流を示したグラフが提示され、メモリセルしきい値電圧イオン注入ドーズ量別に前記セレクトトランジスタの漏れ電流を示したグラフが提示される、メモリセル及びセレクトトランジスタを備えるＮＡＮＤフラッシュメモリ素子の製造方法において、現在セレクトトランジスタのゲート長に該当する前記セレクトトランジスタの漏れ電流を探し、前記漏れ電流に該当するメモリセルしきい値電圧イオン注入ドーズ量を探す段階と、前記メモリセルしきい値電圧イオン注入ドーズ量が、要求されるメモリセルしきい値電圧イオン注入ドーズ量となるようにするセレクトトランジスタの漏れ電流を探し、前記セレクトトランジスタの漏れ電流に該当する前記セレクトトランジスタのゲート長を探して増加させる段階とを含む。 （もっと読む）

【課題】窒化膜の局部に注入され格納されている電荷の再分布により、高温データ保持特性の低下が生じ、これが低電圧化の障害となっている。
【解決手段】本発明は、一方または双方のソース・ドレイン領域１７Ｄ（および１７Ｓ）側の窒化膜１２Ｂの局部にホットエレクトロンを注入することにより、メモリトランジスタ１０にデータを記憶する不揮発性メモリデバイスに関する。このデバイスにおいて、窒化膜１２Ｂの膜質評価規格として、シリコンと水素の結合基（Ｓｉ−Ｈボンド）の密度を、１×１０^２１ｃｍ^−３以下、または、窒化膜１２Ｂの波長２４０ｎｍの紫外領域での消光係数が０．１０以下あるいは波長２３０ｎｍの紫外領域での消光係数が０．１４以下とする。あるいは、光学的エネルギー、発光スペクトルのピーク波長またはピークエネルギーにより窒化膜１２Ｂの膜質評価規格を規定する。これらの膜質評価規格の何れかを満足すると、高温データ保持時でもデータ保持特性の低下を抑制することができる。
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【課題】
不揮発性メモリの消去動作において消去後の閾値電圧が正規分布に従う正常ビットに対する理想的な消去パルスの印加回数を決定可能な消去パルス設定方法を提供する。
【解決手段】
消去パルスを複数回印加する過程において、累積消去パルス数ＮｐとＮｐ回印加後の消去済ビット比率Ｒｅを２組抽出し、各比率Ｒｅを夫々正規分布確率とした場合の各確率変数を標準偏差で正規化した正規化変数値Ｓ（Ｒｅ）に変換し、２つの累積消去パルス数Ｎｐを常用対数値Ｌｏｇ（Ｎｐ）に変換し、消去ブロック内の全メモリセル数Ｎｂの逆数の補数で得られる確率（１−１/Ｎｂ）に対応する正規化変数値Ｓ（１−１/Ｎｂ）を算出し、２組の座標値 ［Ｌｏｇ（Ｎｐ）， Ｓ（Ｒｅ）］から常用対数値Ｌｏｇ（Ｎｔ）を外挿して外挿消去パルス数Ｎｔを算出し、外挿消去パルス数Ｎｔが目標累積消去パルス回数となるように残りの消去パルスの印加回数を決定する。 （もっと読む）

この発明は、両面ＯＮＯフラッシュメモリセル（５００）におけるビットのレベルを決定するための技術（８００）に関する。この場合、両面ＯＮＯフラッシュメモリセルのビットの各々は複数のレベル（５４０、５４２、５４４）にプログラミング可能である。この発明の１つ以上の局面は、１つのビット上の電荷のレベルが相補ビット妨害として公知である他のビットに及ぼす恐れのある影響を考慮に入れている。相互コンダクタンスとして公知の測定基準が、より高い解像度および精度をもたらすようビットレベルを決定する際に用いられる。この態様では、この発明の１つ以上の局面に従ったビットレベルの決定により、偽のまたは誤った読出が軽減される。
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【課題】 電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法を提供する。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。 （もっと読む）

本発明は、一般に、電気試験データ（４６）に基づいてゲート絶縁層（１６）の特性および特徴を制御する各種方法、ならびにこれを実施するためのシステムを対象としている。例示的な一実施形態では、上記方法は、少なくとも１つの半導体デバイスに少なくとも１つの電気試験を実施するステップと、以降形成する半導体デバイスに少なくとも１つのゲート絶縁層（１６）を形成するために実施する少なくとも１つのプロセス操作の少なくとも１つのパラメータを、電気試験から得られた電気データに基づいて決定するステップと、決定されたパラメータを含む少なくとも１つのプロセス操作を実施して、ゲート絶縁層（１６）を形成するステップとを有する。
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【課題】　メモリセルの書込み特性のばらつきに起因する書込みベリファイ回数の増加を抑制し、書込み時間の短縮をはかり得るＥＥＰＲＯＭを提供すること。
【解決手段】　Ｓｉ基板１上に浮遊ゲート４と制御ゲート６を積層し、電気的書替え可能としたメモリセルが２次元配置されたメモリセルアレイと、基板１とゲート６の間に消去パルスを印加する消去機構と、基板１とゲート６の間に消去パルスと逆極性の低い電圧の事前書込みパルスを印加する事前書込み機構と、事前書込みパルス印加後の状態を検知するしきい値ベリファイ機構と、基板１とゲート６の間に消去パルスと逆極性の高い電圧の書込みパルスを印加する書込み機構とを備えたＥＥＰＲＯＭであって、消去動作の後、事前書込み動作としきい値ベリファイ動作を、最も速く変動するメモリセルのしきい値が消去状態の所望の値に達するまで繰返し、次いで書込み動作によってデータ書込みを行うことを特徴とする。 （もっと読む）