電子デバイスの評価素子及び電子デバイスの評価方法
【課題】 電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法を提供する。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。
【解決手段】 シリコンウエーハＷ上に形成されるフラッシュメモリ３００のセル内におけるコンタクト抵抗のばらつきを評価するための評価素子１００であって、セル内のコンタクト部位と同じような構造を持ったユニットを複数個含むホールチェーン２０を備え、第１、第２の電極パッド２ａ，２ｂ間の抵抗値を測定する。次に、第１、第３の電極パッド２ａ，２ｃ間の抵抗値を測定し、第１、第４の電極パッド２ａ，２ｄ間の抵抗値を測定し、その後、第１、第５の電極パッド２ａ，２ｅ間の抵抗値を測定する。ユニット数に対するホールチェーンの抵抗値の増加度合いから、フラッシュメモリ３００セル内におけるコンタクト抵抗のばらつきを知ることができる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子デバイスの評価素子及び電子デバイスの評価方法に関するものである。
【背景技術】
【０００２】
製品となるＩＣチップが多数個形成されたウエーハのスクライブライン上には、通常、ＩＣチップの素子レベルやＩＣレベルでの基本的な構造、電気的特性等を代替評価するためのＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）が設けられている。このようなＴＥＧは、その評価の対象や目的に応じて様々な種類と大きさの素子群からなり、多くの場合、ウエーハ面内に一定の間隔をもって複数個設けられている。
【０００３】
例えば、シリコンウエーハに設けられた不純物拡散層とメタル配線との間に生じるコンタクト抵抗を評価する場合には、ホールチェーンを有する評価素子をＴＥＧに含めておく。そして、このホールチェーンの総抵抗値を測定することで、不純物拡散層とメタル配線とのコンタクト抵抗を間接的に評価する方法が知られている（例えば、特許文献１参照。）。
【０００４】
図８は、従来例に係る評価素子９０の構成例を示す平面図である。図８に示すように、この評価素子９０は、ホールチェーン８０と、一対の電極パッド９５とを有する。これらの中で、ホールチェーン８０は、ＴＥＧ形成領域内に一定間隔で複数設けられた不純物拡散層９３と、隣接する不純物拡散層９３同士を電気的に接続するメタル配線９１等とから構成されている。また、電極パッド９５は、プローブ針を接触させるためのものである。
【０００５】
ホールチェーン８０における１本のメタル配線９１と、１つの不純物拡散層９３と、この不純物拡散層９３をその上方に掛かるメタル配線９１に接続させる２つのコンタクトホール（プラグ電極）との組合せ（以下、「ユニット」という。）数は、連鎖数とも呼ばれる。従来、このようなホールチェーンの連鎖数は一水準のみであり、例えば１５０〜２００程度であった。
【０００６】
このようなホールチェーン８０を用いて、メタル配線９１と不純物拡散層９３とのコンタクト抵抗を間接的に評価する場合には、図８に示す一対の電極パッド９５間に所定の電圧を印加して、ホールチェーン８０に電流を流す。そして、このとき流れる電流値を測定する。この電流値と、印加した電圧値とから、ホールチェーン８０の総抵抗値（即ち、不純物拡散層９３の抵抗値と、メタル配線９１の抵抗値と、メタル配線９１と不純物拡散層９３との間のコンタクト抵抗値との総和）を算出する。
【０００７】
次に、この総抵抗値をその連鎖数で割り算して、１ユニット当たりの抵抗値を算出する。この１ユニット当たりの抵抗値は、厳密には、コンタクト抵抗だけでなく、１本のメタル配線９１の抵抗値と、１つの不純物拡散層９３の抵抗値とを含む値ではあるが、メタル配線９１の抵抗値や不純物拡散層９３の抵抗値等に比べてコンタクト抵抗は大きく、しかも変動し易い値なので、この１ユニット当たりの抵抗値が規格幅に入っていれば、コンタクト抵抗は一応正常であると判断される。
【０００８】
従来の半導体装置の製造工程では、コンタクト抵抗については、主にウエーハ面内でのばらつきを注目していた。これは、ＩＣチップの電気的特性を均一にするためには、ウエーハ全体でのコンタクト抵抗のばらつきをできるだけ小さくすることが重要と考えられていたからである。
【特許文献１】特開平１０−１３５２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、近年では半導体装置の微細化と省電力化が進みつつあり、ＩＣチップ内のメタル配線に流れる電流量も小さくなりつつある。特に、フラッシュメモリでは、そのセル電流が数１０［μＡ］以下と極めて小さくなってきている。このような省電力化の著しいフラッシュメモリ等の電気的特性を安定化させるためには、ウエーハ面内でのコンタクト抵抗のばらつきを小さくすることよりも、むしろ、セルのような極めて狭い領域におけるコンタクト抵抗のばらつきを小さくする（即ち、セル内のイレギュラーなコンタクトをより少なくする）ことが重要となってきた。
【００１０】
しかしながら、従来のコンタクト抵抗の評価方法は、ウエーハ全面でのコンタクト抵抗のばらつきを知ることを目的としたものであり、この評価方法から算出されたデータは、ホールチェーン８０内でのコンタクト抵抗のばらつきと、ウエーハ面内でのコンタクト抵抗のばらつきとの両方を含んだものであった。
従って、従来の評価方法では、セル内のコンタクト抵抗のばらつきと、ウエーハ面内でのコンタクト抵抗のばらつきとが混ざったデータしか得ることができず、セル（又は、ＩＣチップ）内の極めて小さなコンタクト抵抗のばらつきを正しく評価することができなかった。また、従来、このようなセル内の極めて小さなコンタクト抵抗のばらつきだけを評価する評価方法や、その評価に適したＴＥＧ等も無かった。
【００１１】
本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
〔発明１〕 上記目的を達成するために、発明１の電子デバイスの評価素子は、基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、前記評価パターン同士は、含まれる前記被試験構造体の数量がそれぞれ異なり、前記評価パターン同士は前記基板内に近接して形成されることを特徴とするものである。
【００１３】
ここで、前記評価素子は所定領域、例えば電子デバイス近傍のＴＥＧが形成される領域（以下、「ＴＥＧ形成領域」という。）に形成される。ＴＥＧ形成領域は、多くの場合、基板内で隣り合う一の電子デバイスと他の電子デバイスとを仕切るスクライブライン上に画定される。このようなＴＥＧ形成領域は、通常、基板内に複数設けられている。
また、電子デバイスの「所定構造体」とは、例えば基板上に設けられた導電層と、この導電層を覆う絶縁膜上に設けられ、この絶縁膜に設けられた貫通孔（コンタクトホール、ビアホール等）を介して導電層と電気的に接続する配線層等と、からなるものである。「被試験構造体」は、「所定構造体」とその構造や大きさ等が同じであり、例えば上記導電層と、配線層等とからなるものである。
【００１４】
また、各評価パターンに含まれる被試験構造体のそれぞれの数量（個数）は、抵抗値に異常のある被試験構造体が１個でも含まれる可能性が高い境界線（ボーダライン）を跨ぐように設定することが好ましい。例えば、５００個に１個程度の不良が見込まれる場合には、一の評価パターンに含まれる被試験構造体の個数を１００個とし、他の評価パターンに含まれる被試験構造体の個数を１０００個とする。
【００１５】
発明１に係る電子デバイスの評価素子によれば、被試験構造体の数量が異なる複数の評価パターンの抵抗値をそれぞれ測定することで、被試験構造体の数量に対する評価パターンの抵抗値の増加度合いを求めることができる。そして、この増加度合いから、被試験構造体の抵抗値のばらつきを知ることができる。
つまり、基板の限定された位置範囲内における被試験構造体の抵抗ばらつきを知ることができる。従って、基板の所定領域に形成された被試験構造体の抵抗ばらつきから、当該所定領域近傍にある電子デバイスに限って、その所定構造体の抵抗ばらつきを評価することが可能である。これにより、例えば、電子デバイスにおける不純物拡散層と、プラグ電極とのコンタクト抵抗のばらつきをその電子デバイスの形成位置毎に評価することが可能である。
【００１６】
〔発明２〕 発明２の電子デバイスの評価素子は、発明１の電子デバイスの評価素子において、前記評価パターン同士は、同一の前記被試験構造体を共有することを特徴とするものである。
このような構成であれば、基板の所定領域に形成される試験構造体の個数を削減することが可能であり、評価素子の占有面積の増大をある程度抑制することができる。
【００１７】
〔発明３〕 発明３の電子デバイスの評価素子は、基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、前記評価パターン同士は、含まれる前記被試験構造体の大きさがそれぞれ異なり、前記評価パターン同士は前記基板内に近接して形成されることを特徴とするものである。
【００１８】
ここで、「被試験構造体」は、「所定構造体」とその構造自体は同じであるが、構造体を構成する部位の一部又は全ての大きさが異なっている。
発明３に係る電子デバイスの評価素子によれば、被試験構造体の大きさがそれぞれ異なる複数の評価パターンの抵抗値をそれぞれ測定することで、被試験構造体の大きさに対する評価パターンの抵抗値の増加度合いを求めることができる。そして、この増加度合いから、被試験構造体の単位大きさ当たりの抵抗値のばらつきを知ることができる。
【００１９】
つまり、基板の限定された位置範囲内における、被試験構造体の単位大きさ当たりの抵抗ばらつきを知ることができる。従って、基板の所定領域に形成された被試験構造体の抵抗ばらつきから、当該所定領域近傍にある電子デバイスに限って、その所定構造体の抵抗ばらつきを評価することが可能である。これにより、例えば、電子デバイスにおけるポリ抵抗のばらつきを、その電子デバイスの形成位置毎に評価することが可能である。
【００２０】
〔発明４〕 発明４の電子デバイスの評価方法は、基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価する方法であって、発明１から発明３の何れか一の電子デバイスの評価素子に含まれる、複数の前記評価パターンの抵抗値をそれぞれ測定することを特徴とするものである。
【００２１】
このような構成であれば、基板の限定された位置範囲内での被試験構造体の抵抗ばらつきを知ることができる。従って、基板の所定領域に形成された被試験構造体の抵抗ばらつきから、当該所定領域近傍にある電子デバイスに限って、その所定構造体の抵抗ばらつきを評価することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら、本発明に係る電子デバイスの評価素子及び電子デバイスの評価方法について説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る評価素子１００の構成例を示す平面図である。この評価素子１００は、例えばシリコンウエーハ上に形成されるフラッシュメモリのセル内にあるコンタクト部位の抵抗（即ち、コンタクト抵抗）のばらつきを評価するための素子である。
【００２３】
図１に示すように、この評価素子１００は、ホールチェーン２０と、このホールチェーン２０の両端と途中とに電気的に接続した複数個の電極パッド２とを有する。例えば、図１に示すように、この評価素子１００には５個の電極パッド２ａ〜２ｅが設けられている
図２（Ａ）及び（Ｂ）は、ホールチェーン２０の構成例を示す平面図と、Ａ−Ａ´矢視断面図である。
【００２４】
図２（Ａ）に示すように、このホールチェーン２０は、メタル配線２１と、シリコンウエーハに形成された不純物拡散層２３と、このメタル配線２１と不純物拡散層２３とを電気的に接続するプラグ電極２５とを有する。図２（Ｂ）に示すように、不純物拡散層２３は例えばシリコンウエーハＷの表面及びその近傍に島状に複数形成されており、シリコンウエーハＷ上で隣り合う一の不純物拡散層２３と他の不純物拡散層２３との間には素子分離層２７が形成されている。
【００２５】
図２（Ｂ）に示すように、メタル配線２１は、シリコンウエーハＷ上に形成された層間絶縁膜２９上に形成されている。また、層間絶縁膜２９のメタル配線２１と不純物拡散層２３とに挟まれた部位にはコンタクトホールＨが形成されている。プラグ電極２５は、このコンタクトホールＨ内を埋め込み形成されている。
図２（Ｂ）に示すように、不純物拡散層２３はその導電型が例えばＮ型である。また、シリコンウエーハＷは、その導電型が例えばＰ型である。このような構造によって、層間絶縁膜２９上に形成された複数本のメタル配線２１は、プラグ電極２５と不純物拡散層２３とによって、直列に接続されている（言い換えれば、シリコンウエーハＷに形成された複数の不純物拡散層２３は、プラグ電極２５とメタル配線２１とによって、直列に接続されている。）。
【００２６】
ところで、不純物拡散層２３、素子分離層２７、層間絶縁膜２９、コンタクトホールＨ、プラグ電極２５及びメタル配線２１等からなる評価素子１００は、シリコンウエーハＷにフラッシュメモリを形成する際のウエーハプロセスを利用して、フラッシュメモリと並行して形成されたものである。また、この評価素子１００は、フラッシュメモリのセル内にある不純物拡散層と、メタル配線と、プラグ電極等からなるコンタクト部位及びその近傍の構造をそのままコピーし、それらを繋ぎ合わせたものである。
【００２７】
従って、不純物拡散層２３の拡散深さ（Ｘｊ）、その不純物種及びその濃度と、素子分離層２７、層間絶縁膜２９、プラグ電極２５、メタル配線２１のそれぞれの膜種及びその厚さと、コンタクトホールＨの開口径等は、フラッシュメモリのコンタクト部位及びその近傍と同一種類であり、同一の大きさとなっている。
以下で、この１つの不純物拡散層２３と、この１つの不純物拡散層２３上に形成された２つのプラグ電極２５と、これら２つのプラグ電極２５の一方に接続する１つのメタル配線２１との組合せからなる構造体をユニットと呼ぶ。また、ホールチェーン２０におけるユニットの数量を連鎖数とも呼ぶ。
【００２８】
図１に戻る。第１の電極パッド２ａと第２の電極パッド２ｂとの間にあるホールチェーン２０のユニット数（即ち、連鎖数）をｎ１、第１の電極パッド２ａと第３の電極パッド２ｃとの間のホールチェーン２０の連鎖数をｎ２、第１の電極パッド２ａと第４の電極パッド２ｄとの間のホールチェーン２０の連鎖数をｎ３、第１の電極パッド２ａと第５の電極パッド２ｅとの間のホールチェーン２０の連鎖数をｎ４としたとき、ｎ１〜ｎ４は例えば、（ｎ１，ｎ２，ｎ３，ｎ４）＝（１０，１００，５００，１０００）である。
【００２９】
図３は、評価素子１００の形成位置の一例を示す平面図である。図３に示すように、シリコンウエーハＷには製品としてのフラッシュメモリ３００が複数個形成されている。また、隣り合うフラッシュメモリ３００の間は、シリコンウエーハＷの面内で縦横に交差するスクライブラインＳによって仕切られている。このフラッシュメモリ３００を仕切るスクライブラインＳ上には、ＴＥＧ形成領域２００が複数設けられている。図３に示すように、これらのＴＥＧ形成領域２００はシリコンウエーハＷ面内で比較的等間隔に配されている。そして、上述した評価素子１００、一つ一つのＴＥＧ形成領域２００内にそれぞれ形成されている。
【００３０】
次に、上述した評価素子１００を用いて、この評価素子１００の近傍に形成されたフラッシュメモリ３００のセル内でのコンタクト抵抗のばらつきを評価する方法について説明する。
図４は、評価素子１００を用いたコンタクト抵抗の評価方法を示すフローチャートである。この図４と図１等を参照しながら、コンタクト抵抗の評価方法について説明する。
【００３１】
まず始めに、図４のステップＳ１では、第１の電極パッド２ａと、第２の電極パッド２ｂとにそれぞれプローブ針（図示せず）を当てる。そして、このプローブ針を介して、第１の電極パッド２ａと、第２の電極パッド２ｂとの間のホールチェーン２０に一定電圧を印加して電流を流す。このようにして、第１、第２の電極パッド２ａ，２ｂ間の（即ち、連鎖数がｎ１のときの）ホールチェーン２０の抵抗値を測定する。ここでは、ステップＳ１で得られた抵抗値をＲ１とする。
【００３２】
同様に、図４のステップＳ２では、第１の電極パッド２ａと、第３の電極パッド２ｃとにそれぞれプローブ針を当てて、第１、第３の電極パッド２ａ，２ｃ間の（即ち、連鎖数がｎ２のときの）ホールチェーン２０の抵抗値Ｒ２を測定する。ステップＳ３では、第１の電極パッド２ａと、第４の電極パッド２ｄとにそれぞれプローブ針を当てて、第１、第４の電極パッド２ａ，２ｄ間の（即ち、連鎖数がｎ３のときの）ホールチェーン２０の抵抗値Ｒ３を測定する。ステップＳ４では、第１の電極パッド２ａと、第５の電極パッド２ｅとにそれぞれプローブ針を当てて、第１、第５の電極パッド２ａ，２ｅ間の（即ち、連鎖数がｎ４のときの）ホールチェーン２０の抵抗値Ｒ４を測定する。
【００３３】
次に、図４のステップＳ５では、図４のステップＳ１〜Ｓ４で得られた抵抗値Ｒ１〜Ｒ４から、ホールチェーン２０における連鎖数ｎと抵抗値Ｒとの関係を明らかにする。ここでは、例えば、以下に示す図５を作図して、連鎖数ｎと抵抗値Ｒとの関係を直線で表し、この直線の相関係数とその傾きとを算出する。
図５は、ホールチェーン２０における連鎖数ｎ１〜ｎ４と、抵抗値Ｒ１〜Ｒ４との関係を示す図である。図５において、横軸はホールチェーン２０の連鎖数ｎを示し、縦軸はホールチェーン２０の抵抗値Ｒを示している。ホールチェーン２０の連鎖数ｎとその抵抗値Ｒとの間には、理想的には図５の２点鎖線で示す直線、即ち、式（１）に示すような関係が成り立つ。
Ｒ＝Ａ＋ｎ×Ｒｕｎｉｔ …（１）
Ｒ：ホールチェーン２０の抵抗値
Ａ：定数
ｎ：連鎖数、Ｒｕｎｉｔ：ユニット１個当たりの抵抗値
また、ホールチェーン２０の抵抗値Ｒは、図２（Ｂ）に示したメタル配線２１の抵抗の和と、不純物拡散層２３の抵抗の和と、不純物拡散層２３とメタル配線２１との間のコンタクト抵抗の和とを足した値であり、式（２）で表される。
Ｒ＝ΣＲｍｅｔａｌ＋ΣＲｄｉｆｆ＋ΣＲｃｏｎｔ …（２）
ΣＲｍｅｔａｌ：メタル配線２１の抵抗の和
ΣＲｄｉｆｆ：不純物拡散層２３の抵抗の和
ΣＲｃｏｎｔ：コンタクト抵抗の和
式（１）に示したように、ホールチェーン２０の連鎖数ｎとその抵抗値Ｒとの間には、理想的には直線の関係が成り立つはずである。しかしながら、実際には、ホールチェーン２０の連鎖数ｎとその抵抗値Ｒとの関係は、相関係数ｒ＝１となるような完全な直線とはならないことが普通である。その理由は、以下の通りである。
【００３４】
即ち、ホールチェーン２０の抵抗値Ｒは、式（２）で示したように、ΣＲｍｅｔａｌと、ΣＲｄｉｆｆと、ΣＲｃｏｎｔとを足した値である。これらの中で、Ｒｃｏｎｔは、ＲｍｅｔａｌやＲｄｉｆｆと比べてその値が大きく、しかも突発的に異常値が出る可能性が高い。このような事情から、図５に示すように、連鎖数ｎ１〜ｎ４と、実際に測定した抵抗値Ｒ１〜Ｒ４とから、連鎖数ｎと抵抗値Ｒとの関係を最小二乗法等により式化すると、その相関係数はｒ＝１とはならず、ほとんどの場合においてｒ＜１となってしまう。
【００３５】
図５に示した４つの実測点Ｒ１〜Ｒ４を一例として説明すると、図５に示すように、電流を流すホールチェーン２０の連鎖数をｎ２＝１００としたときには、抵抗値Ｒ２の値は２点鎖線で示す抵抗Ｒの理想直線Ｒｉｄｅａｌ上にある。このことは、コンタクト抵抗に異常があるユニットは、少なくとも全ユニットの１％未満であることを示唆している。
次に、電流を流すホールチェーン２０の連鎖数をｎ３＝５００としたときには、抵抗値Ｒ３の値は理想直線Ｒｉｄｅａｌから多少離れてしてしまう。このことは、５００個のユニットの中には、そのコンタクト抵抗値が異常な値であるユニット（以下、「異常ユニット」という。）が含まれている可能性が高いことを示唆している。
【００３６】
異常ユニットは、ホールチェーン２０の品質によってその出現頻度に大小はあるものの、通常は、ある程度の確率で発生するものである。そのため、ホールチェーン２０の連鎖数ｎが例えば、１０や１００というように少ないときにはホールチェーン２０に異常ユニットが含まれることは稀であるが、その連鎖数ｎの数を増やしていくとやがてホールチェーン２０に異常ユニットが含まれてしまい、その抵抗値Ｒは理想直線Ｒｉｄｅａｌからある程度乖離したものとなる。
【００３７】
このようなホールチェーン２０の抵抗値Ｒのばらつき度合いは、図５の実線で示す直線（関係式）の相関係数ｒの値から把握することができる。ホールチェーン２０の抵抗値Ｒのばらつき度合いは、相関係数ｒが１に近いほど小さいといえる。
次に、図４のステップＳ６では、ステップＳ５で求めた直線（関係式）の相関係数ｒと、その傾きＲｕｎｉｔとが、所定の管理値内（許容範囲内）にあるか否かを判定する。ここで、相関係数ｒと傾きＲｕｎｉｔとが管理値内にある場合、即ち、評価素子１００におけるコンタクト抵抗Ｒｃｏｎｔのばらつきは小さく、Ｒｃｏｎｔの数値自体にも問題がない場合には、ステップＳ７へ進む。ステップＳ７では、この評価素子１００近傍のフラッシュメモリ３００（図３参照。）は、この評価素子１００と同様にそのセル内のコンタクト抵抗に問題はなく、合格（ｐａｓｓ）と判断する。これにより、図４のフローチャートを終了する。
【００３８】
一方、ステップＳ６で、相関係数ｒ及び傾きＲｕｎｉｔのどちらか一方、又はその両方が管理値内にない場合、即ち、評価素子１００のコンタクト抵抗Ｒｃｏｎｔがばらついていたり、その値自体に問題がある場合には、ステップＳ８へ進む。ステップＳ８では、この評価素子１００近傍のフラッシュメモリ３００（図３参照。）は、この評価素子１００と同様にそのセル内のコンタクト抵抗に問題があると推察されるので、不合格（ｆａｉｌ）と判断して、図４のフローチャートを終了する。
【００３９】
このように、本発明の第１実施形態に係る評価素子１００によれば、ホールチェーン２０の連鎖数をｎ１〜ｎ４の多水準にして、そのときの抵抗値Ｒ１〜Ｒ４をそれぞれ測定することで、連鎖数に対するホールチェーン２０の抵抗値の増加度合いを求めることができる。そして、この増加度合いから、１ユニット当たりの抵抗値Ｒｕｎｉｔのばらつきを知ることができる。つまり、シリコンウエーハＷに複数あるＴＥＧ形成領域２００のそれぞれで、その領域内におけるＲｕｎｉｔのばらつきをそれぞれ知ることができる。
【００４０】
従って、例えば、図３に示すＴＥＧ形成領域２００ａ内におけるＲｕｎｉｔのばらつきが分かれば、このＴＥＧ形成領域２００ａの近傍にあるフラッシュメモリ３００に限って、そのセル内でのコンタクト抵抗Ｒｃｏｎｔのばらつきを評価することが可能である。即ち、コンタクト抵抗Ｒｃｏｎｔのばらつきを、フラッシュメモリ３００の形成位置毎に評価することが可能である。
【００４１】
また、ホールチェーン２０は、各連鎖数ｎ１〜ｎ４の間でユニットを共有する形態を採っているので、連鎖数の増加数に対してユニットの増加数を抑えることができる。これにより、評価素子１００の占有面積の増大を効果的に抑制することができる。
この第１実施形態では、シリコンウエーハＷが本発明の基板に対応し、フラッシュメモリ３００が本発明の電子デバイスに対応している。また、フラッシュメモリ３００のセル内のコンタクト部位が本発明の所定構造体に対応し、セル内のコンタクト抵抗が本発明の所定構造体の抵抗に対応している。
【００４２】
さらに、１つの不純物拡散層２３と、この１つの不純物拡散層２３上に形成された２つのプラグ電極２５と、これら２つのプラグ電極２５の一方に接続する１つのメタル配線２１との組合せであるユニットが、本発明の被試験構造体に対応している。また、第１、第２の電極パッド２ａ，２ｂに挟まれた（即ち、連鎖数がｎ１であるときの）ホールチェーン２０や、連鎖数がｎ２〜ｎ４であるときのそれぞれのホールチェーン２０が本発明の複数の評価パターンに対応している。
（２）第２実施形態
図６は本発明の第２実施形態に係るホールチェーン１２０の構成例を示す断面図である。図６において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と同一の機能、構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００４３】
図６に示すホールチェーン１２０において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と異なる点は、不純物拡散層２３が下層メタル配線１２３に置き換わっている点と、この下層メタル配線１２３とメタル配線（以下、「上層メタル配線」ともいう。）２１との間にはコンタクトホールＨではなくビアホールｈが形成されている点と、このビアホールｈ内にはプラグ電極２５よりもその断面の径が小さい第２のプラグ電極１２５が設けられている点とである。図６に示すように、下層メタル配線１２３とシリコンウエーハＷとの間には絶縁膜１２４が設けられている。
【００４４】
このような構成であれば、ホールチェーン１２０の抵抗値Ｒ´は、上層メタル配線１２１の抵抗の和と、下層メタル配線１２３の抵抗の和と、下層メタル配線１２３と上層メタル配線２１との間の抵抗（以下、「ビア抵抗」という）の和とを足した値であり、式（３）で表される。
Ｒ´＝ΣＲＵ．ｍｅｔａｌ＋ΣＲＬ．ｍｅｔａｌ＋ΣＲｖｉａ …（３）
ΣＲＵ．ｍｅｔａｌ：上層メタル配線２１の抵抗の和
ΣＲＬ．ｍｅｔａｌ：下層メタル配線１２３の抵抗の和
ΣＲｖｉａ：ビア抵抗の和
そして、これら３つのパラメータの中では、特に、ビア抵抗が他の２つのパラメータと比べてその値が大きく、しかも突発的に異常値が出る可能性が高い。
【００４５】
従って、このようなホールチェーン１２０を有する評価素子１００´を用いてビア抵抗のばらつき評価を行う場合には、ホールチェーン１２０におけるユニットの連鎖数ｎと抵抗値Ｒ´との関係を直線で表し、この直線（関係式）の相関係数とその傾きを求める。これにより、シリコンウエーハＷに複数あるＴＥＧ形成領域２００のそれぞれで、その領域内におけるビア抵抗Ｒｖｉａのばらつきをそれぞれ知ることができる。そして、その結果から、フラッシュメモリ３００のセル内でのビア抵抗のばらつきを、フラッシュメモリ３００の形成位置毎に評価することが可能である。
【００４６】
この第２実施形態では、フラッシュメモリ３００のセル内のビア抵抗が、本発明の所定構造体の抵抗に対応している。また、１つの下層メタル配線１２３と、この１つの下層メタル配線１２３上に形成された２つのプラグ電極１２５と、これら２つのプラグ電極１２５の一方に接続する１つの上層メタル配線２１との組合せであるユニットが、本発明の被試験構造体に対応している。
（３）第３実施形態
図７（Ａ）及び（Ｂ）は本発明の第３実施形態に係るホールチェーン２２０の構成例を示す平面図と、Ｂ−Ｂ´矢視断面図である。図７において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と同一の機能、構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００４７】
図７（Ａ）及び（Ｂ）に示すホールチェーン２２０において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と異なる点は、不純物拡散層２３がポリシリコン抵抗体（以下、「ポリ抵抗体」という。）２２３ａ，２２３ｂに置き換わっている点と、メタル配線２１が複数個の電極パッド２２１に置き換わっている点と、これらポリ抵抗体２２３ａ，２２３ｂと電極パッド２２１との間にはコンタクトホールＨではなくビアホールｈが形成されている点と、このビアホールｈ内にはプラグ電極２５よりもその断面の径が小さい第３のプラグ電極２２５が設けられている点とである。
【００４８】
また、図７に示すように、ポリ抵抗体２２３ａ，２２３ｂとシリコンウエーハＷとの間には絶縁膜２２４が設けられている。ここで、ポリ抵抗体とは、例えばリン等の導電型不純物がドープされたポリシリコンからなるパターンのことである。
ところで、このホールチェーン２２０では、図７（Ａ）に示すように、ポリ抵抗体２２３ａの平面視での長さをＬ１とし、ポリ抵抗体２２３ｂの平面視での長さをＬ２としたとき、Ｌ１とＬ２との間には、式（４）に示すような関係がある。
Ｌ２＝ｘ×Ｌ１ …（４）
ｘ：１，１０，１００，５００，…等の自然数
また、ポリ抵抗体２２３ａの平面視での幅をＷ１とし、ポリ抵抗体２２３ｂの平面視での幅をＷ２としたとき、Ｗ１＝Ｗ２である。図７（Ａ）及び（Ｂ）では、作図の便宜上からポリ抵抗体を２つしか記載しないが、このホールチェーン２２０は、例えば平面視での長さがＬ１のｘ倍であり、かつそのｘの値がそれぞれ異なる複数個のポリ抵抗２２３ｃ，２２３ｄ，…を備えている。
【００４９】
このような構成であれば、ホールチェーン２２０の抵抗値Ｒ´´は、電極パッド２２１の抵抗の和と、ポリ抵抗体２２３ａ，２２３ｂ，２２３ｃ，…等の抵抗の和と、これらポリ抵抗体２２３ａ等と電極パッド２２１との間の抵抗（ビア抵抗）の和とを足した値であり、式（５）で表される。
Ｒ´´＝ΣＲｐａｄ＋ΣＲｐｏｌｙ＋ΣＲｖｉａ …（５）
ΣＲｐａｄ：電極パッド２２１ａ，２２１ｂ，…の抵抗の和
ΣＲｐｏｌｙ：ポリ抵抗体２２３ａ，２２３ｂ…の抵抗の和
ΣＲｖｉａ：ビア抵抗の和
また、式（５）に示す３つのパラメータの中では、特に、ポリ抵抗体２２３ａ等の抵抗値が、他の２つのパラメータと比べてその値が大きく、しかも突発的に異常値が出る可能性が高い。
【００５０】
従って、このようなホールチェーン２２０を有する評価素子１００´´を用いてポリ抵抗のばらつき評価を行う場合には、上記ｘの数値を増やしながら、そのときのホールチェーン２２０の抵抗値Ｒ´´を順次測定する。
そして、上記ｘの値と抵抗値Ｒ´´との関係を直線で表し、この直線（関係式）の相関係数とその傾きを求める。これにより、シリコンウエーハＷに複数あるＴＥＧ形成領域２００のそれぞれで、その領域内におけるポリ抵抗体の単位長さ当たりの抵抗のばらつきを知ることができる。そして、その結果から、フラッシュメモリ３００のセル内でのポリ抵抗のばらつきを、フラッシュメモリ３００の形成位置毎に評価することが可能である。
【００５１】
この第３実施形態では、ポリ抵抗体２２３ａや、ポリ抵抗体２２３ｂが本発明の被試験構造体に対応している。また、ポリ抵抗体２２３ａと、このポリ抵抗体２２３ａの上に形成された２つのプラグ電極２２５と、ポリ抵抗体２２３ａを平面視で両側から挟む一対の電極パッド２２１との組合せや、ポリ抵抗体２２３ｂと、このポリ抵抗体２２３ｂの上に形成された２つのプラグ電極２２５と、ポリ抵抗体２２３ｂを平面視で両側から挟む一対の電極パッド２２１との組合せが本発明の評価パターンに対応している。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態に係る評価素子１００の構成例を示す平面図。
【図２】ホールチェーン２０の構成例を示す平面図と、Ａ−Ａ´矢視断面図。
【図３】評価素子１００の形成位置の一例を示す平面図。
【図４】評価素子１００を用いたコンタクト抵抗の評価方法を示すフローチャート。
【図５】ホールチェーン２０における連鎖数ｎ１〜ｎ４と、抵抗値Ｒ１〜Ｒ４との関係を示す図。
【図６】第２実施形態に係るホールチェーン１２０の構成例を示す断面図。
【図７】第３実施形態に係るホールチェーン２２０の構成例を示す平面図と、Ｂ−Ｂ´矢視断面図。
【図８】従来例に係る評価素子９０の構成例を示す平面図。
【符号の説明】
【００５３】
２，２ａ〜２ｅ，２２１ 電極パッド、２０，１２０，２２０ ホールチェーン、２１，１２１ （上層メタル）配線、２３ 不純物拡散層、２５，１２５，２２５ プラグ電極、２７ 素子分離層、２９ 層間絶縁膜、１２３ 下層メタル配線、１２４，２２４ 絶縁膜、２２３ａ〜２２３ｄ ポリ抵抗体、１００，１００´，１００´´ 評価素子、３００ フラッシュメモリ、Ｈ コンタクトホール、ｈ ビアホール、 Ｓ スクライブライン、Ｗ ウエーハ
【技術分野】
【０００１】
本発明は、電子デバイスの評価素子及び電子デバイスの評価方法に関するものである。
【背景技術】
【０００２】
製品となるＩＣチップが多数個形成されたウエーハのスクライブライン上には、通常、ＩＣチップの素子レベルやＩＣレベルでの基本的な構造、電気的特性等を代替評価するためのＴＥＧ（ｔｅｓｔ ｅｌｅｍｅｎｔ ｇｒｏｕｐ）が設けられている。このようなＴＥＧは、その評価の対象や目的に応じて様々な種類と大きさの素子群からなり、多くの場合、ウエーハ面内に一定の間隔をもって複数個設けられている。
【０００３】
例えば、シリコンウエーハに設けられた不純物拡散層とメタル配線との間に生じるコンタクト抵抗を評価する場合には、ホールチェーンを有する評価素子をＴＥＧに含めておく。そして、このホールチェーンの総抵抗値を測定することで、不純物拡散層とメタル配線とのコンタクト抵抗を間接的に評価する方法が知られている（例えば、特許文献１参照。）。
【０００４】
図８は、従来例に係る評価素子９０の構成例を示す平面図である。図８に示すように、この評価素子９０は、ホールチェーン８０と、一対の電極パッド９５とを有する。これらの中で、ホールチェーン８０は、ＴＥＧ形成領域内に一定間隔で複数設けられた不純物拡散層９３と、隣接する不純物拡散層９３同士を電気的に接続するメタル配線９１等とから構成されている。また、電極パッド９５は、プローブ針を接触させるためのものである。
【０００５】
ホールチェーン８０における１本のメタル配線９１と、１つの不純物拡散層９３と、この不純物拡散層９３をその上方に掛かるメタル配線９１に接続させる２つのコンタクトホール（プラグ電極）との組合せ（以下、「ユニット」という。）数は、連鎖数とも呼ばれる。従来、このようなホールチェーンの連鎖数は一水準のみであり、例えば１５０〜２００程度であった。
【０００６】
このようなホールチェーン８０を用いて、メタル配線９１と不純物拡散層９３とのコンタクト抵抗を間接的に評価する場合には、図８に示す一対の電極パッド９５間に所定の電圧を印加して、ホールチェーン８０に電流を流す。そして、このとき流れる電流値を測定する。この電流値と、印加した電圧値とから、ホールチェーン８０の総抵抗値（即ち、不純物拡散層９３の抵抗値と、メタル配線９１の抵抗値と、メタル配線９１と不純物拡散層９３との間のコンタクト抵抗値との総和）を算出する。
【０００７】
次に、この総抵抗値をその連鎖数で割り算して、１ユニット当たりの抵抗値を算出する。この１ユニット当たりの抵抗値は、厳密には、コンタクト抵抗だけでなく、１本のメタル配線９１の抵抗値と、１つの不純物拡散層９３の抵抗値とを含む値ではあるが、メタル配線９１の抵抗値や不純物拡散層９３の抵抗値等に比べてコンタクト抵抗は大きく、しかも変動し易い値なので、この１ユニット当たりの抵抗値が規格幅に入っていれば、コンタクト抵抗は一応正常であると判断される。
【０００８】
従来の半導体装置の製造工程では、コンタクト抵抗については、主にウエーハ面内でのばらつきを注目していた。これは、ＩＣチップの電気的特性を均一にするためには、ウエーハ全体でのコンタクト抵抗のばらつきをできるだけ小さくすることが重要と考えられていたからである。
【特許文献１】特開平１０−１３５２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、近年では半導体装置の微細化と省電力化が進みつつあり、ＩＣチップ内のメタル配線に流れる電流量も小さくなりつつある。特に、フラッシュメモリでは、そのセル電流が数１０［μＡ］以下と極めて小さくなってきている。このような省電力化の著しいフラッシュメモリ等の電気的特性を安定化させるためには、ウエーハ面内でのコンタクト抵抗のばらつきを小さくすることよりも、むしろ、セルのような極めて狭い領域におけるコンタクト抵抗のばらつきを小さくする（即ち、セル内のイレギュラーなコンタクトをより少なくする）ことが重要となってきた。
【００１０】
しかしながら、従来のコンタクト抵抗の評価方法は、ウエーハ全面でのコンタクト抵抗のばらつきを知ることを目的としたものであり、この評価方法から算出されたデータは、ホールチェーン８０内でのコンタクト抵抗のばらつきと、ウエーハ面内でのコンタクト抵抗のばらつきとの両方を含んだものであった。
従って、従来の評価方法では、セル内のコンタクト抵抗のばらつきと、ウエーハ面内でのコンタクト抵抗のばらつきとが混ざったデータしか得ることができず、セル（又は、ＩＣチップ）内の極めて小さなコンタクト抵抗のばらつきを正しく評価することができなかった。また、従来、このようなセル内の極めて小さなコンタクト抵抗のばらつきだけを評価する評価方法や、その評価に適したＴＥＧ等も無かった。
【００１１】
本発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、電子デバイス内の所定構造体の抵抗ばらつきをその電子デバイスの形成位置毎に評価することができるようにした電子デバイスの評価素子及び電子デバイスの評価方法の提供を目的とする。
【課題を解決するための手段】
【００１２】
〔発明１〕 上記目的を達成するために、発明１の電子デバイスの評価素子は、基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、前記評価パターン同士は、含まれる前記被試験構造体の数量がそれぞれ異なり、前記評価パターン同士は前記基板内に近接して形成されることを特徴とするものである。
【００１３】
ここで、前記評価素子は所定領域、例えば電子デバイス近傍のＴＥＧが形成される領域（以下、「ＴＥＧ形成領域」という。）に形成される。ＴＥＧ形成領域は、多くの場合、基板内で隣り合う一の電子デバイスと他の電子デバイスとを仕切るスクライブライン上に画定される。このようなＴＥＧ形成領域は、通常、基板内に複数設けられている。
また、電子デバイスの「所定構造体」とは、例えば基板上に設けられた導電層と、この導電層を覆う絶縁膜上に設けられ、この絶縁膜に設けられた貫通孔（コンタクトホール、ビアホール等）を介して導電層と電気的に接続する配線層等と、からなるものである。「被試験構造体」は、「所定構造体」とその構造や大きさ等が同じであり、例えば上記導電層と、配線層等とからなるものである。
【００１４】
また、各評価パターンに含まれる被試験構造体のそれぞれの数量（個数）は、抵抗値に異常のある被試験構造体が１個でも含まれる可能性が高い境界線（ボーダライン）を跨ぐように設定することが好ましい。例えば、５００個に１個程度の不良が見込まれる場合には、一の評価パターンに含まれる被試験構造体の個数を１００個とし、他の評価パターンに含まれる被試験構造体の個数を１０００個とする。
【００１５】
発明１に係る電子デバイスの評価素子によれば、被試験構造体の数量が異なる複数の評価パターンの抵抗値をそれぞれ測定することで、被試験構造体の数量に対する評価パターンの抵抗値の増加度合いを求めることができる。そして、この増加度合いから、被試験構造体の抵抗値のばらつきを知ることができる。
つまり、基板の限定された位置範囲内における被試験構造体の抵抗ばらつきを知ることができる。従って、基板の所定領域に形成された被試験構造体の抵抗ばらつきから、当該所定領域近傍にある電子デバイスに限って、その所定構造体の抵抗ばらつきを評価することが可能である。これにより、例えば、電子デバイスにおける不純物拡散層と、プラグ電極とのコンタクト抵抗のばらつきをその電子デバイスの形成位置毎に評価することが可能である。
【００１６】
〔発明２〕 発明２の電子デバイスの評価素子は、発明１の電子デバイスの評価素子において、前記評価パターン同士は、同一の前記被試験構造体を共有することを特徴とするものである。
このような構成であれば、基板の所定領域に形成される試験構造体の個数を削減することが可能であり、評価素子の占有面積の増大をある程度抑制することができる。
【００１７】
〔発明３〕 発明３の電子デバイスの評価素子は、基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、前記評価パターン同士は、含まれる前記被試験構造体の大きさがそれぞれ異なり、前記評価パターン同士は前記基板内に近接して形成されることを特徴とするものである。
【００１８】
ここで、「被試験構造体」は、「所定構造体」とその構造自体は同じであるが、構造体を構成する部位の一部又は全ての大きさが異なっている。
発明３に係る電子デバイスの評価素子によれば、被試験構造体の大きさがそれぞれ異なる複数の評価パターンの抵抗値をそれぞれ測定することで、被試験構造体の大きさに対する評価パターンの抵抗値の増加度合いを求めることができる。そして、この増加度合いから、被試験構造体の単位大きさ当たりの抵抗値のばらつきを知ることができる。
【００１９】
つまり、基板の限定された位置範囲内における、被試験構造体の単位大きさ当たりの抵抗ばらつきを知ることができる。従って、基板の所定領域に形成された被試験構造体の抵抗ばらつきから、当該所定領域近傍にある電子デバイスに限って、その所定構造体の抵抗ばらつきを評価することが可能である。これにより、例えば、電子デバイスにおけるポリ抵抗のばらつきを、その電子デバイスの形成位置毎に評価することが可能である。
【００２０】
〔発明４〕 発明４の電子デバイスの評価方法は、基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価する方法であって、発明１から発明３の何れか一の電子デバイスの評価素子に含まれる、複数の前記評価パターンの抵抗値をそれぞれ測定することを特徴とするものである。
【００２１】
このような構成であれば、基板の限定された位置範囲内での被試験構造体の抵抗ばらつきを知ることができる。従って、基板の所定領域に形成された被試験構造体の抵抗ばらつきから、当該所定領域近傍にある電子デバイスに限って、その所定構造体の抵抗ばらつきを評価することが可能である。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照しながら、本発明に係る電子デバイスの評価素子及び電子デバイスの評価方法について説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係る評価素子１００の構成例を示す平面図である。この評価素子１００は、例えばシリコンウエーハ上に形成されるフラッシュメモリのセル内にあるコンタクト部位の抵抗（即ち、コンタクト抵抗）のばらつきを評価するための素子である。
【００２３】
図１に示すように、この評価素子１００は、ホールチェーン２０と、このホールチェーン２０の両端と途中とに電気的に接続した複数個の電極パッド２とを有する。例えば、図１に示すように、この評価素子１００には５個の電極パッド２ａ〜２ｅが設けられている
図２（Ａ）及び（Ｂ）は、ホールチェーン２０の構成例を示す平面図と、Ａ−Ａ´矢視断面図である。
【００２４】
図２（Ａ）に示すように、このホールチェーン２０は、メタル配線２１と、シリコンウエーハに形成された不純物拡散層２３と、このメタル配線２１と不純物拡散層２３とを電気的に接続するプラグ電極２５とを有する。図２（Ｂ）に示すように、不純物拡散層２３は例えばシリコンウエーハＷの表面及びその近傍に島状に複数形成されており、シリコンウエーハＷ上で隣り合う一の不純物拡散層２３と他の不純物拡散層２３との間には素子分離層２７が形成されている。
【００２５】
図２（Ｂ）に示すように、メタル配線２１は、シリコンウエーハＷ上に形成された層間絶縁膜２９上に形成されている。また、層間絶縁膜２９のメタル配線２１と不純物拡散層２３とに挟まれた部位にはコンタクトホールＨが形成されている。プラグ電極２５は、このコンタクトホールＨ内を埋め込み形成されている。
図２（Ｂ）に示すように、不純物拡散層２３はその導電型が例えばＮ型である。また、シリコンウエーハＷは、その導電型が例えばＰ型である。このような構造によって、層間絶縁膜２９上に形成された複数本のメタル配線２１は、プラグ電極２５と不純物拡散層２３とによって、直列に接続されている（言い換えれば、シリコンウエーハＷに形成された複数の不純物拡散層２３は、プラグ電極２５とメタル配線２１とによって、直列に接続されている。）。
【００２６】
ところで、不純物拡散層２３、素子分離層２７、層間絶縁膜２９、コンタクトホールＨ、プラグ電極２５及びメタル配線２１等からなる評価素子１００は、シリコンウエーハＷにフラッシュメモリを形成する際のウエーハプロセスを利用して、フラッシュメモリと並行して形成されたものである。また、この評価素子１００は、フラッシュメモリのセル内にある不純物拡散層と、メタル配線と、プラグ電極等からなるコンタクト部位及びその近傍の構造をそのままコピーし、それらを繋ぎ合わせたものである。
【００２７】
従って、不純物拡散層２３の拡散深さ（Ｘｊ）、その不純物種及びその濃度と、素子分離層２７、層間絶縁膜２９、プラグ電極２５、メタル配線２１のそれぞれの膜種及びその厚さと、コンタクトホールＨの開口径等は、フラッシュメモリのコンタクト部位及びその近傍と同一種類であり、同一の大きさとなっている。
以下で、この１つの不純物拡散層２３と、この１つの不純物拡散層２３上に形成された２つのプラグ電極２５と、これら２つのプラグ電極２５の一方に接続する１つのメタル配線２１との組合せからなる構造体をユニットと呼ぶ。また、ホールチェーン２０におけるユニットの数量を連鎖数とも呼ぶ。
【００２８】
図１に戻る。第１の電極パッド２ａと第２の電極パッド２ｂとの間にあるホールチェーン２０のユニット数（即ち、連鎖数）をｎ１、第１の電極パッド２ａと第３の電極パッド２ｃとの間のホールチェーン２０の連鎖数をｎ２、第１の電極パッド２ａと第４の電極パッド２ｄとの間のホールチェーン２０の連鎖数をｎ３、第１の電極パッド２ａと第５の電極パッド２ｅとの間のホールチェーン２０の連鎖数をｎ４としたとき、ｎ１〜ｎ４は例えば、（ｎ１，ｎ２，ｎ３，ｎ４）＝（１０，１００，５００，１０００）である。
【００２９】
図３は、評価素子１００の形成位置の一例を示す平面図である。図３に示すように、シリコンウエーハＷには製品としてのフラッシュメモリ３００が複数個形成されている。また、隣り合うフラッシュメモリ３００の間は、シリコンウエーハＷの面内で縦横に交差するスクライブラインＳによって仕切られている。このフラッシュメモリ３００を仕切るスクライブラインＳ上には、ＴＥＧ形成領域２００が複数設けられている。図３に示すように、これらのＴＥＧ形成領域２００はシリコンウエーハＷ面内で比較的等間隔に配されている。そして、上述した評価素子１００、一つ一つのＴＥＧ形成領域２００内にそれぞれ形成されている。
【００３０】
次に、上述した評価素子１００を用いて、この評価素子１００の近傍に形成されたフラッシュメモリ３００のセル内でのコンタクト抵抗のばらつきを評価する方法について説明する。
図４は、評価素子１００を用いたコンタクト抵抗の評価方法を示すフローチャートである。この図４と図１等を参照しながら、コンタクト抵抗の評価方法について説明する。
【００３１】
まず始めに、図４のステップＳ１では、第１の電極パッド２ａと、第２の電極パッド２ｂとにそれぞれプローブ針（図示せず）を当てる。そして、このプローブ針を介して、第１の電極パッド２ａと、第２の電極パッド２ｂとの間のホールチェーン２０に一定電圧を印加して電流を流す。このようにして、第１、第２の電極パッド２ａ，２ｂ間の（即ち、連鎖数がｎ１のときの）ホールチェーン２０の抵抗値を測定する。ここでは、ステップＳ１で得られた抵抗値をＲ１とする。
【００３２】
同様に、図４のステップＳ２では、第１の電極パッド２ａと、第３の電極パッド２ｃとにそれぞれプローブ針を当てて、第１、第３の電極パッド２ａ，２ｃ間の（即ち、連鎖数がｎ２のときの）ホールチェーン２０の抵抗値Ｒ２を測定する。ステップＳ３では、第１の電極パッド２ａと、第４の電極パッド２ｄとにそれぞれプローブ針を当てて、第１、第４の電極パッド２ａ，２ｄ間の（即ち、連鎖数がｎ３のときの）ホールチェーン２０の抵抗値Ｒ３を測定する。ステップＳ４では、第１の電極パッド２ａと、第５の電極パッド２ｅとにそれぞれプローブ針を当てて、第１、第５の電極パッド２ａ，２ｅ間の（即ち、連鎖数がｎ４のときの）ホールチェーン２０の抵抗値Ｒ４を測定する。
【００３３】
次に、図４のステップＳ５では、図４のステップＳ１〜Ｓ４で得られた抵抗値Ｒ１〜Ｒ４から、ホールチェーン２０における連鎖数ｎと抵抗値Ｒとの関係を明らかにする。ここでは、例えば、以下に示す図５を作図して、連鎖数ｎと抵抗値Ｒとの関係を直線で表し、この直線の相関係数とその傾きとを算出する。
図５は、ホールチェーン２０における連鎖数ｎ１〜ｎ４と、抵抗値Ｒ１〜Ｒ４との関係を示す図である。図５において、横軸はホールチェーン２０の連鎖数ｎを示し、縦軸はホールチェーン２０の抵抗値Ｒを示している。ホールチェーン２０の連鎖数ｎとその抵抗値Ｒとの間には、理想的には図５の２点鎖線で示す直線、即ち、式（１）に示すような関係が成り立つ。
Ｒ＝Ａ＋ｎ×Ｒｕｎｉｔ …（１）
Ｒ：ホールチェーン２０の抵抗値
Ａ：定数
ｎ：連鎖数、Ｒｕｎｉｔ：ユニット１個当たりの抵抗値
また、ホールチェーン２０の抵抗値Ｒは、図２（Ｂ）に示したメタル配線２１の抵抗の和と、不純物拡散層２３の抵抗の和と、不純物拡散層２３とメタル配線２１との間のコンタクト抵抗の和とを足した値であり、式（２）で表される。
Ｒ＝ΣＲｍｅｔａｌ＋ΣＲｄｉｆｆ＋ΣＲｃｏｎｔ …（２）
ΣＲｍｅｔａｌ：メタル配線２１の抵抗の和
ΣＲｄｉｆｆ：不純物拡散層２３の抵抗の和
ΣＲｃｏｎｔ：コンタクト抵抗の和
式（１）に示したように、ホールチェーン２０の連鎖数ｎとその抵抗値Ｒとの間には、理想的には直線の関係が成り立つはずである。しかしながら、実際には、ホールチェーン２０の連鎖数ｎとその抵抗値Ｒとの関係は、相関係数ｒ＝１となるような完全な直線とはならないことが普通である。その理由は、以下の通りである。
【００３４】
即ち、ホールチェーン２０の抵抗値Ｒは、式（２）で示したように、ΣＲｍｅｔａｌと、ΣＲｄｉｆｆと、ΣＲｃｏｎｔとを足した値である。これらの中で、Ｒｃｏｎｔは、ＲｍｅｔａｌやＲｄｉｆｆと比べてその値が大きく、しかも突発的に異常値が出る可能性が高い。このような事情から、図５に示すように、連鎖数ｎ１〜ｎ４と、実際に測定した抵抗値Ｒ１〜Ｒ４とから、連鎖数ｎと抵抗値Ｒとの関係を最小二乗法等により式化すると、その相関係数はｒ＝１とはならず、ほとんどの場合においてｒ＜１となってしまう。
【００３５】
図５に示した４つの実測点Ｒ１〜Ｒ４を一例として説明すると、図５に示すように、電流を流すホールチェーン２０の連鎖数をｎ２＝１００としたときには、抵抗値Ｒ２の値は２点鎖線で示す抵抗Ｒの理想直線Ｒｉｄｅａｌ上にある。このことは、コンタクト抵抗に異常があるユニットは、少なくとも全ユニットの１％未満であることを示唆している。
次に、電流を流すホールチェーン２０の連鎖数をｎ３＝５００としたときには、抵抗値Ｒ３の値は理想直線Ｒｉｄｅａｌから多少離れてしてしまう。このことは、５００個のユニットの中には、そのコンタクト抵抗値が異常な値であるユニット（以下、「異常ユニット」という。）が含まれている可能性が高いことを示唆している。
【００３６】
異常ユニットは、ホールチェーン２０の品質によってその出現頻度に大小はあるものの、通常は、ある程度の確率で発生するものである。そのため、ホールチェーン２０の連鎖数ｎが例えば、１０や１００というように少ないときにはホールチェーン２０に異常ユニットが含まれることは稀であるが、その連鎖数ｎの数を増やしていくとやがてホールチェーン２０に異常ユニットが含まれてしまい、その抵抗値Ｒは理想直線Ｒｉｄｅａｌからある程度乖離したものとなる。
【００３７】
このようなホールチェーン２０の抵抗値Ｒのばらつき度合いは、図５の実線で示す直線（関係式）の相関係数ｒの値から把握することができる。ホールチェーン２０の抵抗値Ｒのばらつき度合いは、相関係数ｒが１に近いほど小さいといえる。
次に、図４のステップＳ６では、ステップＳ５で求めた直線（関係式）の相関係数ｒと、その傾きＲｕｎｉｔとが、所定の管理値内（許容範囲内）にあるか否かを判定する。ここで、相関係数ｒと傾きＲｕｎｉｔとが管理値内にある場合、即ち、評価素子１００におけるコンタクト抵抗Ｒｃｏｎｔのばらつきは小さく、Ｒｃｏｎｔの数値自体にも問題がない場合には、ステップＳ７へ進む。ステップＳ７では、この評価素子１００近傍のフラッシュメモリ３００（図３参照。）は、この評価素子１００と同様にそのセル内のコンタクト抵抗に問題はなく、合格（ｐａｓｓ）と判断する。これにより、図４のフローチャートを終了する。
【００３８】
一方、ステップＳ６で、相関係数ｒ及び傾きＲｕｎｉｔのどちらか一方、又はその両方が管理値内にない場合、即ち、評価素子１００のコンタクト抵抗Ｒｃｏｎｔがばらついていたり、その値自体に問題がある場合には、ステップＳ８へ進む。ステップＳ８では、この評価素子１００近傍のフラッシュメモリ３００（図３参照。）は、この評価素子１００と同様にそのセル内のコンタクト抵抗に問題があると推察されるので、不合格（ｆａｉｌ）と判断して、図４のフローチャートを終了する。
【００３９】
このように、本発明の第１実施形態に係る評価素子１００によれば、ホールチェーン２０の連鎖数をｎ１〜ｎ４の多水準にして、そのときの抵抗値Ｒ１〜Ｒ４をそれぞれ測定することで、連鎖数に対するホールチェーン２０の抵抗値の増加度合いを求めることができる。そして、この増加度合いから、１ユニット当たりの抵抗値Ｒｕｎｉｔのばらつきを知ることができる。つまり、シリコンウエーハＷに複数あるＴＥＧ形成領域２００のそれぞれで、その領域内におけるＲｕｎｉｔのばらつきをそれぞれ知ることができる。
【００４０】
従って、例えば、図３に示すＴＥＧ形成領域２００ａ内におけるＲｕｎｉｔのばらつきが分かれば、このＴＥＧ形成領域２００ａの近傍にあるフラッシュメモリ３００に限って、そのセル内でのコンタクト抵抗Ｒｃｏｎｔのばらつきを評価することが可能である。即ち、コンタクト抵抗Ｒｃｏｎｔのばらつきを、フラッシュメモリ３００の形成位置毎に評価することが可能である。
【００４１】
また、ホールチェーン２０は、各連鎖数ｎ１〜ｎ４の間でユニットを共有する形態を採っているので、連鎖数の増加数に対してユニットの増加数を抑えることができる。これにより、評価素子１００の占有面積の増大を効果的に抑制することができる。
この第１実施形態では、シリコンウエーハＷが本発明の基板に対応し、フラッシュメモリ３００が本発明の電子デバイスに対応している。また、フラッシュメモリ３００のセル内のコンタクト部位が本発明の所定構造体に対応し、セル内のコンタクト抵抗が本発明の所定構造体の抵抗に対応している。
【００４２】
さらに、１つの不純物拡散層２３と、この１つの不純物拡散層２３上に形成された２つのプラグ電極２５と、これら２つのプラグ電極２５の一方に接続する１つのメタル配線２１との組合せであるユニットが、本発明の被試験構造体に対応している。また、第１、第２の電極パッド２ａ，２ｂに挟まれた（即ち、連鎖数がｎ１であるときの）ホールチェーン２０や、連鎖数がｎ２〜ｎ４であるときのそれぞれのホールチェーン２０が本発明の複数の評価パターンに対応している。
（２）第２実施形態
図６は本発明の第２実施形態に係るホールチェーン１２０の構成例を示す断面図である。図６において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と同一の機能、構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００４３】
図６に示すホールチェーン１２０において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と異なる点は、不純物拡散層２３が下層メタル配線１２３に置き換わっている点と、この下層メタル配線１２３とメタル配線（以下、「上層メタル配線」ともいう。）２１との間にはコンタクトホールＨではなくビアホールｈが形成されている点と、このビアホールｈ内にはプラグ電極２５よりもその断面の径が小さい第２のプラグ電極１２５が設けられている点とである。図６に示すように、下層メタル配線１２３とシリコンウエーハＷとの間には絶縁膜１２４が設けられている。
【００４４】
このような構成であれば、ホールチェーン１２０の抵抗値Ｒ´は、上層メタル配線１２１の抵抗の和と、下層メタル配線１２３の抵抗の和と、下層メタル配線１２３と上層メタル配線２１との間の抵抗（以下、「ビア抵抗」という）の和とを足した値であり、式（３）で表される。
Ｒ´＝ΣＲＵ．ｍｅｔａｌ＋ΣＲＬ．ｍｅｔａｌ＋ΣＲｖｉａ …（３）
ΣＲＵ．ｍｅｔａｌ：上層メタル配線２１の抵抗の和
ΣＲＬ．ｍｅｔａｌ：下層メタル配線１２３の抵抗の和
ΣＲｖｉａ：ビア抵抗の和
そして、これら３つのパラメータの中では、特に、ビア抵抗が他の２つのパラメータと比べてその値が大きく、しかも突発的に異常値が出る可能性が高い。
【００４５】
従って、このようなホールチェーン１２０を有する評価素子１００´を用いてビア抵抗のばらつき評価を行う場合には、ホールチェーン１２０におけるユニットの連鎖数ｎと抵抗値Ｒ´との関係を直線で表し、この直線（関係式）の相関係数とその傾きを求める。これにより、シリコンウエーハＷに複数あるＴＥＧ形成領域２００のそれぞれで、その領域内におけるビア抵抗Ｒｖｉａのばらつきをそれぞれ知ることができる。そして、その結果から、フラッシュメモリ３００のセル内でのビア抵抗のばらつきを、フラッシュメモリ３００の形成位置毎に評価することが可能である。
【００４６】
この第２実施形態では、フラッシュメモリ３００のセル内のビア抵抗が、本発明の所定構造体の抵抗に対応している。また、１つの下層メタル配線１２３と、この１つの下層メタル配線１２３上に形成された２つのプラグ電極１２５と、これら２つのプラグ電極１２５の一方に接続する１つの上層メタル配線２１との組合せであるユニットが、本発明の被試験構造体に対応している。
（３）第３実施形態
図７（Ａ）及び（Ｂ）は本発明の第３実施形態に係るホールチェーン２２０の構成例を示す平面図と、Ｂ−Ｂ´矢視断面図である。図７において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と同一の機能、構成を有する部分には同一符号を付し、その詳細な説明は省略する。
【００４７】
図７（Ａ）及び（Ｂ）に示すホールチェーン２２０において、図２（Ａ）及び（Ｂ）に示したホールチェーン２０と異なる点は、不純物拡散層２３がポリシリコン抵抗体（以下、「ポリ抵抗体」という。）２２３ａ，２２３ｂに置き換わっている点と、メタル配線２１が複数個の電極パッド２２１に置き換わっている点と、これらポリ抵抗体２２３ａ，２２３ｂと電極パッド２２１との間にはコンタクトホールＨではなくビアホールｈが形成されている点と、このビアホールｈ内にはプラグ電極２５よりもその断面の径が小さい第３のプラグ電極２２５が設けられている点とである。
【００４８】
また、図７に示すように、ポリ抵抗体２２３ａ，２２３ｂとシリコンウエーハＷとの間には絶縁膜２２４が設けられている。ここで、ポリ抵抗体とは、例えばリン等の導電型不純物がドープされたポリシリコンからなるパターンのことである。
ところで、このホールチェーン２２０では、図７（Ａ）に示すように、ポリ抵抗体２２３ａの平面視での長さをＬ１とし、ポリ抵抗体２２３ｂの平面視での長さをＬ２としたとき、Ｌ１とＬ２との間には、式（４）に示すような関係がある。
Ｌ２＝ｘ×Ｌ１ …（４）
ｘ：１，１０，１００，５００，…等の自然数
また、ポリ抵抗体２２３ａの平面視での幅をＷ１とし、ポリ抵抗体２２３ｂの平面視での幅をＷ２としたとき、Ｗ１＝Ｗ２である。図７（Ａ）及び（Ｂ）では、作図の便宜上からポリ抵抗体を２つしか記載しないが、このホールチェーン２２０は、例えば平面視での長さがＬ１のｘ倍であり、かつそのｘの値がそれぞれ異なる複数個のポリ抵抗２２３ｃ，２２３ｄ，…を備えている。
【００４９】
このような構成であれば、ホールチェーン２２０の抵抗値Ｒ´´は、電極パッド２２１の抵抗の和と、ポリ抵抗体２２３ａ，２２３ｂ，２２３ｃ，…等の抵抗の和と、これらポリ抵抗体２２３ａ等と電極パッド２２１との間の抵抗（ビア抵抗）の和とを足した値であり、式（５）で表される。
Ｒ´´＝ΣＲｐａｄ＋ΣＲｐｏｌｙ＋ΣＲｖｉａ …（５）
ΣＲｐａｄ：電極パッド２２１ａ，２２１ｂ，…の抵抗の和
ΣＲｐｏｌｙ：ポリ抵抗体２２３ａ，２２３ｂ…の抵抗の和
ΣＲｖｉａ：ビア抵抗の和
また、式（５）に示す３つのパラメータの中では、特に、ポリ抵抗体２２３ａ等の抵抗値が、他の２つのパラメータと比べてその値が大きく、しかも突発的に異常値が出る可能性が高い。
【００５０】
従って、このようなホールチェーン２２０を有する評価素子１００´´を用いてポリ抵抗のばらつき評価を行う場合には、上記ｘの数値を増やしながら、そのときのホールチェーン２２０の抵抗値Ｒ´´を順次測定する。
そして、上記ｘの値と抵抗値Ｒ´´との関係を直線で表し、この直線（関係式）の相関係数とその傾きを求める。これにより、シリコンウエーハＷに複数あるＴＥＧ形成領域２００のそれぞれで、その領域内におけるポリ抵抗体の単位長さ当たりの抵抗のばらつきを知ることができる。そして、その結果から、フラッシュメモリ３００のセル内でのポリ抵抗のばらつきを、フラッシュメモリ３００の形成位置毎に評価することが可能である。
【００５１】
この第３実施形態では、ポリ抵抗体２２３ａや、ポリ抵抗体２２３ｂが本発明の被試験構造体に対応している。また、ポリ抵抗体２２３ａと、このポリ抵抗体２２３ａの上に形成された２つのプラグ電極２２５と、ポリ抵抗体２２３ａを平面視で両側から挟む一対の電極パッド２２１との組合せや、ポリ抵抗体２２３ｂと、このポリ抵抗体２２３ｂの上に形成された２つのプラグ電極２２５と、ポリ抵抗体２２３ｂを平面視で両側から挟む一対の電極パッド２２１との組合せが本発明の評価パターンに対応している。
【図面の簡単な説明】
【００５２】
【図１】第１実施形態に係る評価素子１００の構成例を示す平面図。
【図２】ホールチェーン２０の構成例を示す平面図と、Ａ−Ａ´矢視断面図。
【図３】評価素子１００の形成位置の一例を示す平面図。
【図４】評価素子１００を用いたコンタクト抵抗の評価方法を示すフローチャート。
【図５】ホールチェーン２０における連鎖数ｎ１〜ｎ４と、抵抗値Ｒ１〜Ｒ４との関係を示す図。
【図６】第２実施形態に係るホールチェーン１２０の構成例を示す断面図。
【図７】第３実施形態に係るホールチェーン２２０の構成例を示す平面図と、Ｂ−Ｂ´矢視断面図。
【図８】従来例に係る評価素子９０の構成例を示す平面図。
【符号の説明】
【００５３】
２，２ａ〜２ｅ，２２１ 電極パッド、２０，１２０，２２０ ホールチェーン、２１，１２１ （上層メタル）配線、２３ 不純物拡散層、２５，１２５，２２５ プラグ電極、２７ 素子分離層、２９ 層間絶縁膜、１２３ 下層メタル配線、１２４，２２４ 絶縁膜、２２３ａ〜２２３ｄ ポリ抵抗体、１００，１００´，１００´´ 評価素子、３００ フラッシュメモリ、Ｈ コンタクトホール、ｈ ビアホール、 Ｓ スクライブライン、Ｗ ウエーハ
【特許請求の範囲】
【請求項１】
基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、
前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、
前記評価パターン同士は、含まれる前記被試験構造体の数量がそれぞれ異なり、
前記評価パターン同士は前記基板内に近接して形成されることを特徴とする電子デバイスの評価素子。
【請求項２】
前記評価パターン同士は、同一の前記被試験構造体を共有することを特徴とする請求項１に記載の電子デバイスの評価素子。
【請求項３】
基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、
前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、
前記評価パターン同士は、含まれる前記被試験構造体の大きさがそれぞれ異なり、
前記評価パターン同士は前記基板内に近接して形成されることを特徴とする電子デバイスの評価素子。
【請求項４】
基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価する方法であって、
請求項１から請求項３の何れか一項に記載の電子デバイスの評価素子に含まれる、複数の前記評価パターンの抵抗値をそれぞれ測定することを特徴とする電子デバイスの評価方法。
【請求項１】
基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、
前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、
前記評価パターン同士は、含まれる前記被試験構造体の数量がそれぞれ異なり、
前記評価パターン同士は前記基板内に近接して形成されることを特徴とする電子デバイスの評価素子。
【請求項２】
前記評価パターン同士は、同一の前記被試験構造体を共有することを特徴とする請求項１に記載の電子デバイスの評価素子。
【請求項３】
基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価するための評価素子であって、
前記所定構造体と同種の被試験構造体を含む評価パターンを複数備え、
前記評価パターン同士は、含まれる前記被試験構造体の大きさがそれぞれ異なり、
前記評価パターン同士は前記基板内に近接して形成されることを特徴とする電子デバイスの評価素子。
【請求項４】
基板に形成される電子デバイス内の所定構造体の抵抗ばらつきを評価する方法であって、
請求項１から請求項３の何れか一項に記載の電子デバイスの評価素子に含まれる、複数の前記評価パターンの抵抗値をそれぞれ測定することを特徴とする電子デバイスの評価方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２００６−４１４２０（Ｐ２００６−４１４２０Ａ）
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願番号】特願２００４−２２２９８８（Ｐ２００４−２２２９８８）
【出願日】平成１６年７月３０日（２００４．７．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成１８年２月９日（２００６．２．９）
【国際特許分類】
【出願日】平成１６年７月３０日（２００４．７．３０）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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